JP2003086800A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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semiconductor
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渉 齋藤
Ichiro Omura
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Abstract

(57)【要約】 【課題】 耐圧向上と低オン抵抗化を両立すると共に、
耐圧のバラツキを解消できる半導体装置及びその製造方
法を提供すること。 【解決手段】 ＭＯＳトランジスタはドレイン層１０
と、ドレイン層１０上に設けられドレイン層１０よりも
低不純物濃度のドリフト領域１１と、ドリフト層１１表
面からドレイン層１０に達するトレンチ２０と、トレン
チ２０の外壁に沿って設けられたリサーフ層１７と、ト
レンチ２０を埋め込む絶縁膜１６と、ドリフト層１１及
びリサーフ層１７の表面内に選択的に設けられたベース
層１２と、ベース層１２の表面内に選択的に設けられた
ソース層１３と、ソース層１３間のベース層１２及びド
リフト層１１上に、ゲート絶縁膜を介在して設けられた
ゲート電極とを具備している。そして、トレンチ２０を
ドレイン層１０に達するように形成することでリサーフ
構造の深さバラツキを抑制することを特徴としている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関し、特に、大電力用半導体装置に適用
される技術に関する。
【０００２】
【従来の技術】従来より、縦型のＭＯＳトランジスタが
広く知られている。縦型ＭＯＳトランジスタのオン抵抗
は、伝導層（ドリフト層）部分の電気抵抗に大きく依存
する。このドリフト層の電気抵抗は、ドリフト層内の不
純物濃度によって決定されるが、その不純物濃度は、ベ
ース層とドリフト層との間のｐｎ接合の耐圧を決定する
要素でもある。すなわち、素子耐圧とオン抵抗とはトレ
ードオフの関係にある。従って、素子耐圧の向上と低オ
ン抵抗化とを両立するには、このトレードオフの関係を
改善する必要がある。
【０００３】上記トレードオフの関係を改善するため
の、従来のＭＯＳトランジスタについて図３６を用いて
説明する。図３６は、リサーフ構造をドリフト層内に埋
め込んだ縦型ＭＯＳトランジスタの断面図である。
【０００４】図示するように、ドレイン層（ｎ＋型半導
体基板）１００上にドリフト層（ｎ −型半導体領域）１
１０が設けられ、ベース層（ｐ型半導体領域）１２０が
ドリフト層１１０表面内に選択的に設けられている。ベ
ース層１２０表面内にはソース層（ｎ＋型半導体領域）
１３０が選択的に設けられ、隣接するソース層１３０間
のベース層１２０及びドリフト層１１０上に、ゲート絶
縁膜１４０を介在してゲート電極１５０が設けられてい
る。また、ドレイン層１００の裏面上及びソース層１３
０上にはそれぞれドレイン電極１６０及びソース電極１
７０が設けられている。更に、ベース層１２０直下のド
リフト層１１０内には、ピラー状のリサーフ（ＲＥＳＵ
ＲＦ：Reduced Surface Field）層（ｐ型半導体領域）
１８０が設けられている。
【０００５】上記のような構造であると、ドリフト層１
１０の深くまでリサーフ層１８０が設けられているた
め、ドリフト層１１０は容易に全面空乏化する。ドリフ
ト層１１０が空乏化すると、もはやドリフト層１１０内
のキャリアは素子耐圧に関与しない。従って、ドリフト
層１１０内の不純物濃度を大きくすることが出来、オン
抵抗を低減できる。また、素子耐圧はドリフト層１１０
の幅及びリサーフ層１８０の深さによって決まる。すな
わち、ドリフト層１１０の幅（リサーフ層１８０が設け
られる周期幅）を狭くすればドリフト層１１０は速やか
に全面空乏化し、リサーフ層１８０の深さを大きくすれ
ば、ドリフト層１１０内の単位面積当たりの電界密度を
低減できる結果、素子耐圧が向上する。
【０００６】
【発明が解決しようとする課題】上記従来のリサーフ構
造を有する半導体装置であると、素子耐圧の向上と低オ
ン抵抗化を両立できる。しかし、以下のような問題点が
ある。
【０００７】（１）素子毎に耐圧のバラツキが生じる。
上記半導体装置の製造過程においては、リサーフ層１８
０の深さにバラツキが生じる。前述の通り、リサーフ層
１８０の深さは素子耐圧の大きな要因の一つとなるた
め、深さのバラツキは素子耐圧のバラツキに直結する。
【０００８】（２）リサーフ層１８０内の結晶性が悪
く、素子耐圧が低下する。リサーフ層１８０は、ドリフ
ト層１１０表面からトレンチを形成し、そのトレンチ内
をｐ型半導体単結晶で埋め込むことで形成するのが一般
的である。すると、トレンチ内の埋め込み工程におい
て、トレンチ底部の角部では、底部及び側面の両方向か
ら結晶成長が行われるために結晶性が劣化する。する
と、この結晶性の劣化が素子耐圧の低下の原因となる。
【０００９】（３）トレンチ内部に空洞が生じ、素子耐
圧が低下する。前述のように、トレンチ底部の角部では
底部及び側面の両方向から結晶成長が行われる。従っ
て、トレンチ上部及び下部で結晶成長速度が異なる結
果、トレンチ内に空洞が生じる場合がある。すると、空
洞のある部分と無い部分とでリサーフ層厚が異なり、素
子耐圧が低下する。
【００１０】この発明は、上記事情に鑑みてなされたも
ので、その目的は、耐圧向上と低オン抵抗化を両立する
と共に、耐圧のバラツキを解消できる半導体装置及びそ
の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体装置は、第１導電型の第１半
導体領域と、該第１半導体領域上に設けられ該第１半導
体領域よりも低不純物濃度の第１導電型の第２半導体領
域と、前記第２半導体領域内に設けられた第２導電型の
第３半導体領域とを具備し、前記第２、第３半導体領域
との接合により該第２半導体領域を空乏化させる縦型リ
サーフ構造を含む半導体装置であって、前記第３半導体
領域は、前記第２半導体領域表面から前記第１半導体領
域まで達するようにして設けられていることを特徴とし
ている。
【００１２】また、前記第２半導体領域表面から前記第
１半導体領域まで達するようにして設けられた絶縁膜ま
たは前記第２、第３半導体領域よりも低不純物濃度の第
４半導体領域を更に有し、前記第３半導体領域は、前記
絶縁膜または第４半導体領域と、前記第２半導体領域と
の間に介在するように位置することを特徴としている。
【００１３】上記目的を達成するために、この発明に係
る半導体装置の製造方法は、第１導電型の第１半導体領
域上に、該第１半導体領域よりも低不純物濃度の第１導
電型の第２半導体領域を形成する工程と、前記第２半導
体領域内に第２導電型の第３半導体領域を複数形成する
工程とを具備し、前記第２、第３半導体領域との接合に
より該第２半導体領域を空乏化させる縦型リサーフ構造
を含む半導体装置の製造方法であって、前記第３半導体
領域を形成する工程は、前記第２半導体領域表面から前
記第１半導体領域まで達するようにしてトレンチを形成
する工程と、前記トレンチ内に前記第３半導体領域を形
成する工程とを備えることを特徴としている。
【００１４】また、前記第３半導体領域を形成する工程
は、該第３半導体領域を前記トレンチの側壁及び底面に
沿って、且つ該トレンチ内を完全には埋め込まないよう
に形成し、前記第３半導体領域を形成する工程の後に、
前記トレンチ内に絶縁膜、または前記第２、第３半導体
領域よりも低不純物濃度の第４半導体領域を形成して、
該トレンチを埋め込む工程を更に備えることを特徴とし
ている。
【００１５】上記のような半導体装置及びその製造方法
であると、第２、第３半導体領域との接合により該第２
半導体領域を空乏化させる縦型リサーフ構造を備えた半
導体装置において、素子毎の耐圧のバラツキを防止でき
る。すなわち、第３半導体領域（リサーフ層）が第１半
導体領域に達するようにして形成されているため、リサ
ーフ層の深さ方向は、第２半導体領域の膜厚によっての
み決まる。そのため、製造過程におけるリサーフ層の深
さバラツキを大幅に抑制できる結果、素子毎の耐圧のバ
ラツキを防止でき、均一な耐圧設計が実現できる。
【００１６】また、リサーフ層内の結晶性に起因する素
子耐圧の低下を防止できる。リサーフ層底部は第１半導
体領域内に埋め込まれる構造を有するため、該底部に電
界が加わることはない。従って、リサーフ層底部の結晶
性が劣化していたとしても、この部分は実質的にリサー
フ構造として機能しないため、素子耐圧に影響を与える
ことはない。その結果、素子耐圧の低下を防止できる。
【００１７】更に、トレンチ内部に生ずる空洞に起因す
る素子耐圧の低下を防止できる。トレンチ内をリサーフ
層で完全に埋め込むのではなく、ある程度の膜厚に形成
した後、結晶成長をストップし、その後、トレンチ内を
改めて絶縁膜または半導体層で埋め込んでいる。このよ
うにリサーフ層の結晶成長を、空洞が生じる前にストッ
プすることで、深さ方向における第３半導体領域の膜厚
の違いを小さく抑えることが出来る結果、素子耐圧の低
下を防止できる。また、トレンチ内を単結晶でなく絶縁
膜で埋め込むことで、トレンチ内の埋め込み性を向上さ
せることが出来る。
【００１８】上記のように、この発明に係る半導体装置
及びその製造方法によれば、耐圧向上と低オン抵抗化を
両立すると共に、耐圧のバラツキを解消できる半導体装
置及びその製造方法を提供できる。
【００１９】
【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
【００２０】この発明の第１の実施形態に係る半導体装
置及びその製造方法について図１を用いて説明する。図
１は縦型のパワーＭＯＳトランジスタの断面図である。
【００２１】図示するように、ドレイン層（ｎ＋型半導
体基板）１０上にドリフト層（ｎ−型半導体領域）１１
が設けられ、ベース層（ｐ型半導体領域）１２がドリフ
ト層１１表面内に選択的に設けられている。ベース層１
２表面内にはソース層（ｎ＋型半導体領域）１３が選択
的に設けられ、隣接するソース層１３間におけるドリフ
ト層１１及びベース層１２上に、ゲート絶縁膜１４を介
在してゲート電極１５が（図１を記載した紙面に対して
垂直な方向に）ストライプ状の平面パターンを有するよ
うに設けられている。また、ベース層１２表面からベー
ス層１２及びドリフト層１１を貫通してドレイン層１０
に達するようにして、絶縁膜１６が、ゲート電極１５と
同様にストライプ状に設けられ、絶縁膜１６とドレイン
層１０及びドリフト層１１との間にはリサーフ層（ｐ型
半導体領域）１７が設けられている。そして、ドレイン
層１０の裏面上及びソース層１３上に、それぞれドレイ
ン電極１８及びソース電極１９が設けられることで、Ｍ
ＯＳトランジスタが形成されている。
【００２２】上記ドレイン層１０の不純物濃度は例えば
６×１０１８ｃｍ−３、膜厚は約２００μｍである。ド
リフト領域１１の不純物濃度は例えば２×１０１５ｃｍ
−３、膜厚は約５０μｍである。ベース層１２の不純物
濃度は例えば３×１０１７ｃｍ−３で、ドリフト層１１
の表面から約２μｍの深さまで形成されている。ソース
層１３の不純物濃度は例えば１×１０２０ｃｍ−３で、
ベース層１２の表面から約０．２μｍの深さまで形成さ
れている。リサーフ層１７の不純物濃度は例えば２×１
０１５ｃｍ−３、膜厚は約４μｍであり、隣接するリサ
ーフ層１７間距離は、約８μｍである。ゲート絶縁膜１
４は例えばシリコン酸化膜（ＳｉＯ２）であり、約０．
１μｍの膜厚を有している。
【００２３】上記構成のＭＯＳトランジスタにおいて、
ゲート電極及びソース・ドレイン層間に順方向電圧が印
加されると、ベース層１２にチャネルが形成され、この
チャネルを介してソース層１３からドリフト層１０を通
って、キャリアがドレイン層１０に達する。逆方向電圧
が印加されると、ベース層１２とドリフト層１１とのｐ
ｎ接合に加えて、リサーフ層１７とドリフト層１１との
ｐｎ接合よって空乏層が形成される。特に、リサーフ層
１７とのｐｎ接合により、ドリフト層１１は速やかに全
面空乏化される。従って、ＭＯＳトランジスタの耐圧
は、ドリフト層１１とリサーフ層１７の接合深さ及び隣
接するリサーフ層１７の間隔によって決まり、ドリフト
層１１の不純物濃度には依存しない。そのため、ドリフ
ト層１１の不純物濃度を高濃度にすることが出来、リサ
ーフ構造により素子耐圧を向上させると共に、低オン抵
抗化が可能となる。
【００２４】次に、上記構成を有するＭＯＳトランジス
タの製造方法について、図２乃至図５を用いて説明す
る。図２乃至図５は、ＭＯＳトランジスタの製造工程を
順次示す断面図である。
【００２５】まず図２に示すように、ドレイン領域（例
えばシリコン基板）１０上にドリフト層１１を例えばＣ
ＶＤ（Chemical Vapor Deposition）法や不純物拡散等
により形成する。この工程は、ドリフト層１１の裏面に
ドレイン領域１０を形成するように行っても良い。
【００２６】次に図３に示すように、リソグラフィ技術
とＲＩＥ（Reactive Ion Etching）法等のドライエッチ
ングにより、ドリフト層１１表面からドレイン層１０に
達するトレンチ２０を（図面を記載した紙面に対して垂
直な方向に）ストライプ状に形成する。
【００２７】次に図４に示すように、全面にｐ型半導体
層によるリサーフ層１７を、例えばＳｉＨ４ガス等を用
いたＣＶＤ法により形成する。なお、リサーフ層１７は
トレンチ２０を完全に埋め込まないようにする。引き続
き、全面に絶縁膜１６を形成し、トレンチ２０内を絶縁
膜１６により完全に埋め込む。
【００２８】そして、ＣＭＰ（Chemical Mechanical Po
lishing）による平坦化を行い、ドリフト層１１表面を
露出させ、図５に示す構造を得る。その後は周知の工程
により、ＭＯＳ構造を形成する。すなわち、ドリフト層
１１及びリサーフ層１７の表面を熱酸化してゲート絶縁
膜１４を形成する。次に、ゲート絶縁膜１４上に多結晶
シリコン膜を形成し、この多結晶シリコン膜をリソグラ
フィ技術とエッチングを用いてパターニングすることに
よりゲート電極１５とする。更に、ドリフト層１１及び
リサーフ層１７内にボロン（Boron）等のｐ型不純物を
イオン注入することによりベース層１２を形成する。こ
の際、ゲート電極１５がマスクの役割を果たすため、ベ
ース層１２は選択的に形成される。引き続き、ベース層
１２内に砒素（Arsenic）等のｎ型不純物をイオン注入
することによりソース層１３を選択的に形成する。その
後、ソース層１３上、及びドレイン層１０裏面にそれぞ
れアルミニウム膜を形成、パターニングすることで、ソ
ース電極１９及びドレイン電極１８を形成し、図１に示
す構造が完成する。
【００２９】上記第１の実施形態に係る半導体装置及び
その製造方法であると、次のような効果が得られる。 （１）素子毎の耐圧のバラツキを防止できる。従来技術
で説明したように、縦型リサーフ構造におけるリサーフ
層の深さは素子耐圧を決定する大きな要因の一つであ
る。従って、リサーフ層の深さのバラツキは素子耐圧の
バラツキに直結する。しかし、図１に示す構造である
と、リサーフ層１７はドレイン層１０に達する深さを有
している。またその製造方法は、トレンチ２０を予めド
レイン層１０に達する深さに形成し、そのトレンチ２０
内をリサーフ層１７で埋め込むことで形成している。す
なわち、リサーフ層１７の深さはドリフト層１１の膜厚
のみで決定され、トレンチ２０の深さには依存しない。
そのため、トレンチ２０を形成する工程におけるプロセ
スバラツキが耐圧に影響することを防止できる。その結
果、素子毎の耐圧のバラツキを防止でき、均一な耐圧設
計が実現できる。
【００３０】（２）リサーフ層１７内の結晶性に起因す
る素子耐圧の低下を防止できる。従来技術で説明したよ
うに、トレンチ底部の角部では底部及び側面の両方向か
ら結晶成長が行われる。その結果、トレンチ底部のリサ
ーフ層の結晶性は劣化せざるを得ず、ひいては素子耐圧
の低下の原因となる。しかし、図１に示す構造である
と、リサーフ層１７底部はドレイン層１０内に埋め込ま
れる構造を有する。すなわちリサーフ層１７底部に電界
が加わることはない。従って、リサーフ層１７底部の結
晶性が劣化していたとしても、この部分は実質的にリサ
ーフ層として機能しないため、素子耐圧に影響を与える
ことはない。その結果、素子耐圧の低下を防止できる。
なお、リサーフ層１７を形成した後、リサーフ層１７表
面を酸化して熱酸化膜を形成することによっても、結晶
性劣化による耐圧低下を防止できる。
【００３１】（３）トレンチ内部に生ずる空洞に起因す
る素子耐圧の低下を防止できる。前述の通り、トレンチ
内部に単結晶成長を行おうとすると、トレンチ上部と下
部とで成長速度が異なり、トレンチ内に空洞が形成され
る場合がある。この空洞も、素子耐圧を低下させる原因
となる。しかし、図１に示す構造であると、トレンチ２
０内を絶縁膜１６で埋め込んでいる。すなわち、トレン
チ２０内をリサーフ層１７で完全に埋め込むのではな
く、ある程度の膜厚に形成した後、結晶成長をストップ
する。その後、トレンチ２０内を改めて絶縁膜１６で埋
め込んでいる。このように、リサーフ層１７の結晶成長
を空洞が生じる前にストップすることで、深さ方向にお
けるリサーフ層１７の膜厚の違いを小さく抑えることが
出来る結果、素子耐圧の低下を防止できる。また、トレ
ンチ２０内を単結晶でなく絶縁膜で埋め込むことで、ト
レンチ２０内の埋め込み性を向上させることが出来る。
【００３２】上記（１）乃至（３）で説明したように、
本実施形態に係る半導体装置及びその製造方法によれ
ば、耐圧向上と低オン抵抗化を両立すると共に、耐圧の
バラツキを解消できる半導体装置及びその製造方法を提
供できる。なお、図３に示すトレンチ２０形成工程はＲ
ＩＥ法を用いる場合を例にあげて説明したが、例えば基
板面方位を（１１０）として、ＫＯＨやＴＭＡＨ（Tetr
a Methyl Ammonium Hydroxide）等のアルカリ溶液によ
るウェットエッチング法を用いて行っても良い。また、
図４に示したリサーフ層１７の形成時には、トレンチ２
０の側壁及び底面以外の部分に酸化膜等を付加した状態
で結晶成長を行い、トレンチ２０内部にのみリサーフ層
１７が形成されるようにして行っても良い。更に、トレ
ンチ２０内を完全に埋め込む絶縁膜１６は、半導体層を
酸化した熱酸化膜や、ＣＶＤ法で堆積した酸化膜・窒化
膜等を用いることが出来る。更に、ＣＶＤ法を用いて形
成した絶縁膜を熱処理することでリフローさせてトレン
チ２０内を完全に埋め込むようにしても良い。なお、ト
レンチ２０内の絶縁膜１６はリサーフ構造の一部として
機能するものではないから、絶縁膜１６内に空洞が発生
したとしても、その空洞によって耐圧が低下することは
無い。なお、トレンチ２０底部に位置するリサーフ層１
７の上面は、ドレイン層１０の上面よりも深い位置に存
在することが望ましい。なぜなら、トレンチ２０底部に
沿って存在するリサーフ層１７がドリフト層内に存在す
ると、この部分もリサーフ構造として機能し、リサーフ
構造上部と底部とでリサーフ層の膜厚が異なることにな
り、耐圧設計が困難となる場合があるからである。
【００３３】次にこの発明の第２の実施形態に係る半導
体装置及びその製造方法について図６を用いて説明す
る。図６は縦型のパワーＭＯＳトランジスタの断面図で
ある。
【００３４】図示するように、ドレイン層（ｎ＋型半導
体基板）１０上にリサーフ層１７（ｐ型半導体領域）が
設けられ、ベース層（ｐ型半導体領域）１２がリサーフ
層１７表面内に選択的に設けられている。ベース層１２
表面内にはソース層（ｎ＋型半導体領域）１３が選択的
に設けられ、隣接するベース層１２のソース層１３間上
に、ゲート絶縁膜１４を介在してゲート電極１５が（図
６を記載した紙面に対して垂直な方向に）ストライプ状
に設けられている。また、ゲート電極直下のリサーフ層
１７表面から該リサーフ層１７を貫通してドレイン層１
０に達するようにして、絶縁膜１６が、ゲート電極１５
と同様にストライプ状に設けられ、絶縁膜１６とドレイ
ン層１０及びリサーフ層１７との間にはドリフト層（ｎ
−型半導体領域）１１が設けられている。そして、ドレ
イン層１０の裏面上及びソース層１３上に、それぞれド
レイン電極１８及びソース電極１９が設けられること
で、ＭＯＳトランジスタが形成されている。リサーフ層
１７の不純物濃度は例えば２×１０１５ｃｍ−３、膜厚
は約４μｍであり、隣接するリサーフ層１７間距離は、
約８μｍである。またドリフト層１１の不純物濃度は例
えば２×１０１５ｃｍ −３である。
【００３５】上記構成のＭＯＳトランジスタの耐圧は、
ドリフト層１１とリサーフ層１７の接合深さ及び隣接す
るリサーフ層１７の間隔によって決まり、ドリフト層１
１の不純物濃度には依存しない。そのため、ドリフト層
１１の不純物濃度を高濃度にすることが出来、リサーフ
構造により素子耐圧を向上させると共に、低オン抵抗化
が可能となる。
【００３６】また、上記構成を有するＭＯＳトランジス
タの製造方法は、第１の実施形態で説明した図２乃至図
５において、ｎ−型ドリフト層１１をｐ型リサーフ層１
７に、ｐ型リサーフ層１７をｎ−型ドリフト層１１に置
き換える以外は全く同様である。
【００３７】上記第２の実施形態に係る半導体装置及び
その製造方法であっても、上記第１の実施形態と同様の
効果を得ることが出来る。
【００３８】次に、この発明の第３の実施形態に係る半
導体装置及びその製造方法について図７を用いて説明す
る。図７は縦型のパワーＭＯＳトランジスタの断面図で
ある。
【００３９】図示するように、ドレイン層（ｎ＋型半導
体基板）１０上にドリフト層（ｎ−型半導体領域）１１
が設けられ、ベース層（ｐ型半導体領域）１２がドリフ
ト層１１表面内に選択的に設けられている。ベース層１
２表面内にはソース層（ｎ＋型半導体領域）１３が選択
的に設けられ、隣接するソース層１３間におけるベース
層１２及びドリフト層１１上に、ゲート絶縁膜１４を介
在してゲート電極１５が（図７を記載した紙面に対して
垂直な方向に）ストライプ状の平面パターンを有するよ
うに設けられている。また、ベース層１２表面からドリ
フト層１１を貫通してドレイン層１０に達するようにし
て、絶縁膜１６が、ゲート電極１５と同様にストライプ
状に設けられ、絶縁膜１６とドレイン層１０及びドリフ
ト層１１との間には低濃度の半導体層２１が設けられて
いる。更に、半導体層２１とドリフト層１１との間には
リサーフ層（ｐ型半導体領域）１７が設けられている。
そして、ドレイン層１０の裏面上及びソース層１３上
に、それぞれドレイン電極１８及びソース電極１９が設
けられることで、ＭＯＳトランジスタが形成されてい
る。なお半導体層２１の不純物濃度は、ドリフト層１１
及びリサーフ層１７よりも低く、アンドープ（undope
d）であってもよい。
【００４０】上記構成のＭＯＳトランジスタの耐圧は、
第１、第２の実施形態と同様に、ドリフト層１１とリサ
ーフ層１７の接合深さ及び隣接するリサーフ層１７の間
隔によって決まり、ドリフト層１１の不純物濃度には依
存しない。そのため、ドリフト層１１の不純物濃度を高
濃度にすることが出来、リサーフ構造により素子耐圧を
向上させると共に、低オン抵抗化が可能となる。
【００４１】次に、上記構成を有するＭＯＳトランジス
タの製造方法について、図８乃至図１２を用いて説明す
る。図８乃至図１２は、ＭＯＳトランジスタの製造工程
を順次示す断面図である。
【００４２】まず図８に示すように、ドレイン領域（例
えばシリコン基板）１０上にドリフト層１１を形成し、
次に図９に示すように、マスク材２２を用いて、ドリフ
ト層１１表面からドレイン層１０に達するトレンチ２０
を（図面を記載した紙面に対して垂直な方向に）ストラ
イプ状に形成する。
【００４３】次に図１０に示すように、マスク材２２を
残したまま、ボロン等のｐ型不純物をドリフト層１１内
に斜め方向からイオン注入することにより、ドリフト層
１１の側壁にリサーフ層１７を形成する。
【００４４】次に図１１に示すように、全面にドリフト
層１１及びリサーフ層１７よりも低不純物濃度、または
アンドープの半導体層２１を、例えばＣＶＤ法により形
成する。なお、半導体層２１がトレンチ２０を完全に埋
め込まないようにする。引き続き、全面に絶縁膜１６を
形成し、トレンチ２０内を絶縁膜１６により完全に埋め
込む。
【００４５】そして、ＣＭＰによる平坦化を行い、ドリ
フト層１１表面を露出させ、図１２に示す構造を得る。
その後は周知の工程により、ＭＯＳ構造を形成し、図７
に示す構造を得る。
【００４６】上記のような構成及び製造方法であると、
第１の実施形態で説明した（１）乃至（３）の効果が得
られると同時に、以下（４）、（５）の効果を更に得ら
れる。 （４）素子耐圧の設計が容易となる。本実施形態に係る
製造方法であると、図１０に示すように、リサーフ層１
７の形成を斜め方向からのイオン注入によって行ってい
る。そして、トレンチ２０内を埋め込む半導体層２１
は、低不純物濃度の半導体層（ｎ--型、ｐ--型半導体
層）またはアンドープの真性（intrinsic）半導体であ
る。従って、比較的低い電圧で速やかに全面空乏化して
しまい、実質的にリサーフ層として機能するものではな
い。更に、半導体層２１の深さ方向における不純物濃度
分布は、その濃度が非常に低いために素子耐圧には影響
しない。すなわち、素子耐圧の設計は、リサーフ層１７
形成時の斜め方向からのイオン注入時の不純物ドーズ
量、及びドリフト層１１の不純物濃度のみを考慮すれば
よい。このように、リサーフ層１７をイオン注入によっ
て形成する結果、耐圧設計を容易にすることが出来る。
【００４７】（５）トレンチ２０内の埋め込みが容易で
ある。トレンチの埋め込みは、そのトレンチの幅が非常
に狭い場合だけでなく、広すぎる場合であっても困難で
ある。本実施形態に係る構造及び製造方法であると、ト
レンチ２０内をまず半導体層２１である程度埋め込んだ
後で、絶縁膜１６によってトレンチ２０を完全に埋め込
んでいる。すなわち、トレンチ２０の幅が大きすぎるよ
うな場合であっても、半導体層２１を形成することで、
絶縁膜１６形成時のトレンチ２０の幅を最適にすること
が出来る。その結果、トレンチ２０内の埋め込み性を向
上できる。
【００４８】なお、リサーフ層１７及びドリフト層１１
のイオン注入を用いたその他の製造方法について、本実
施形態の変形例として説明する。まず、本実施形態の第
１の変形例に係る半導体装置の製造方法について、図１
３及び図１４を用いて説明する。図１３及び図１４は半
導体装置の製造方法を順次示す断面図である。
【００４９】まず図１３に示すように、ドレイン層（ｎ
＋型半導体基板）１０上にリサーフ層（ｐ型半導体領
域）１７を形成し、マスク材２２を用いてトレンチ２０
を形成する。勿論、トレンチ２０はリサーフ層１７表面
からドレイン層１０に達するようにして形成する。
【００５０】次に図１４に示すように、リン（Phosphor
us）または砒素等のｎ型不純物を、リサーフ層１７内に
斜め方向からイオン注入する。この際、ｎ型不純物がリ
サーフ層１７内の内部深くに打ち込まれるように加速電
圧を調整することにより、リサーフ層１７内部にドリフ
ト層１１が形成される。
【００５１】また、図１５乃至図１７は本実施形態の第
２の変形例に係る半導体装置の製造方法を順次示す断面
図である。
【００５２】まず図１５に示すように、ドレイン層１０
上に半導体層２３を形成する。この半導体層２３は、ド
リフト層１１及びリサーフ層１７よりも低不純物濃度の
半導体層またはアンドープの真性半導体である。引き続
き、マスク材２２を用いてトレンチ２０を、半導体層２
３表面からドレイン層１０に達するように形成する。
【００５３】次に図１６に示すように、リンまたは砒素
等のｎ型不純物を、半導体層２３内に斜め方向からイオ
ン注入する。この際、ｎ型不純物が半導体層２３全面に
打ち込まれるように加速電圧を調整することにより、半
導体層２３がｎ−型導電型のドリフト層１１となる。
【００５４】次に図１７に示すように、ボロン等のｐ型
不純物をドリフト層１１内に斜め方向からイオン注入す
ることにより、ドリフト層１１の側壁にリサーフ層１７
を形成する。
【００５５】上記のような製造方法によって、図７の構
造を形成しても同様の効果が得られる。
【００５６】次に、この発明の第４の実施形態に係る半
導体装置及びその製造方法について図１８を用いて説明
する。図１８は縦型のパワーＭＯＳトランジスタの断面
図である。
【００５７】図示するように、ドレイン層（ｎ＋型半導
体基板）１０上にリサーフ層１７（ｐ型半導体領域）が
設けられ、ベース層（ｐ型半導体領域）１２がリサーフ
層１７表面内に選択的に設けられている。ベース層１２
表面内にはソース層（ｎ＋型半導体領域）１３が選択的
に設けられ、隣接するベース層内のソース層１３間上に
は、ゲート絶縁膜１４を介在してゲート電極１５が（図
１８を記載した紙面に対して垂直な方向に）ストライプ
状の平面パターンを有するように設けられている。ま
た、ゲート電極１５直下のリサーフ層１７表面から該リ
サーフ層１７を貫通してドレイン層１０に達するように
して、絶縁膜１６が、ゲート電極１５と同様にストライ
プ状の平面パターンを有するように設けられている。更
に、絶縁膜１６とドレイン層１０及びリサーフ層１７と
の間には低濃度の半導体層２１が設けられている。半導
体層２１とリサーフ層１７との間にはドリフト層（ｎ−
型半導体領域）１７が設けられている。そして、ドレイ
ン層１０の裏面上及びソース層１３上に、それぞれドレ
イン電極１８及びソース電極１９が設けられることで、
ＭＯＳトランジスタが形成されている。なお半導体層２
１の不純物濃度は、ドリフト層１１及びリサーフ層１７
よりも低く、アンドープであってもよい。
【００５８】上記構成を有するＭＯＳトランジスタの製
造方法は、第３の実施形態で説明した図８乃至図１７に
おいて、ｎ−型ドリフト層１１をｐ型リサーフ層１７
に、ｐ型リサーフ層１７をｎ−型ドリフト層１１に置き
換える以外は全く同様である。本実施形態に係る半導体
装置及びその製造方法であっても、上記第３の実施形態
と同様の効果を得ることが出来る。
【００５９】なお、上記第３、第４の実施形態では、上
記（１）乃至（５）の効果と共に、次の効果が得られ
る。
【００６０】（６）更なる低オン抵抗化を図ることが出
来る。本実施形態及び第３の実施形態において、半導体
層２１の不純物濃度をリサーフ層１７と同程度とすれ
ば、半導体層２１をリサーフ構造の一部として機能させ
ることが可能である。すると、縦型リサーフ幅を実効的
に狭くした場合と同様の効果が得られるため、素子耐圧
を維持しつつ、ドリフト層１１の不純物濃度を高めるこ
とが出来るようになり、更なる低オン抵抗化を図ること
が出来る。
【００６１】次に、この発明の第５の実施形態に係る半
導体装置及びその製造方法について、図１９を用いて説
明する。図１９は第１の実施形態に従った縦型のパワー
ＭＯＳトランジスタにおける特にリサーフ構造の平面図
である。
【００６２】図示するように、トレンチ２０のパターン
はゲート電極１５に平行（Ｙ方向）なストライプパター
ンと、それに対して垂直な方向に平行（Ｘ方向）なスト
ライプパターンとを組み合わせたものである。ゲート電
極１５と平行なストライプパターンは、ＭＯＳトランジ
スタが形成される領域（素子領域）であり、それに垂直
な方向のストライプパターンは、ＭＯＳトランジスタの
横方向の終端部（素子終端部）の領域である。そして、
トレンチ２０内をリサーフ層１７及び絶縁膜１６が埋め
込んでいる。
【００６３】上記のようなパターンでリサーフ構造を形
成すれば、次の効果を得ることが出来る。 （７）逆電圧印加時において空乏層を速やか延ばすこと
が出来るため、素子耐圧の向上を図ることが出来る。こ
の効果について、以下詳細に説明する。まず、素子終端
部に図１９に示すようなＸ方向に延びるリサーフ構造が
無かった場合を考える。
【００６４】ベース層１２とドリフト層１１、及びリサ
ーフ層１７とドリフト層１１とのｐｎ接合により発生す
る空乏層は、図１９において、当然ながらＸ方向及びＹ
方向に延びていく。Ｙ方向に対して拡がる空乏層は、隣
接するリサーフ層１７間のドレイン層１１に沿って障害
無く拡がることが出来る。しかし、Ｘ方向について着目
すると、トレンチ２０内が絶縁膜１６で埋め込まれてい
るため、トレンチ毎に各ＭＯＳトランジスタが電気的に
分断されており、リサーフ構造の最外周でのみ電気的に
接続される。すると、ＭＯＳトランジスタに逆方向の高
電圧が印加された場合には、リサーフ構造部が空乏化す
ることで耐圧が維持されるところ、トレンチ内部が絶縁
膜１６で埋め込まれているため、Ｘ方向の空乏層の延び
は絶縁膜１６で妨げられる。すなわち、隣接するリサー
フ構造が空乏化するためには、リサーフ１７層からホー
ルが吐き出されている経路が必要だが、絶縁膜１６で遮
られているために、Ｘ方向ではこの経路が無いのであ
る。勿論、Ｘ方向についても、リサーフ構造の最外周で
電気的な接続はされており、素子領域内部のホールが一
旦最外周に向けて移動し、隣接する素子領域内部に流れ
ていけば良いが、通常、そのような電界分布にはならな
い。結局、空乏層はＸ方向に延びることが出来ずに単位
面積当たりの電界強度が増加し、絶縁破壊が起きること
になる。
【００６５】しかし本実施形態に係る半導体装置では、
図１９に示すように素子終端部にＸ方向に延びるリサー
フ構造を設けている。上記のように、ストライプパター
ンのリサーフ構造が延びる方向では、空乏層は障害無く
速やかに延びることが出来る。すなわち、図１９のよう
に、素子終端部にＸ方向に沿ったストライプパターンの
リサーフ構造を設けることで、空乏層をＹ方向だけでな
くＸ方向にも速やかに延ばすことが出来。その結果、電
界の集中を抑制し、素子耐圧の向上を図ることが出来
る。なお、素子終端部のリサーフ構造のストライプパタ
ーンは、必ずしもＹ方向に直交していなければならない
必要はなく、Ｘ方向に対して所定の角度を有するように
して設けられていても良い。要するには、空乏層の延び
を妨げない、またはその延びを助けることが出来るよう
なパターンであればよい。
【００６６】また、上記素子終端部のリサーフ構造は、
素子領域のリサーフ構造と同時に形成することが出来
る。すなわち、第１、第３の実施形態に係る製造方法で
説明したトレンチ２０の形成工程において、素子領域内
でのＹ方向に延びるトレンチだけでなく、素子終端部で
Ｘ方向に延びるトレンチを同時に形成しておけば良く、
製造工程の複雑化を招くことなく実施することが出来
る。勿論、リサーフ層１７を結晶成長で形成する場合、
イオン注入により形成する場合、またドリフト層１１を
イオン注入により形成する場合等、いずれの製造方法で
あっても、縦型リサーフ構造と絶縁膜１６とが隣接する
場合であれば、本構造可能である。
【００６７】なお、上記と同様の効果を得られるリサー
フ構造の他の平面パターンの幾つかを本実施形態の変形
例として以下説明する。図２０は本実施形態の第１の変
形例に係る半導体装置の平面パターンである。
【００６８】図示するように、本変形例に係る平面パタ
ーンは、素子終端部のリサーフ構造を、素子領域内の端
部のリサーフ構造と一体化させたものである。すなわ
ち、素子領域内の端部のＹ方向に沿って延びるトレンチ
２０の外側に、Ｘ方向に沿って延びるトレンチ２０を設
けて櫛形にしたものである。そして、トレンチ２０内を
リサーフ層１７及び絶縁膜１６で埋め込んでいる。本構
造によれば、素子終端部におけるリサーフ構造のトレン
チ２０は、Ｘ方向において素子領域側ではＹ方向に延び
るトレンチ２０に結合しているためトレンチ底部の角部
が存在せず、角部は素子終端部の最外部にのみ存在する
構造となる。前述の通り、トレンチ底部の角部は結晶性
が劣化する部分であるが、それを無くすことが出来るた
め、素子耐圧を初めとする素子の信頼性を向上できる。
【００６９】図２１は、本実施形態の第２の変形例に係
る半導体装置の平面パターンである。図示するように本
変形例は、図１９における素子領域のリサーフ構造をＹ
方向に分断して、格子状に配置したものである。このよ
うな構成によれば、隣接する素子は、Ｙ方向で隣接する
リサーフ構造間の半導体層で電気的に接合されるため、
空乏層をＸ方向に延ばすことが出来る。また、素子終端
部に改めてリサーフ構造を設ける必要もない。
【００７０】図２２は、本実施形態の第３の変形例に係
る半導体装置の平面パターンである。図示するように本
変形例は、図１９における素子終端部のリサーフ構造を
Ｙ方向に沿って延びるパターンとし、且つＸ方向に複数
個並べた構造である。本構造によっても、第１の変形例
と同一の効果が得られる。
【００７１】なお、上記第５の実施形態及びその第１乃
至第３の変形例で説明した平面パターンにおけるトレン
チの方向や長さは同一である必要はなく異なっていても
良い。また、各変形例を組み合わせることも可能であ
る。更に素子領域内のトレンチは図示したように多数在
る必要はなく、少なくとも２つあれば実施可能である。
但し、トレンチ内の埋め込みの観点から、トレンチの幅
と深さは均一であることがより望ましい。更に、本実施
形態は上記第１の実施形態で説明した断面構造のＭＯＳ
トランジスタを例に挙げて説明したが、勿論、第２乃至
第４の実施形態で説明した断面構造のＭＯＳトランジス
タにも適用可能である。上記説明したパターンを第１乃
至第５の実施形態に係るＭＯＳトランジスタに適用する
ことで、前述の（１）乃至（６）の効果に加えて（７）
の効果を併せて得ることが出来る。
【００７２】次に、この発明の第６の実施形態に係る半
導体装置について図２３、図２４を用いて説明する。図
２３は縦型のパワーＭＯＳトランジスタの平面図、図２
４は図２３におけるＡ１−Ａ１’線に沿った断面図であ
る。本実施形態は、上記第１の実施形態で説明した縦型
ＭＯＳトランジスタの素子終端部に、上記第５の実施形
態の図１９で説明した素子終端部のリサーフ構造を適用
し、且つ、フィールドプレート構造を採用したものであ
る。
【００７３】図示するように、素子領域内にはゲート電
極１５に沿ったストライプパターンの絶縁膜１６が設け
られ、絶縁膜１６を取り囲むようにしてリサーフ層１７
が設けられている。また素子終端部では、ゲート電極１
５に直交する方向に沿ったストライプパターンを有する
絶縁膜１６が設けられ、この絶縁膜１６を取り囲むよう
にしてリサーフ層１７が設けられている。更に、素子領
域内のリサーフ層１７と素子終端部のリサーフ層１７と
の間には、ガードリング層（ｐ型半導体領域）２４が素
子領域の中央部を取り囲むようにして設けられ、素子終
端部の最外周にはチャネルストッパ（ｎ型半導体領域）
２５が、素子領域を取り囲むようにして設けられてい
る。素子終端部の表面上には絶縁膜２６が設けられ、こ
の絶縁膜２６上には金属等の導電性膜によるフィールド
プレート２７が、ガードリング層２４及びソース電極１
９に接するようにして設けられている。
【００７４】上記のような構成の半導体装置であると、
フィールドプレート２７を設けることで、素子終端部に
おける空乏層を効果的に延ばすことが出来るため、素子
耐圧を向上させることが出来る。
【００７５】なお、図２３、図２４では、素子領域と素
子終端部との境界であるガードリング層２４が、素子終
端部のリサーフ層１７の端部に接するように設けた例を
示しているが、素子終端部のリサーフ層１７が素子領域
内に入り込むような構造であっても良い。すなわち、ガ
ードリング２４に隣接する、素子領域側のリサーフ構造
は必ずしも必要ではなく、ガードリング層２４とＭＯＳ
トランジスタのベース層１２とを直接接合させても構わ
ない。また、フィールドプレート２７は、ソース電極１
９ではなくゲート電極１５に接続されていても良い。更
に、前述の通りリサーフ構造の平面パターンは、図１９
に示すパターンだけでなく、図２０乃至図２２に示すパ
ターンを用いても良いし、断面構造は図１に示す構造だ
けでなく、図６、図７、図１８に示す構造を用いても良
い。
【００７６】次に、この発明の第７の実施形態に係る半
導体装置について図２５、図２６を用いて説明する。図
２５は縦型のパワーＭＯＳトランジスタの平面図、図２
６は図２５におけるＡ２−Ａ２’線に沿った断面図であ
る。本実施形態は、上記第１の実施形態で説明した縦型
ＭＯＳトランジスタの素子終端部に、上記第５の実施形
態の図１９で説明した素子終端部のリサーフ構造の平面
パターンを適用し、且つ、複数のガードリング層を設け
たものである。
【００７７】図示するように、素子領域内にはゲート電
極１５に沿ったストライプパターンの絶縁膜１６が設け
られ、絶縁膜１６を取り囲むようにしてリサーフ層１７
が設けられている。また素子終端部では、ゲート電極１
５に直交する方向に沿ったストライプパターンを有する
絶縁膜１６が設けられ、この絶縁膜１６を取り囲むよう
にしてリサーフ層１７が設けられている。更に、素子領
域内のリサーフ層１７と素子終端部のリサーフ層１７と
の間には、ガードリング層（ｐ型半導体領域）２４が素
子領域の中央部を取り囲むようにして設けられ、素子終
端部の最外周にはチャネルストッパ（ｎ型半導体領域）
２５が、素子領域を取り囲むようにして設けられてい
る。更に、素子終端部のガードリング層２４とチャネル
ストッパ２５との間の領域には、素子領域の中央部を取
り囲むようにして複数のガードリング層２８が設けられ
ている。
【００７８】上記のような構成の半導体装置であると、
ガードリング層２８を設けることで、素子終端部におけ
る空乏層を効果的に延ばすことが出来るため、素子耐圧
を向上させることが出来る。なお、本実施形態において
も、上記第６の実施形態で述べたように、リサーフ構造
の平面パターンとして図２０乃至図２２に示すパターン
を用いても良いし、断面構造として、図６、図７及び図
１８に示す構造を用いても良い。また、本実施形態にお
いて、上記第６の実施形態で説明したようなフィールド
プレートを設けても良い。
【００７９】次に、この発明の第８の実施形態に係る半
導体装置について図２７、図２８を用いて説明する。図
２７は縦型のパワーＭＯＳトランジスタの平面図、図２
８は図２７におけるＡ３−Ａ３’線に沿った断面図であ
る。本実施形態は、上記第１の実施形態で説明した縦型
ＭＯＳトランジスタの素子終端部に、上記第５の実施形
態の図１９で説明した素子終端部のリサーフ構造の平面
パターンを適用し、且つ、素子領域の中央部を取り囲む
ようなリサーフ層を更に設けたものである。
【００８０】図示するように、素子領域内にはゲート電
極１５に沿ったストライプパターンの絶縁膜１６が設け
られ、絶縁膜１６を取り囲むようにしてリサーフ層１７
が設けられている。また素子終端部では、ゲート電極１
５に直交する方向に沿ったストライプパターンを有する
絶縁膜１６が設けられ、この絶縁膜１６を取り囲むよう
にしてリサーフ層１７が設けられている。更に、素子領
域内のリサーフ層１７と素子終端部のリサーフ層１７と
の間には、ガードリング層（ｐ型半導体領域）２４が素
子領域の中央部を取り囲むようにして設けられ、素子終
端部の最外周にはチャネルストッパ（ｐ型半導体領域）
２５が、素子領域を取り囲むようにして設けられてい
る。更に、素子終端部のガードリング層２４とチャネル
ストッパ２５との間の領域には、素子領域の中央部を取
り囲むようにしてリサーフ層（ｐ型半導体領域）２９が
設けられている。
【００８１】上記のような構成の半導体装置であると、
リサーフ層２９を更に設けることで、素子終端部におけ
る空乏層を効果的に延ばすことが出来るため、素子耐圧
を向上させることが出来る。なお、本実施形態において
も、上記第６の実施形態で述べたように、リサーフ構造
の平面パターンとして図２０乃至図２２に示すパターン
を用いても良いし、断面構造として、図６、図７及び図
１８に示す構造を用いても良い。また、本実施形態にお
いて、上記第６の実施形態で説明したようなフィールド
プレートを設けても良い。
【００８２】なお、リサーフ層２９の不純物濃度及び膜
厚の最適値はリサーフ層１７と同一である。従って、リ
サーフ層２９を図２８に示すようにｐ型不純物拡散層に
よって形成しなくとも、トレンチ内にリサーフ層１７を
埋め込んだ際にドリフト層１１上にも形成されるリサー
フ層１７を素子終端部において残存させ、これをリサー
フ層２９として用いても良い。
【００８３】次に、この発明の第９の実施形態に係る半
導体装置について図２９を用いて説明する。図２９は縦
型のパワーＭＯＳトランジスタの断面図である。本実施
形態は、上記第１の実施形態で説明した縦型ＭＯＳトラ
ンジスタの特に素子終端部の構造に係るものである。そ
して、素子終端部のリサーフ構造に、上記第５の実施形
態で説明した平面パターンを適用しない場合について説
明するためのものである。
【００８４】図示するように、素子領域内にはゲート電
極１５に沿ったストライプパターンのトレンチ２０が設
けられ、このトレンチ内をリサーフ層１７及び絶縁膜１
６が埋め込んでいる。また、素子終端部でも素子領域と
同様のパターンでトレンチ２０が設けられ、トレンチ２
０内にリサーフ層１７及び絶縁膜１６が設けられてい
る。前述の通り、この構造だけでは絶縁膜１６が障害と
なって空乏層が横方向に拡がることが出来ない。そこ
で、本実施形態に係る構造では、素子終端部上に半導体
層３０を設け、素子終端部の複数のリサーフ層１７及び
ガードリング層２４を電気的に接続している。そして、
この半導体層を被覆するようにして、素子終端部上に絶
縁膜２６が設けられ、絶縁膜２６上にはフィールドプレ
ート２７が設けられている。
【００８５】上記のような構成の半導体装置であると、
上記（１）乃至（６）の効果に加えて次の効果を得るこ
とが出来る。 （８）逆電圧印加時において空乏層を速やかに延ばすこ
とが出来るため、素子耐圧を向上できる。なぜなら、リ
サーフ層１７が空乏化した際には、半導体層３０がホー
ルの通り道となるためである。従って、空乏層が隣接す
る縦型リサーフ構造に拡がることが出来る結果、空乏層
を横方向にも速やかに拡げることが出来、素子耐圧を向
上できる。
【００８６】なお、半導体層３０は単結晶シリコン、多
結晶シリコン、または半絶縁性多結晶シリコン膜を用い
ることが出来る。そして、その不純物濃度は、高電圧印
加時に完全に空乏化する程度にすることが望ましい。ま
た、本実施形態においてはフィールドプレートを設けて
いるが、第７の実施形態で説明したようなガードリング
層２８を設けても良いし、第８の実施形態で説明したよ
うなリサーフ層２９を設けても良い。また、ＭＯＳトラ
ンジスタの断面構造としては、第１の実施形態で説明し
た構造だけでなく、第２乃至第４の実施形態で説明した
構造でも、適用可能である。
【００８７】次に、この発明の第１０の実施形態に係る
半導体装置について図３０を用いて説明する。図３０は
縦型のパワーＭＯＳトランジスタの平面図である。本実
施形態は、上記第１の実施形態で説明した縦型ＭＯＳト
ランジスタの特に素子終端部の構造に係るものである。
そして、上記第９の実施形態と同様に、素子終端部のリ
サーフ構造に、第５の実施形態で説明した平面パターン
を適用しない場合について説明するためのものである。
【００８８】図示するように、本実施形態に係る構造
が、第９の実施形態で説明した図２９の構造と異なるの
は、絶縁膜１６を設けた部分のホールの通り道を、半導
体層３０の代わりに、絶縁膜１６上に設けたリサーフ層
１７を用いる点である。すなわち、トレンチ２０内部に
おける絶縁膜１６をリサーフ層１７によって完全に取り
囲んでいる。このような構成の半導体装置であると、リ
サーフ層１７が空乏化した際に、ホールが絶縁膜１６上
のリサーフ層１７を通って隣接する縦型リサーフ構造に
移動することが出来るため、空乏層を横方向にも速やか
に拡げることが出来る。すなわち、上記第９の実施形態
と同様に、上記（８）の効果を（１）乃至（６）の効果
に併せて得ることが出来る。
【００８９】なお、図３０に示す構造は、第１の実施形
態で説明した製造方法における図５の構造において、絶
縁膜１６を表面からリセスし、再度リサーフ層を結晶成
長することにより実現できる。また、絶縁膜１６のリセ
ス後、水素雰囲気中における高温の熱処理によっても形
成可能である。この場合には、熱処理によってリサーフ
層１７がリフローし、絶縁膜１６を除去された領域内に
リサーフ層１７が流れ込むため、絶縁膜１６上部でリサ
ーフ層１７が接合する。また、本実施形態では第１の実
施形態で説明した断面構造を例に挙げて説明している
が、勿論第２乃至第４の実施形態で説明した図６、図７
及び図１８に示す構造を用いても良い。更に、本実施形
態においてはフィールドプレートを設けているが、第７
の実施形態で説明したようなガードリング層２８を設け
ても良いし、第８の実施形態で説明したようなリサーフ
層２９を設けても良い。
【００９０】次に、この発明の第１１の実施形態に係る
半導体装置について図３１を用いて説明する。図３１は
縦型のパワーＭＯＳトランジスタの断面図である。
【００９１】図示するように、本実施形態に係るＭＯＳ
トランジスタは、第１の実施形態で説明した図１の構造
において、リサーフ層１７とドリフト層１１及びドレイ
ン層１０との間に、ドリフト層１１よりも不純物濃度の
高く、リサーフ層と同程度の不純物濃度を有するｎ型半
導体層３１を介在させ、且つドリフト層１１の不純物濃
度を従来と同程度に低く設定した構造である。
【００９２】上記構成の半導体装置は、第１の実施形態
に係る製造方法で説明した図４において、トレンチ２０
内にリサーフ層１７を形成した後にｎ型半導体層３１を
形成し、その後に絶縁膜１６を形成することで製造出来
る。
【００９３】上記のような構造を有する半導体装置であ
ると、上記（１）乃至（６）の効果に併せて以下の効果
を得ることが出来る。 （９）耐圧保持の信頼性が向上できる。図３１に示す構
造であると、ベース層１２とドレイン層１０との間のキ
ャリアのパスは、ドリフト層１１ではなくｎ型半導体層
３１となる。従って、ドリフト層１１の不純物濃度を高
くする必要が無い。ドリフト層１１が低不純物濃度にな
ると、リサーフ構造は実質的にリサーフ層１７とｎ型半
導体層３１でのみ構成され、ドリフト層１１はもはやリ
サーフ構造として機能しない。そして、リサーフ層１７
とｎ型半導体層３１とは、共にトレンチ２０内への埋め
込み結晶成長によって形成される。従って、リサーフ層
１７及びｎ型半導体層３１に、トレンチ内の深さ方向に
不純物濃度分布が発生したとしても、その分布は両者共
に同程度となる。且つ、両者の不純物濃度は同程度であ
る。従って、リサーフ構造は同一不純物濃度のｐｎ接合
で構成されるため、耐圧保持における信頼性が向上でき
る。
【００９４】（１０）素子設計を簡略化できる。上記の
ようにドリフト層１１の不純物濃度を低減できる結果、
ドリフト層１１内では空乏層は速やかに延びることが出
来る。従って、第５、第９、第１０の実施形態で説明し
たような、素子終端部における特別な工夫を必要としな
い。すなわち、オン抵抗の低減のためには、ドリフト層
１１ではなくｎ型半導体層３１の不純物濃度を高くすれ
ば良く、ドリフト層１１の不純物濃度は従来と同程度、
またはそれ以下の低い値に設定できる。従って、素子終
端部には従来と同様の構造を適用できる。この（１０）
の効果について以下、図３２及び図３３を用いて詳細に
説明する。
【００９５】図３２は本実施形態に係る、フィールドプ
レートを採用した縦型のパワーＭＯＳトランジスタの平
面図、図３３は図３２におけるＡ４−Ａ４’線に沿った
断面図である。
【００９６】図示するように、素子終端部のドリフト層
１１は低不純物濃度であるので、空乏層は速やかに延び
ることが出来る。従って、素子終端部にリサーフ構造は
必要とせず、フィールドプレート２７のみで耐圧を維持
出来る。勿論、通常のＭＯＳトランジスタ同様に、図２
８におけるリサーフ層２９や、図２６におけるガードリ
ング層２８を設けても良い。
【００９７】なお図３２に示すように、フィールドプレ
ート２７は縦型リサーフ構造を為すストライプパターン
の端部上には存在しないように設けられている。このよ
うな構造であると、ストライプパターン端部に印加され
る電圧を抑制できるため、該端部の結晶性が劣化してい
るような場合であっても、素子耐圧を維持できる。更
に、縦型リサーフ構造の最外周に設けられているガード
リング層２４は、縦型リサーフ構造のストライプパター
ンに沿って設けることが望ましい。すると、当該リサー
フ構造の素子領域側及び素子終端部側の構造が同一とな
り、素子終端部を対称構造とすることが出来、素子耐圧
維持の信頼性が向上できる。更に、ｎ型半導体層３１
を、トレンチ２０形成後の斜め方向からのイオン注入に
より形成し、ｎ型半導体層３１がドリフト層１１の側壁
にのみ存在するような構成であっても、同様の効果を得
ることが出来る。
【００９８】次にこの発明の第１２の実施形態に係る半
導体装置について図３４を用いて説明する。図３４は縦
型のＭＯＳトランジスタの断面図である。
【００９９】本実施形態は、上記第４の実施形態で説明
した構造（図１８参照）と上記第１１の実施形態で説明
した構造とを組み合わせたものである。すなわち、斜め
方向からのイオン注入により形成することにより、ｎ型
半導体層３１及びリサーフ層１７を、ドリフト層１１の
側壁にのみ存在するように形成する。そして、トレンチ
内を低不純物濃度またはアンドープの半導体層２１及び
絶縁膜１６で埋め込む。
【０１００】本構造によっても上記第１１の実施形態と
同様の効果を得ることが出来る。
【０１０１】次に、この発明の第１３の実施形態に係る
半導体装置について図３５を用いて説明する。図３５は
縦型のＭＯＳトランジスタの断面図である。
【０１０２】本実施形態に係るＭＯＳトランジスタは、
第１の実施形態で説明した図１の構造において、絶縁膜
１６を低不純物濃度の半導体層３２に置き換えたもので
ある。本構成によれば、下記（１１）、（１２）のよう
な効果を前述した効果に併せて得ることが出来る。
【０１０３】（１１）素子耐圧がトレンチ内の空洞に影
響を受けない。従来技術で説明したように、トレンチ内
を半導体層で埋め込もうとすると、トレンチ内における
上部、下部で結晶成長速度が異なり空洞が発生する。す
ると、トレンチ上部と下部とでリサーフ層の膜厚が異な
るため耐圧が劣化する。しかし本実施形態の構成である
と、トレンチ２０内を空洞が発生しない程度の膜厚でリ
サーフ層１７を形成し、トレンチ２０内をリサーフ層１
７で完全には埋め込まない。その後、低不純物濃度の半
導体層３２でトレンチ２０内を埋め込んでいる。する
と、半導体層３２に空洞３３が発生してトレンチ２０内
の上部と下部とで膜厚が違っていたとしても、半導体層
３２は低不純物濃度であるため実質的にリサーフ構造に
寄与せず、耐圧を低下させない。このように、トレンチ
内の埋め込みを半導体層で行えば、ドープする不純物濃
度を替えるだけで結晶成長を連続的に行うことが出来る
ため、製造工程を簡単化出来る。
【０１０４】（１２）素子終端部の構成を簡略化出来
る。上記第１乃至第１１の実施形態では、トレンチ２０
内を絶縁物で埋め込んでいるため、空乏層が隣接するリ
サーフ構造に延びることが出来ない。そのため、上記第
５の実施形態で説明したような工夫が必要であった。し
かし、本実施形態ではトレンチ２０内を半導体層３２で
埋め込んでいるため、各リサーフ構造は電気的に接続さ
れており、空乏化する際のホールの通り道が確保されて
いる。従って、第５の実施形態のように縦型リサーフ構
造の平面パターンを工夫する必要が無く、従前の方法
（フィールドプレートやガードリング等）のみで耐圧維
持が可能となり、製造工程を簡単化できる。
【０１０５】なお、本実施形態の構造は、図６、図７、
図１８、図３１、及び図３４の構造にも適用可能であ
る。
【０１０６】以上のように、この発明の第１乃至第１３
の実施形態によれば、耐圧向上と低オン抵抗化を両立す
ると共に、耐圧のバラツキを解消できる半導体装置及び
その製造方法を提供できる。勿論上記実施形態は種々の
変形が可能であり、各実施形態における半導体層の導電
型を逆導電型にしても良い。また、縦型リサーフ構造の
リサーフ層１７の平面パターンはストライプパターンに
限られず、例えばドット状であっても良い。ストライプ
パターンを有する場合であっても、例えば縦型リサーフ
構造と平行、または直行するように形成しても良い。
【０１０７】更に、上記第１乃至第１３の実施形態では
プレナー型のＭＯＳトランジスタを例に挙げて説明した
が、勿論トレンチゲート型のＭＯＳトランジスタにも適
用できる。また、第６乃至第１１の実施形態において、
チャネルストッパ２５が縦型リサーフ構造と電気的に接
続されるような構成としても良い。更に、半導体として
シリコンを用いたＭＯＳトランジスタを例に挙げて説明
したが、例えばシリコンカーバイド（Silicon Carbid
e）等の化合物半導体を用いた場合にも本発明は適用で
きる。更に、ＭＯＳトランジスタだけでなく、ＳＢＤ
（Schottky BarrierDiode）やＳＩＴ（Static Inductio
n Transistor）、及びＩＧＢＴ（InsulatedGate Bipola
r Transistor）等、縦型リサーフ構造を有する半導体装
置であれば適宜本発明が適用できる。
【０１０８】なお、上記第１乃至第１２の実施形態にお
いては、トレンチ２０内を完全に埋め込むために絶縁膜
１６を用いているが、単結晶半導体層で埋め込める場合
には、絶縁膜１６を用いる必要は当然ない。
【０１０９】なお、本願発明は上記実施形態に限定され
るものではなく、実施段階ではその要旨を逸脱しない範
囲で種々に変形することが可能である。更に、上記実施
形態には種々の段階の発明が含まれており、開示される
複数の構成要件における適宜な組み合わせにより種々の
発明が抽出されうる。例えば、実施形態に示される全構
成要件からいくつかの構成要件が削除されても、発明が
解決しようとする課題の欄で述べた課題が解決でき、発
明の効果の欄で述べられている効果が得られる場合に
は、この構成要件が削除された構成が発明として抽出さ
れうる。
【０１１０】
【発明の効果】以上説明したように、この発明によれ
ば、耐圧向上と低オン抵抗化を両立すると共に、耐圧の
バラツキを解消できる半導体装置及びその製造方法を提
供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るＭＯＳトラン
ジスタの断面図。
【図２】この発明の第１の実施形態に係るＭＯＳトラン
ジスタの第１の製造工程を示す断面図。
【図３】この発明の第１の実施形態に係るＭＯＳトラン
ジスタの第２の製造工程を示す断面図。
【図４】この発明の第１の実施形態に係るＭＯＳトラン
ジスタの第３の製造工程を示す断面図。
【図５】この発明の第１の実施形態に係るＭＯＳトラン
ジスタの第４の製造工程を示す断面図。
【図６】この発明の第２の実施形態に係るＭＯＳトラン
ジスタの断面図。
【図７】この発明の第３の実施形態に係るＭＯＳトラン
ジスタの断面図。
【図８】この発明の第３の実施形態に係るＭＯＳトラン
ジスタの第１の製造工程を示す断面図。
【図９】この発明の第３の実施形態に係るＭＯＳトラン
ジスタの第２の製造工程を示す断面図。
【図１０】この発明の第３の実施形態に係るＭＯＳトラ
ンジスタの第３の製造工程を示す断面図。
【図１１】この発明の第３の実施形態に係るＭＯＳトラ
ンジスタの第４の製造工程を示す断面図。
【図１２】この発明の第３の実施形態に係るＭＯＳトラ
ンジスタの第５の製造工程を示す断面図。
【図１３】この発明の第３の実施形態の第１の変形例に
係るＭＯＳトランジスタの第１の製造工程を示す断面
図。
【図１４】この発明の第３の実施形態の第１の変形例に
係るＭＯＳトランジスタの第２の製造工程を示す断面
図。
【図１５】この発明の第３の実施形態の第２の変形例に
係るＭＯＳトランジスタの第１の製造工程を示す断面
図。
【図１６】この発明の第３の実施形態の第２の変形例に
係るＭＯＳトランジスタの第２の製造工程を示す断面
図。
【図１７】この発明の第３の実施形態の第２の変形例に
係るＭＯＳトランジスタの第３の製造工程を示す断面
図。
【図１８】この発明の第４の実施形態に係るＭＯＳトラ
ンジスタの断面図。
【図１９】この発明の第５の実施形態に係るＭＯＳトラ
ンジスタの平面図。
【図２０】この発明の第５の実施形態の第１の変形例に
係るＭＯＳトランジスタの平面図。
【図２１】この発明の第５の実施形態の第２の変形例に
係るＭＯＳトランジスタの平面図。
【図２２】この発明の第５の実施形態の第３の変形例に
係るＭＯＳトランジスタの平面図。
【図２３】この発明の第６の実施形態に係るＭＯＳトラ
ンジスタの平面図。
【図２４】図２３におけるＡ１−Ａ１’線に沿った断面
図。
【図２５】この発明の第７の実施形態に係るＭＯＳトラ
ンジスタの平面図。
【図２６】図２５におけるＡ２−Ａ２’線に沿った断面
図。
【図２７】この発明の第８の実施形態に係るＭＯＳトラ
ンジスタの平面図。
【図２８】図２７におけるＡ３−Ａ３’線に沿った断面
図。
【図２９】この発明の第９の実施形態に係るＭＯＳトラ
ンジスタの断面図。
【図３０】この発明の第１０の実施形態に係るＭＯＳト
ランジスタの断面図。
【図３１】この発明の第１１の実施形態に係るＭＯＳト
ランジスタの断面図。
【図３２】この発明の第１１の実施形態に係るＭＯＳト
ランジスタの平面図。
【図３３】図３２におけるＡ４−Ａ４’線に沿った断面
図。
【図３４】この発明の第１２の実施形態に係るＭＯＳト
ランジスタの断面図。
【図３５】この発明の第１３の実施形態に係るＭＯＳト
ランジスタの断面図。
【図３６】従来のＭＯＳトランジスタの断面図。
【符号の説明】
１０、１００…ドレイン層 １１、１１０…ドリフト層 １２、１２０…ベース層 １３、１３０…ソース層 １４、１４０…ゲート絶縁膜 １５、１５０…ゲート電極 １６、２６…絶縁膜 １７、２９、１８０…リサーフ層 １８、１６０…ドレイン電極 １９、１７０…ソース電極 ２０…トレンチ ２１、２３、３０、３２…半導体層 ２２…マスク材 ２４、２８…ガードリング ２５…チャネルストッパ ２７…フィールドプレート ３１…ｎ型半導体層 ３３…空洞
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大村 一郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内

Claims (31)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の第１半導体領域と、該第１
    半導体領域上に設けられ該第１半導体領域よりも低不純
    物濃度の第１導電型の第２半導体領域と、前記第２半導
    体領域内に設けられた第２導電型の第３半導体領域とを
    具備し、前記第２、第３半導体領域との接合により該第
    ２半導体領域を空乏化させる縦型リサーフ構造を含む半
    導体装置であって、 前記第３半導体領域は、前記第２半導体領域表面から前
    記第１半導体領域まで達するようにして設けられている
    ことを特徴とする半導体装置。
  2. 【請求項２】 前記第２半導体領域表面から前記第１半
    導体領域まで達するようにして設けられた絶縁膜または
    前記第２、第３半導体領域よりも低不純物濃度の第４半
    導体領域を更に有し、 前記第３半導体領域は、前記絶縁膜または第４半導体領
    域と、前記第２半導体領域との間に介在するように位置
    することを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記第３半導体領域は、前記絶縁膜また
    は第４半導体領域と、前記第１、第２半導体領域との間
    に介在するように位置することを特徴とする請求項１記
    載の半導体装置。
  4. 【請求項４】 第１導電型の第１半導体領域と、 前記第１半導体領域上に設けられ、該第１半導体領域よ
    りも低不純物濃度の第１導電型の第２半導体領域と、 前記第２半導体領域の表面から前記第１半導体領域に達
    する深さのトレンチと、 前記トレンチの外壁に沿って設けられた第２導電型の第
    ３半導体領域と、 前記トレンチ内を埋め込むようにして設けられた第１絶
    縁膜、または前記第２、第３半導体領域よりも低不純物
    濃度の第４半導体領域と、 前記第２、第３半導体領域の表面内に選択的に設けられ
    た第２導電型の第５半導体領域と、 前記第５半導体領域の表面内に選択的に設けられた第１
    導電型の第６半導体領域と、 前記第２、第６半導体領域間の前記第５半導体領域上
    に、ゲート絶縁膜を介在して設けられたゲート電極とを
    具備することを特徴とする半導体装置。
  5. 【請求項５】 前記第１、第２半導体領域と、前記第３
    半導体領域との間に介在され、該第２半導体領域よりも
    高不純物濃度の第１導電型の第７半導体領域を更に備え
    ることを特徴とする請求項４記載の半導体装置。
  6. 【請求項６】 第１導電型の第１半導体領域と、 前記第１半導体領域上に設けられた第２導電型の第２半
    導体領域と、 前記第２半導体領域の表面から前記第１半導体領域に達
    する深さのトレンチと、 前記トレンチの外壁に沿って設けられ、前記第１半導体
    領域よりも低不純物濃度の第１導電型の第３半導体領域
    と、 前記トレンチ内を埋め込むようにして設けられた第１絶
    縁膜、または前記第２、第３半導体領域よりも低不純物
    濃度の第４半導体領域と、 前記第２、第３半導体領域の表面内に設けられた第２導
    電型の第５半導体領域と、 前記第５半導体領域の表面内に選択的に設けられた第１
    導電型の第６半導体領域と、 前記第３、第６半導体領域間の前記第５半導体領域上
    に、ゲート絶縁膜を介在して設けられたゲート電極とを
    具備することを特徴とする半導体装置。
  7. 【請求項７】 第１導電型の第１半導体領域と、 前記第１半導体領域上に設けられ、前記第１半導体領域
    よりも低不純物濃度の第１導電型の第２半導体領域と、 前記第２半導体領域の表面から前記第１半導体領域に達
    する深さのトレンチと、 前記第２半導体領域における前記トレンチの側壁部分に
    沿って設けられた第２導電型の第３半導体領域と、 前記トレンチの外壁に沿って設けられた第４半導体領域
    と、 前記トレンチ内を埋め込むようにして設けられた第１絶
    縁膜、または前記第２、第３半導体領域よりも低不純物
    濃度の第５半導体領域と、 前記第２、第３、及び第４半導体領域の表面内に選択的
    に設けられた第２導電型の第６半導体領域と、 前記第６半導体領域の表面内に選択的に設けられた第１
    導電型の第７半導体領域と、 前記第２、第７半導体領域間の前記第６半導体領域上
    に、ゲート絶縁膜を介在して設けられたゲート電極とを
    具備することを特徴とする半導体装置。
  8. 【請求項８】 前記第２、第３半導体領域間に介在さ
    れ、該第２半導体領域よりも高不純物濃度の第１導電型
    の第８半導体領域を更に備えることを特徴とする請求項
    ７記載の半導体装置。
  9. 【請求項９】 第１導電型の第１半導体領域と、 前記第１半導体領域上に設けられた第２導電型の第２半
    導体領域と、 前記第２半導体領域の表面から前記第１半導体領域に達
    する深さのトレンチと、 前記第２半導体領域における前記トレンチの側壁部分に
    沿って設けられ、前記第１半導体領域よりも低不純物濃
    度の第１導電型の第３半導体領域と、 前記トレンチの外壁に沿って設けられた第４半導体領域
    と、 前記トレンチ内を埋め込むようにして設けられた第１絶
    縁膜、または前記第２、第３半導体領域よりも低不純物
    濃度の第５半導体領域と、 前記第２、第３半導体領域の表面内に設けられた第２導
    電型の第６半導体領域と、 前記第５半導体領域の表面内に選択的に設けられた第１
    導電型の第７半導体領域と、 前記第３、第７半導体領域間の前記第６半導体領域上
    に、ゲート絶縁膜を介在して設けられたゲート電極とを
    具備することを特徴とする半導体装置。
  10. 【請求項１０】 前記第４半導体領域は、前記第２、第
    ３半導体領域よりも低い不純物濃度を有することを特徴
    とする請求項７乃至９いずれか１項記載の半導体装置。
  11. 【請求項１１】 前記第４半導体領域は、前記第２半導
    体領域、または前記第３半導体領域と同程度の不純物濃
    度、及び前記第２半導体領域と同一の導電型を有するこ
    とを特徴とする請求項７乃至９いずれか１項記載の半導
    体装置。
  12. 【請求項１２】 前記トレンチ底部に位置する前記第３
    半導体領域の上面は、前記第１半導体領域の上面よりも
    深い位置にあることを特徴とする請求項４または５記載
    の半導体装置。
  13. 【請求項１３】 前記トレンチは、前記ゲート電極に沿
    った方向のストライプ状の平面パターンを有し、且つ該
    トレンチは、前記ゲート電極に沿った方向に対して直交
    する方向における素子終端部にも複数設けられ、該素子
    終端部における前記第３半導体領域は電気的に接続され
    ていることを特徴とする請求項４乃至１２いずれか１項
    記載の半導体装置。
  14. 【請求項１４】 前記素子終端部における複数の前記第
    ３半導体領域を接続するようにして、前記トレンチ及び
    前記第２半導体領域上に設けられた導電性膜または第９
    半導体領域を更に備えることを特徴とする請求項１３記
    載の半導体装置。
  15. 【請求項１５】 前記素子終端部における前記トレンチ
    上部はリセスされており、該リセスされた領域内を前記
    第３半導体領域が更に埋め込むことを特徴とする請求項
    １４記載の半導体装置。
  16. 【請求項１６】 前記トレンチは、半導体素子が存在す
    る素子領域において前記ゲート電極に沿った第１の方向
    のストライプ状の平面パターンを有し、且つ該トレンチ
    は、前記ゲート電極に沿った方向に対して直交する第２
    の方向における素子終端部にも複数設けられ、該素子終
    端部における該トレンチは、前記第２の方向に沿ったス
    トライプ状の平面パターンを有することを特徴とする請
    求項４乃至１２いずれか１項記載の半導体装置。
  17. 【請求項１７】 前記トレンチは、マトリクス状に配置
    されていることを特徴とする請求項４乃至１２いずれか
    １項記載の半導体装置。
  18. 【請求項１８】 前記素子領域の中央部を取り囲むよう
    にして、素子終端部における少なくとも前記第２半導体
    領域上に第２絶縁膜を介在して設けられたフィールドプ
    レートを更に備えることを特徴とする請求項４乃至１７
    いずれか１項記載の半導体装置。
  19. 【請求項１９】 前記素子領域の中央部を取り囲むよう
    にして、素子終端部における少なくとも前記第２半導体
    領域表面内に設けられた、複数の第２導電型のガードリ
    ング層を更に備えることを特徴とする請求項４乃至１８
    いずれか１項記載の半導体装置。
  20. 【請求項２０】 前記素子領域の中央部を取り囲むよう
    にして、素子終端部における少なくとも前記第２半導体
    領域表面内に設けられた第２導電型のリサーフ層を更に
    備えることを特徴とする請求項４乃至１８いずれか１項
    記載の半導体装置。
  21. 【請求項２１】 第１導電型の第１半導体領域上に、該
    第１半導体領域よりも低不純物濃度の第１導電型の第２
    半導体領域を形成する工程と、前記第２半導体領域内に
    第２導電型の第３半導体領域を複数形成する工程とを具
    備し、前記第２、第３半導体領域との接合により該第２
    半導体領域を空乏化させる縦型リサーフ構造を含む半導
    体装置の製造方法であって、 前記第３半導体領域を形成する工程は、前記第２半導体
    領域表面から前記第１半導体領域まで達するようにして
    トレンチを形成する工程と、 前記トレンチ内に前記第３半導体領域を形成する工程と
    を備えることを特徴とする半導体装置の製造方法。
  22. 【請求項２２】 前記第３半導体領域を形成する工程
    は、該第３半導体領域を前記トレンチの側壁及び底面に
    沿って、且つ該トレンチ内を完全には埋め込まないよう
    に形成し、 前記第３半導体領域を形成する工程の後に、前記トレン
    チ内に絶縁膜、または前記第２、第３半導体領域よりも
    低不純物濃度の第４半導体領域を形成して、該トレンチ
    を埋め込む工程を更に備えることを特徴とする請求項２
    １記載の半導体装置の製造方法。
  23. 【請求項２３】 第１導電型の第１半導体領域上に、該
    第１半導体領域よりも低不純物濃度の第１導電型の第２
    半導体領域を形成する工程と、前記第２半導体領域内に
    第２導電型の第３半導体領域を複数形成する工程とを具
    備し、前記第２、第３半導体領域との接合により該第２
    半導体領域を空乏化させる縦型リサーフ構造を含む半導
    体装置の製造方法であって、 前記第３半導体領域を形成する工程は、前記第２半導体
    領域表面から前記第１半導体領域まで達するようにして
    トレンチを形成する工程と、 前記トレンチ内から前記第２半導体領域内に斜め方向か
    ら不純物をイオン注入して、該トレンチ側壁に前記第３
    半導体領域を形成する工程とを備えることを特徴とする
    半導体装置の製造方法。
  24. 【請求項２４】 前記第３半導体領域を形成する工程の
    後に、前記トレンチ内に絶縁膜、または前記第２、第３
    半導体領域よりも低不純物濃度の第４半導体領域を形成
    して該トレンチを埋め込む工程を更に備えることを特徴
    とする請求項２３記載の半導体装置の製造方法。
  25. 【請求項２５】 第１導電型の第１半導体領域上に、該
    第１半導体領域よりも低不純物濃度の第１導電型の第２
    半導体領域を形成する工程と、 前記第２半導体領域表面から前記第１半導体領域に達
    し、且つストライプ状の平面パターンを有するトレンチ
    を複数形成する工程と、 前記第１、第２半導体領域上に、前記トレンチ内を完全
    に埋め込まないようにして第２導電型の第３半導体領域
    を形成する工程と、 前記第３半導体領域上に、前記トレンチを完全に埋め込
    むようにして、絶縁膜、または前記第２、第３半導体領
    域よりも低不純物濃度の第４半導体領域を形成する工程
    と、 前記絶縁膜、または前記第４半導体領域と前記第３半導
    体領域の一部を、前記第２半導体領域が露出するまで除
    去、平坦化する工程と、 前記第２、第３半導体領域の表面内に、第２導電型の第
    ５半導体領域を選択的に形成する工程と、 前記第５半導体領域の表面内に、第１導電型の第６半導
    体領域を選択的に形成する工程と、 前記第２、第６半導体領域間の前記第５半導体領域上
    に、ゲート絶縁膜を介在してゲート電極を、前記トレン
    チと同一の方向に沿ったストライプ状の平面パターンに
    形成する工程とを具備することを特徴とする半導体装置
    の製造方法。
  26. 【請求項２６】 前記トレンチを複数形成する工程の
    後、前記第１、第２半導体領域上に、該トレンチ内を完
    全に埋め込まないようにして、前記第２半導体領域より
    高不純物濃度の第１導電型の第７半導体領域を形成する
    工程を更に備え、 前記第３半導体領域を形成する工程において、該第３半
    導体領域は前記第７半導体領域上に形成されることを特
    徴とする請求項２５記載の半導体装置の製造方法。
  27. 【請求項２７】 第１導電型の第１半導体領域上に、該
    第１半導体領域よりも低不純物濃度の第１導電型の第２
    半導体領域を形成する工程と、 前記第２半導体領域表面から前記第１半導体領域に達
    し、且つストライプ状の平面パターンを有するトレンチ
    を複数形成する工程と、 前記トレンチ側壁に露出している前記第２半導体領域内
    に、斜め方向から不純物をイオン注入することにより、
    第２導電型の第３半導体領域を形成する工程と、 前記第１乃至第３半導体領域上に、前記トレンチ内を完
    全に埋め込まないようにして、前記第２、第３半導体領
    域より低不純物濃度の第４半導体領域を形成する工程
    と、 前記第３半導体領域上に、前記トレンチを完全に埋め込
    むようにして、絶縁膜、または前記第１乃至第３半導体
    領域よりも低不純物濃度の第５半導体領域を形成する工
    程と、 前記絶縁膜、または前記第５半導体領域と前記第４半導
    体領域の一部を、前記第２半導体領域が露出するまで除
    去、平坦化する工程と、 前記第２、第３半導体領域の表面内に、第２導電型の第
    ６半導体領域を選択的に形成する工程と、 前記第６半導体領域の表面内に、第１導電型の第７半導
    体領域を選択的に形成する工程と、 前記第２、第６半導体領域間の前記第６半導体領域上
    に、ゲート絶縁膜を介在してゲート電極を、前記トレン
    チと同一の方向に沿ったストライプ状の平面パターンに
    形成する工程とを具備することを特徴とする半導体装置
    の製造方法。
  28. 【請求項２８】 前記第３半導体領域を形成する工程
    は、半導体素子が形成される素子領域を取り囲むように
    して、素子終端部における前記第２半導体領域中にも該
    第３半導体領域を形成することを特徴とする請求項２５
    乃至２７いずれか１項記載の半導体装置の製造方法。
  29. 【請求項２９】 前記トレンチを形成する工程は、前記
    ゲート電極に沿った第１方向に対して直交する第２方向
    における素子終端部にも該トレンチを複数形成すること
    を特徴とする請求項２１乃至２８いずれか１項記載の半
    導体装置。
  30. 【請求項３０】 前記トレンチを形成する工程におい
    て、前記素子終端部における前記トレンチは、前記第２
    方向に沿ったストライプパターンを有するようにして形
    成されることを特徴とする請求項２９記載の半導体装
    置。
  31. 【請求項３１】 前記トレンチを形成する工程におい
    て、前記素子終端部における前記トレンチは、マトリク
    ス状に配置されるようにして形成されることを特徴とす
    る請求項２９記載の半導体装置。
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