JP2012160753A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】スーパージャンクション構造を構成するエピタキシャル層を短時間で成膜することで製造コストを削減する。
【解決手段】ドリフト領域としてのＮ型層２となるＮ型基板１０を用意し（図２（ａ））、Ｎ型基板１０の表面側にトレンチ１１を形成する（図２（ｂ））。そして、当該トレンチ１１内にＰ型エピタキシャル層１２を形成する（図２（ｃ））。この後、Ｎ型基板１０の表面側を平坦化し（図２（ｄ））、Ｐ型エピタキシャル層１２をＰ型層３とする。また、Ｎ型基板１０のうち各Ｐ型層３に挟まれた領域をＮ型層２とすることで、当該Ｎ型層２とＰ型層３とが繰り返し配置された構造を形成する。この後、Ｎ型基板１０の表面側にデバイスを形成すると共に（図２（ｅ））、Ｎ型基板１０の裏面側を薄膜化して当該裏面側にＮ＋型層１を形成する（図２（ｆ））。
【選択図】図２

Description

本発明は、Ｎ型領域およびＰ型領域が基板方向に繰り返し配置されたスーパージャンクション構造を有する半導体装置の製造方法に関する。

従来より、例えば縦型のパワーＭＯＳトランジスタ等にスーパージャンクション構造を採用したものが知られている。スーパージャンクション構造とは、ドリフト領域となるＮ型層とＰ型層とが基板の面方向に交互に配置された構成である。このような構造をとることで、ソースからドレインに向かう電界がＮ型層からＰ型層にも向かうようになり、ソースとドレインとの間で一カ所に電界が集中することを防止でき、ひいては絶縁破壊の防止を図ることができるようになっている。

また、Ｎ型層の幅ｄｎおよびＰ型層の幅ｄｐが狭いほど、各層をそれぞれ高濃度化することができると共にオン抵抗を低減することができ、さらに、各層の膜厚が大きいほど高耐圧化を実現することができるようになっている。

上記のようなスーパージャンクション構造を有する半導体装置を形成する方法が、例えば特許文献１、２で提案されている。具体的に、特許文献１、２では、Ｎ＋型基板上にＮ型のエピタキシャル層を形成した基板を準備し、この基板にトレンチを形成した後、当該トレンチ内にＰ型のエピタキシャル層を埋め込み、基板の表面を平坦化研磨することでＰ型領域とＮ型領域との繰り返し構造を形成する方法が提案されている。

特開２００５−３１７９０５号公報 特開２００５−２９４７１１号公報

上記のようにＭＯＳトランジスタにスーパージャンクション構造を採用する場合であって、オン抵抗の低減、かつ、高耐圧化を図ろうとすると、上述のように、Ｎ型層の幅ｄｎやＰ型層の幅ｄｐをそれぞれ狭くし、かつ、各層をより厚くすることが考えられる。しかしながら、オン抵抗の低減および高耐圧化を実現しようとすると、以下の問題が発生することが発明者らによって明らかとなった。

まず、第１の問題として、高耐圧のデバイスを製造するためには、Ｎ＋型基板上のＮ型のエピタキシャル層を厚くする必要がある。例えば、６００Ｖ耐圧ではＮ型のエピタキシャル層の厚さを３０μｍ以上、１２００Ｖでは６０μｍ以上を必要とするため、これほどの膜厚を得るためには長時間の成膜が必要であり、工程コストが高くなってしまう。

また、第２の問題として、高耐圧化と低オン抵抗を両立させようとすると、Ｎ型およびＰ型の各エピタキシャル層の幅ｄｎ、ｄｐをそれぞれ小さくして各層の濃度を高め、さらに各層を厚くする必要がある。しかし、例えばＰ型のエピタキシャル層の幅を狭くするためにトレンチの幅を狭くすると、トレンチの開口部分に先に形成されたＰ型のエピタキシャル層がトレンチの開口部を塞いでしまい、トレンチの底にＰ型のエピタキシャル層が形成されないという問題が生じる。これにより、トレンチ内に空洞が発生してしまい、トレンチ内全体にＰ型のエピタキシャル層を埋め込めなくなる。この場合、空洞を発生させないようにトレンチの底部からエピタキシャル層を埋め込むようにすることが考えられるが、成膜に時間がかかり工程コストが高くなってしまう。

さらに、第３の問題として、高耐圧化を実現するために、各層で（濃度×膜厚）のバランス（チャージバランス）を調整することが必要である。すなわち、Ｐ型のエピタキシャル層における（濃度×ｄｐ）の値とＮ型のエピタキシャル層における（濃度×ｄｎ）の値とを一致させなければならない。しかし、トレンチ内にＰ型のエピタキシャル層を形成する際、外方拡散によってＮ＋型基板から形成中のＰ型のエピタキシャル層に不純物イオンが移動してしまい、Ｐ型のエピタキシャル層の濃度が狙い値から外れてしまう。したがって、チャージバランスを満たすように各層の濃度および膜厚を調整することは困難である。

本発明は、上記点に鑑み、スーパージャンクション構造を構成するエピタキシャル層を短時間で成膜することで製造コストを削減することを第１の目的とし、スーパージャンクション構造を構成するエピタキシャル層の幅を小さくして半導体装置の高耐圧化および低オン抵抗を図ることを第２の目的とし、高耐圧を確保するため、スーパージャンクション構造を構成する各層においてチャージバランスを図ることを第３の目的とする。

上記目的を達成するため、本発明の第１の特徴では、第１導電型（例えばＮ型）の領域（第１の第１導電型層（２））と第２導電型（例えばＰ型）の領域（第１の第２導電型層（３））が繰り返し配置されたスーパージャンクション構造を備えた半導体装置を製造するに際し、まず、後の工程でドリフト領域としての第１の第１導電型層（２）となる第１導電型の基板（１０）を用意し（図２（ａ）参照）、第１導電型の基板（１０）の表面側にトレンチ（１１）を形成する（図２（ｂ）参照）。そして、当該トレンチ（１１）内に第１の第２導電型層（３）を形成する（図２（ｃ）、（ｄ）参照）。これにより、第１導電型の基板（１０）のうち各第１の第２導電型層（３）に挟まれた領域を第１の第１導電型層（２）とすることで、当該第１の第１導電型層（２）と第１の第２導電型層（３）とが繰り返し配置された構造を形成する。この後、この繰り返し構造が形成された第１導電型の基板（１０）の裏面側を薄膜化し、当該裏面側に第２の第１導電型層（１）を形成する（図２（ｆ）参照）。

このように、繰り返し構造をなす第１の第１導電型層（２）を構成するための第１導電型の基板（１０）を用意し、この第１導電型の基板（１０）を用いて繰り返し構造を形成する。これにより、例えば第２の第１導電型層（１）として構成される支持基板を用意して、この支持基板上に繰り返し構造のための第１の第１導電型層（２）をエピタキシャル成長させる工程をなくすことができ、製造工程および製造コストを削減することができる。製造工程を削減できることにより、短時間で半導体装置を製造することができる。

また、上記のように第１導電型の基板（１０）よりも不純物濃度が高い第２の第１導電型層（１）として構成される基礎基板を用いずに第１導電型の基板（１０）を用いている。このため、トレンチ（１１）内に第１の第２導電型層（３）を形成する際、第１導電型の基板（１０）から第１の第２導電型層（３）に不純物が移動する外方拡散を抑制することができ、第１の第２導電型層（３）の不純物濃度が狙い値から外れてしまうことを防止することができる。

本発明の第２の特徴では、上述のように、半導体装置を製造する場合において、ドリフト領域としての第１の第１導電型層（２）および第１の第２導電型層（３）が繰り返し構造をなしており、このうち第１の第１導電型層（２）をドリフト領域とする縦型の第１導電型チャネルの半導体素子と第１の第２導電型層（３）をドリフト領域とする縦型の第２導電型チャネルの半導体素子とを備えた半導体装置（図１２参照）を製造することが特徴である。

このように、１つの半導体装置内に第１導電型チャネルおよび第２導電型チャネルの各半導体素子を形成したものを製造する場合であっても、上記のように、ドリフト領域としての第１の第１導電型層（２）となる第１導電型の基板（１０）を用意することで半導体装置を製造することができる。

また、第１導電型の基板（１０）を用意する際、第１導電型の基板（１０）の不純物濃度を測定し、第１の第２導電型層（３）を形成する工程において、先に測定した第１導電型の基板（１０）の不純物濃度と各第１の第２導電型層（３）の間の第１導電型（Ｎ型）層の幅との積が、各第１の第１導電型層（２）の間の第１の第２導電型層（３）の幅と当該第１の第２導電型層（３）の不純物濃度の積に等しくなるように、すなわちチャージバランスを図るように、第１の第２導電型層（３）を形成する。

このように、あらかじめ第１導電型の基板（１０）の濃度およびトレンチ幅を測定しておき、第１の第２導電型層（３）を形成する際に、チャージバランスを調整しつつ当該第１の第２導電型層（３）を形成することができる。これにより、半導体素子の耐圧を向上させることができる。

さらに、第１の第２導電型層（３）を形成する際、第１導電型の基板（１０）の温度を段階的に下げることなく当該第１の第２導電型層（３）を形成することもできる。これにより、第１導電型の基板（１０）から第１の第２導電型層（３）への不純物イオンの外方拡散を防止できる。

また、繰り返し構造を形成した後、当該繰り返し構造を構成する第１の第１導電型層（２）の表層部に縦型の第１導電型チャネルの半導体素子を形成することができる。

逆に、第１導電型の基板（１０）を用意した後、第１導電型の基板（１０）の表層部に縦型の第１導電型チャネルの半導体素子を形成し、この後のトレンチ（１１）を形成する工程で、第１導電型の基板（１０）のうち各縦型の第１導電型チャネルの半導体素子の間にトレンチ（１１）を形成することもできる。

本発明の第３の特徴では、第１導電型の基板（１０）を用意し、第１導電型の基板（１０）の表面側にトレンチ（１１）を形成した後、当該トレンチ（１１）の内壁面に当該トレンチ（１１）の幅の半分以下の厚さで第１の第２導電型層（３）をエピタキシャル成膜する。そして、エピタキシャル成長させた第１の第２導電型層（３）上に酸化膜（１３）を形成して当該酸化膜（１３）でトレンチ（１１）を埋めることで、第１導電型の基板（１０）のうち各第１の第２導電型層（３）に挟まれた領域を第１の第１導電型層（２）とし、当該第１の第１導電型層（２）と第１の第２導電型層（３）とが交互に配置された繰り返し構造を形成することを特徴とする（図６（ａ）、（ｂ）参照）。

このように、トレンチ（１１）内に第１の第２導電型層（３）をエピタキシャル成長させることで当該第１の第２導電型層（３）の幅を小さくすることができ、ひいては当該第１の第２導電型層（３）におけるオン抵抗を低減させることができる。

また、本発明の第４の特徴では、上記第３の特徴に対して、第１の第２導電型層（３）を形成する際、第１導電型の基板（１０）に設けたトレンチ（１１）の内壁面を気相拡散するか若しくはトレンチ（１１）の内壁面にイオン注入を行うことでトレンチ（１１）の壁面を第１の第２導電型層（３）に形成することを特徴とする。

このように、トレンチ（１１）内に第１の第２導電型層（３）を形成するのではなく、トレンチ（１１）の壁面を第１の第２導電型層（３）として形成するようにすることもできる。

半導体素子を形成する場合、上記繰り返し構造を形成した後、当該繰り返し構造を構成する第１の第１導電型層（２）の表層部に縦型の第１導電型チャネルの半導体素子を形成することができる。

逆に、第１導電型の基板（１０）を用意した後、第１導電型の基板（１０）の表層部に縦型の第１導電型チャネルの半導体素子を形成し、各縦型の第１導電型チャネルの半導体素子の間にトレンチ（１１）を形成することもできる。

また、第１導電型の基板（１０）を用意する際、第１導電型の基板（１０）の不純物濃度を測定しておく。そして、第１導電型の基板（１０）に縦型の第１導電型チャネルの半導体素子を形成した後、当該縦型の第１導電型チャネルの型半導体素子の耐圧を測定する。この後、測定した耐圧が基準値よりも低い場合、第１導電型の基板（１０）の不純物濃度と各第１の第２導電型層（３）の間の第１の第１導電型層（２）の幅との積が、各第１の第１導電型層（２）の間の第１の第２導電型層（３）の幅と当該第１の第２導電型層（３）の不純物濃度の積に等しくなるように、第１導電型の基板（１０）を熱処理することで、第１の第２導電型層（３）から当該第１の第２導電型層（３）に含まれる不純物イオンを酸化膜（１３）に吸い出させることができる。

これにより、第１の第１導電型層（２）と第１の第２導電型層（３）との間のチャージバランスを図ることができ、半導体素子の耐圧を向上させることができる。

上記のように、酸化膜（１３）に第１の第２導電型層（３）の不純物イオンを吸い出させる場合、第１の第２導電型層（３）を形成する際に、当該第１の第２導電型層（３）の不純物濃度が第１導電型の基板（１０）の不純物濃度よりも高くなるように第１の第２導電型層（３）を形成しておくことが好ましい。

すなわち、第１導電型の基板（１０）を熱処理することで第１の第２導電型層（３）の不純物イオンを酸化膜（１３）に吸い出させることで第１の第１導電型層（２）と第１の第２導電型層（３）との間のチャージバランスを図る場合、第１の第２導電型層（３）から不純物イオンをはき出させることになる。このため、あらかじめ第１の第２導電型層（３）の不純物濃度を高く設定しておくことにより、第１導電型の基板（１０）を熱処理する際のチャージバランスの調整を容易に行うことができる。

また、チャージバランスを調整する場合、第１の第２導電型層（３）を形成する際、第１導電型の基板（１０）の不純物濃度と各第１の第２導電型層（３）の間の第１の第１導電型層（２）の幅との積よりも、各第１の第１導電型層（２）の間の第１の第２導電型層（３）の幅と当該第１の第２導電型層（３）の不純物濃度の積が大きくなるように第１の第２導電型層（３）を形成することが好ましい。

このような条件を満たすように第１の第２導電型層（３）を形成することにより、上記と同様に第１導電型の基板（１０）を熱処理する際のチャージバランスの調整を容易に行うことができる。

第１導電型の基板（１０）を用意する際、当該第１導電型の基板（１０）として、リン、もしくはヒ素、もしくはアンチモンを不純物としてドープしたものを用意することが好ましい。

また、第１導電型の基板（１０）を用意する際、当該第１導電型の基板（１０）として、不純物濃度が１×１０¹⁵ｃｍ^-3以上、１×１０¹⁸ｃｍ^-3以下のものを用意することが好ましい。すなわち、不純物をドープさせた基板とするためにドープ量の下限を１×１０¹⁵ｃｍ^-3とし、空乏層化しなくなってしまうことを防止するためにドープ量の上限を１×１０¹⁸ｃｍ^-3とすることが望ましい。

本発明の第５の特徴では、第１の第１導電型層（２）よりも不純物濃度が低い第１導電型の基板（１８）を用意し（図９（ａ）参照）、当該第１導電型の基板（１８）の表面側にトレンチ（１１）を形成する（図９（ｂ））。そして、トレンチ（１１）の内壁面を気相拡散するか若しくはトレンチ（１１）の内壁面にイオン注入を行うことでトレンチ（１１）の壁面を第１の第１導電型層（２）に形成する（図９（ｃ）参照）。この後、第１の第１導電型層（２）上に第１の第２導電型層（３）を形成することで、第１の第１導電型層（２）と第１の第２導電型層（３）とが繰り返し配置された構造を形成し（図９（ｄ）参照）、繰り返し構造が形成された第１導電型の基板（１８）の裏面側を薄膜化して当該裏面側に第２の第１導電型層（１）を形成する。

このように、半導体装置を製造する際に、まず、第１導電型の基板（１８）を用意する。これにより、上述のように、繰り返し構造のためのエピタキシャル膜をあらかじめ形成する必要がなくなる。また、第１導電型の基板（１８）を用いることで、半導体装置としてのチップの終端部を考慮したものを製造することができる。

本発明の第６の特徴では、上記第５の特徴に対して、第１導電型の基板（１８）の表面側に形成されたトレンチ（１１）の内壁面に第１の第１導電型層（２）をエピタキシャル成膜し、当該第１の第１導電型層（２）上に第１の第２導電型層（３）をエピタキシャル成膜することを特徴とする。

このように、第１の第１導電型層（２）および第１の第２導電型層（３）それぞれをエピタキシャル成長させて形成するようにしても良い。これにより、第１の第１導電型層（２）および第１の第２導電型層（３）の幅を小さくすることができ、各層におけるオン抵抗を低減させることができる。

本発明の第７の特徴では、上記第５の特徴に対して、第１の第２導電型層（３）上に酸化膜（１３）を形成して当該酸化膜（１３）でトレンチ（１１）を埋めることを特徴とする。このように、酸化膜（１３）でトレンチ（１１）を埋めた構造とすることもできる。

上記のように第１導電型の基板（１８）を用いて半導体装置を製造する場合、第１導電型の基板（１８）を用意した後、第１導電型の基板（１８）の表層部に縦型の第１導電型チャネルの半導体素子を形成し、第１導電型の基板（１８）のうち各縦型の第１導電型チャネルの半導体素子の間にトレンチ（１１）を形成するができる。

第１導電型の基板（１８）を用いて半導体装置を製造する場合であって、裏面側に第２の第１導電型層（１）を形成する前に、繰り返し構造を構成する第１の第１導電型層（２）および各第１の第１導電型層（２）に挟まれた第３の第１導電型層（１５）の表層部に縦型の第１導電型チャネルの半導体素子を形成することもできる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

第１実施形態に係る半導体装置の概略断面図である。 図１に示される半導体装置の製造工程を示した図である。 第２実施形態に係る半導体装置の概略断面図である。 図３に示される半導体装置の製造工程を示した図である。 第３実施形態に係る半導体装置の概略断面図である。 図５に示される半導体装置の製造工程を示した図である。 第４実施形態における半導体装置の製造工程を示した図である。 第５実施形態に係る半導体装置の概略構成図である。 図８に示される半導体装置の製造工程を示した図である。 第６実施形態に係る半導体装置の概略断面図である。 図１０に示される半導体装置の製造工程を示した図である。 第７実施形態に係る半導体装置の概略断面図である。

（第１実施形態）
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一若しくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態において、Ｎ型（Ｎ＋型、Ｎ−−型を含む）は本発明の第１導電型に相当し、Ｐ型（Ｐ＋型、Ｐ−−型を含む）は本発明の第２導電型に相当する。

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。図１は、本発明の第１実施形態に係る半導体装置の概略断面図である。図１に示されるように、半導体装置には多数のＮｃｈ型のＭＯＳトランジスタが形成されている。Ｎ＋型層１（本発明の第２の第１導電型層に相当する）上には、ドリフト領域としてＮ型層２（本発明の第１の第１導電型層に相当する）およびＰ型層３（本発明の第１の第２導電型層に相当する）が形成されていると共に、これらＮ型層２およびＰ型層３がＮ＋型層１の面方向に交互に配置されたスーパージャンクション構造になっている。

また、Ｎ型層２およびＰ型層３の表層部にはＰ型チャネル層４が形成されている。さらに、このＰ型チャネル層４の表層部のうち、Ｎ型層２の反対側にＮ＋型ソース層５が形成され、Ｐ型層３の反対側にＰ＋型層６が形成されている。

そして、これらＮ＋型ソース層５およびＰ型チャネル層４を貫通してＮ型層２に達するトレンチ７が形成され、このトレンチ７の内壁表面にゲート絶縁膜８とゲート層９とが順に形成され、これらトレンチ７、ゲート絶縁膜８、ゲート層９からなるトレンチゲート構造が構成されている。

なお、Ｎ＋型ソース層５の一部とトレンチゲート構造とが図示しない絶縁膜にて覆われている。そして、Ｎ＋型ソース層５、ゲート層９に電気的に接続される図示しない電極がそれぞれ形成されている。また、Ｎ＋型層１には、当該Ｎ＋型層１と接するように図示しないドレイン電極が形成されている。以上が本実施形態に係る半導体装置の全体構成である。

次に、上記半導体装置の製造方法について、図を参照して説明する。図２は、図１に示される半導体装置の製造工程を示した図である。

図２（ａ）に示す工程では、シリコン基板に不純物としてＡｓ（ヒ素）またはＳｂ（アンチモン）またはＰｈｏｓ（リン）を例えば１×１０¹⁵ｃｍ^-3〜１×１０¹⁸ｃｍ^-3のドープ量でドープしたＮ型基板１０（本発明の第１導電型の基板に相当する）を用意する。本工程で、ドープ量の下限を１×１０¹⁵ｃｍ^-3としているのは、これよりも低い値とするとドープの意味がなくなってしまうからである。また、ドープ量の上限を１×１０¹⁸ｃｍ^-3としているのは、これ以上不純物濃度が高くなると空乏層化しなくなってしまうからである。そして、不純物をドープしたＮ型基板１０の不純物濃度を例えば比抵抗測定の方法により測定する。

図２（ｂ）に示す工程では、Ｎ型基板１０の表面に図示しない酸化膜を熱酸化若しくはＣＶＤの方法により形成し、周知のフォトリソ工程およびエッチング工程によりトレンチ１１となる部分のパターンを形成する。そして、エッチング工程としてドライエッチング若しくはウェットエッチングにより深さ１０μｍ〜１００μｍ、幅０．１μｍ〜５μｍのトレンチ１１を形成する。

なお、ウェットエッチングによってＮ型基板１０にトレンチ１１を形成する場合、異方性エッチングを行うために、Ｎ型基板１０として（１１０）基板を採用すると共に、ＫＯＨ（水酸化カリウム）やＴＭＡＨ（水酸化テトラメチルアンモニウム）等のアルカリエッチ液を用いることが好ましい。

図２（ｃ）に示す工程では、ＣＶＤ装置を用意し、当該ＣＶＤ装置内にＮ型基板１０を設置すると共に、シラン或いはジクロルシラン若しくはトリクロルシランの成長ガスにホスフィン若しくはアルシン若しくはアンチモンのドーパントガスおよびトレンチ１１上部におけるエピタキシャル成長を抑制するＨＣＬガスを流す。これにより、Ｎ型基板１０のトレンチ１１内にＰ型エピタキシャル層１２を埋め込む。

このとき、図２（ａ）に示す工程で測定したＮ型基板１０の濃度を用いて、Ｐ型エピタキシャル層１２の幅（すなわちトレンチ１１の幅）とその濃度との積が、トレンチ１１間のＮ型基板１０の幅（すなわちＮ型層２となる領域の幅）とその濃度との積が等しくなるようにＰ型エピタキシャル層１２の濃度を調整しつつ、Ｐ型エピタキシャル層１２を形成する。このようにして、Ｎ型基板１０（この後の工程によりＮ型層２として構成される領域）とＰ型エピタキシャル層１２とのチャージバランスを図ることができる。

さらに、Ｐ型エピタキシャル層１２を形成する際、段階的にＮ型基板１０の温度を下げることなく、すなわち一定温度でトレンチ１１内にＰ型エピタキシャル層１２を埋め込む。これにより、Ｎ型基板１０からＰ型エピタキシャル層１２への不純物イオンの移動を抑制することができ、ひいては外方拡散を抑制することができる。

図２（ｄ）に示す工程では、Ｎ型基板１０の表面側から厚さ１μｍ程度ＣＭＰによる研磨若しくはドライエッチによるエッチバックにより、Ｎ型基板１０の表面側を平坦化する。これにより、Ｎ型基板１０の表面側にＰ型領域（Ｐ型エピタキシャル層１２）とＮ型領域（Ｎ型基板１０）との繰り返し部分を露出させる。

図２（ｅ）に示す工程では、周知の製造工程により半導体デバイスを形成する。具体的には、フォトリソ工程、イオン注入工程、熱拡散・アニール工程によってＰ型チャネル層４、Ｎ＋型ソース層５、Ｐ＋型層６を形成する。また、フォトリソ工程、ドライエッチング工程、熱酸化工程、ポリシリコン成膜工程によりトレンチゲート構造を形成し、さらにフォトリソ工程・エッチング工程・金属成膜工程・絶縁膜形成により図示しない電極、配線、保護膜をＮ型基板１０の表面側に形成する。

本実施形態では、Ｎ型基板１０にトレンチゲート構造が形成されることで、Ｎｃｈ型のＭＯＳトランジスタが形成される。こうしてデバイスが形成されると、トレンチ１１内のＰ型エピタキシャル層１２は図１に示されるＰ型層３として構成される。

図２（ｆ）に示す工程では、Ｎ型基板１０の裏面側を削ることでＮ型基板１０を３０μｍ〜１２０μｍの厚さに薄膜化し、リンのイオン注入・拡散によりＮ＋型層１を形成する。これにより、Ｐ型層３に挟まれたＮ型基板１０の領域がＮ型層２として構成される。そして、Ｎ＋型層１上に図示しないドレイン電極を形成する。

この後、図２（ｆ）に示す工程を終えた基板をダイシングカットすることでチップ状に分割する。こうして図１に示される半導体装置が完成する。

以上説明したように、本実施形態では、スーパージャンクション構造を構成するＮ型層２をＮ型基板１０として用意し、このＮ型基板１０を用いてスーパージャンクション構造を形成し、最後にＮ＋型層１を形成することが特徴となっている。このように、Ｎ型層２となるエピタキシャル層を形成するのではなく、あらかじめＮ型の基板を用いることで、Ｎ型層２を形成するためのエピタキシャル層の形成を不要とすることができる。したがって、Ｎ型層２をエピタキシャル層として成膜する工程を無くすことができ、製造時間の短縮および製造コストの削減を実現することができる。

本実施形態のようにＮ＋型層１をイオン注入および熱拡散にて形成する方法は、Ｎ＋型の基板の上にＮ型のエピタキシャル層を形成する従来の方法と比較して、工程数やそれに伴う工程コストを削減することができ、製造コストを安くすることができる。

また、Ｎ＋型層１に対して濃度の低いＮ型基板１０を用いるため、図２（ｃ）に示す工程においてトレンチ１１内にＰ型エピタキシャル層１２を形成する際、Ｎ型基板１０から形成中のＰ型エピタキシャル層１２への不純物イオンの移動、すなわち外方拡散を抑制することができる。これにより、Ｐ型層３およびＮ型層２の各層におけるチャージバランスを容易に合わせることができ、ひいては半導体装置における耐圧特性を向上させることができる。

（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、Ｎ型基板１０にデバイスを形成した後、スーパージャンクション構造を形成することが特徴となっている。

図３は、本実施形態に係る半導体装置の概略断面図である。本実施形態では、第１実施形態において図１に示された半導体装置に対し、Ｐ型層においてＰ型チャネル層４が存在しない構成となっている。すなわち、Ｎ型層２の表層部にＰ型チャネル層４が形成され、このＰ型チャネル層４の表層部にＮ＋型ソース層５が形成されている。そして、これらＮ＋型ソース層５およびＰ型チャネル層４を貫通してＮ型層２に達するトレンチ７が形成され、このトレンチ７の内壁表面にゲート絶縁膜８、ゲート層９が順に形成されることでトレンチゲート構造が構成されている。また、Ｐ型層３の表層部にはＰ＋型層６が形成されている。以上が、本実施形態に係る半導体装置の構成である。

次に、本実施形態に係る半導体装置の製造方法について、図を参照して説明する。図４は、図３に示される半導体装置の製造工程を示した図である。

本実施形態では、まず、図２（ａ）に示す工程を終えた後、図４（ａ）に示す工程では、デバイスのトレンチゲート構造を形成する。すなわち、フォトリソ工程、イオン注入工程、熱拡散・アニール工程にてＰ型チャネル層４、Ｎ＋型ソース層５を形成し、さらにフォトリソ工程、ドライエッチング工程、熱酸化工程、ポリシリコン成膜工程にてトレンチゲート構造を形成する。

そして、図４（ｂ）に示す工程では、Ｎ型基板１０の表面側に図示しない酸化膜を熱酸化若しくはＣＶＤにより形成し、フォトリソ工程・エッチング工程によりトレンチ１１となる部分のパターンを形成する。このとき、トレンチ１１が各素子のトレンチゲート構造の間に位置するように、酸化膜をパターニングする。そして、エッチング工程としてドライエッチング若しくはウェットエッチングにより深さ１０μｍ〜１００μｍ、幅０．１μｍ〜５μｍのトレンチ１１を形成する。

図４（ｃ）に示す工程では、図２（ｃ）に示す工程と同様にしてトレンチ１１内にＰ型エピタキシャル層１２を埋め込む。

図４（ｄ）に示す工程では、図２（ｄ）に示す工程と同様にしてＮ型基板１０の表面側を平坦化する。さらに、フォトリソ工程・エッチング工程・金属成膜工程・絶縁膜形成によりＭＯＳトランジスタの図示しない電極、配線、保護膜をＮ型基板１０の表面側に形成する。

図４（ｅ）に示す工程では、図２（ｆ）に示す工程と同様に、Ｎ＋型層１を形成する。また、Ｐ型層３の表層部にＰ＋型層６を形成する。以上のようにして、図３に示される半導体装置が完成する。

以上説明したように、本実施形態では、先にデバイスを形成した後、Ｐ型層３となるＰ型エピタキシャル層１２を形成するようにしている。このように、デバイス形成後にＰ型エピタキシャル層１２を形成しているため、繰り返しＰＮ層（すなわちＰ型層３およびＮ型層２の繰り返し構造）に係る熱処理を低減できる。そのため、繰り返しＰＮ層の濃度を高く維持することが可能であり、オン抵抗をより低くすることができる。

（第３実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、トレンチ１１内に完全にＰ型層３を埋め込むのではなく、トレンチ１１の壁面にＰ型エピタキシャル層１２を形成した状態でトレンチ１１の形状を承継したＰ型エピタキシャル層１２内に絶縁層を埋め込むことでＰ型エピタキシャル層１２によって構成されるＰ型層３とＮ型層２との繰り返し構造を構成することが特徴となっている。

図５は、本実施形態に係る半導体装置の概略断面図である。この図に示されるように、本実施形態では、トレンチゲート構造が形成された各Ｎ型層２に設けられたトレンチ１１の内壁表面に酸化膜１３とＰ型層３とが順に形成されている。酸化膜１３としては、例えばＳｉＯ２膜が採用される。

次に、上記半導体装置の製造方法について、図を参照して説明する。図６は、図５に示される半導体装置の製造工程を示した図である。まず、図２（ａ）、（ｂ）に示す工程を行い、トレンチ１１が形成されたＮ型基板１０を用意する。なお、本実施形態においても、Ｎ型基板１０の不純物濃度を測定しておく。

そして、図６（ａ）に示す工程では、ＣＶＤ装置を用意し、トレンチ１１が形成されたＮ型基板１０を当該ＣＶＤ装置内に設置すると共に、シラン或いはジクロルシラン若しくはトリクロルシランの成長ガスにジボランのドーパントガスを流す。これにより、Ｎ型基板１０のトレンチ１１の壁面にＰ型エピタキシャル層１２を成膜する。このとき、トレンチ１１にトレンチ幅の半分以下の厚さでＰ型エピタキシャル層１２を成膜する。これにより、酸化膜１３を埋め込む幅を確保できる。

また、Ｐ型エピタキシャル層１２を形成する際、Ｐ型エピタキシャル層１２の不純物濃度がＮ型基板１０の不純物濃度よりも高くなるようにＰ型エピタキシャル層１２を形成する。言い換えると、（Ｐ型エピタキシャル層１２の幅×Ｐ型エピタキシャル層１２の不純物濃度）＞（Ｎ型基板１０のうちＮ型層２となる部分の幅×上記工程で測定したＮ型基板１０の不純物濃度）を満たすように、Ｐ型エピタキシャル層１２を形成する。

さらに、上記ＣＶＤ装置を用いてＰ型エピタキシャル層１２内に酸化膜１３を埋め込む。この酸化膜１３を埋め込む工程では、低温で行うことができるため、Ｐ型エピタキシャル層１２上に容易に酸化膜１３を形成できる。

この後、図６（ｂ）に示す工程では、Ｎ型基板１０の表面側であってＰ型エピタキシャル層１２上に形成された酸化膜１３をドライエッチングにより除去すると共に、表面のＰ型エピタキシャル層１２をドライエッチング若しくはＣＭＰによる研磨で平坦化する。

図６（ｃ）に示す工程では、図２（ｅ）に示す工程と同様にＮ型基板１０にデバイスを形成する。こうしてデバイスが形成されると、トレンチ１１内のＰ型エピタキシャル層１２は図５に示されるＰ型層３として構成される。

本工程にてデバイス形成に際し、トレンチゲート構造までを形成する。そして、当該デバイスの耐圧を測定する。本実施形態では、例えばプローブをデバイスの電極部分に押し当て、ソース−ドレイン間に電圧を印加することで耐圧測定を行う。

このようにして測定した耐圧の値が想定した値（基準値）よりも低い場合、酸化膜１３とＮ型基板１０としてのシリコンにおけるボロンの偏析係数の違いを利用して、Ｎ＋型基板を熱処理することにより、酸化膜１３からＰ型層３のボロンを吸い出させ、Ｐ型層３の濃度を低下させる。これにより、チャージバランスを調整することができ、デバイスの耐圧を狙い値に調整することができる。

したがって、本工程においてＰ型層３の不純物イオンを酸化膜１３に吸い出させてチャーバランス調整を容易にするために、上記図６（ａ）に示す工程においてあらかじめＰ型エピタキシャル層１２の不純物濃度を高めにしておくことが好ましい。

また、チャージバランスを調整した後、本工程においてデバイスの図示しない電極、配線、保護膜をＮ型基板１０の表面側に形成する。なお、耐圧測定を行い、デバイスの耐圧として狙い値が得られた場合、熱処理を行う必要はないため、デバイスの電極等を形成した後、次の工程に進む。

そして、図６（ｄ）に示す工程では、図２（ｆ）に示す工程と同様にＮ＋型層１を形成する。こうして、図５に示される半導体装置が完成する。

以上説明したように、本実施形態では、Ｐ型エピタキシャル層１２を形成する際、トレンチ１１の幅の半分以下の厚さでＰ型エピタキシャル層１２を形成することが特徴となっている。これにより、Ｐ型層３の幅を小さくすることができ、これに伴ってＰ型層３の不純物濃度をＮ型基板１０よりも高く設定することができる。また、Ｐ型層３の幅を小さくできるため、デバイスのオン抵抗を低減することができる。

また、Ｐ型エピタキシャル層１２の不純物濃度をあらかじめＮ型基板１０よりも高くなるように形成することで、デバイス形成後にＰ型エピタキシャル層１２の不純物イオンを酸化膜１３に吸い出させ、チャージバランスを調整するようにすることができる。これにより、デバイスの耐圧を高歩留まりに保つことができる。

本実施形態では、上記各実施形態と同様に、半導体装置を製造するための基板としてＮ型基板１０を用いているため、上述のように、エピタキシャル層の製造工程や製造コストを削減することができる。

（第４実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、図５に示される半導体装置を製造する上で、先にデバイスを形成した後、スーパージャンクション構造を形成することが特徴となっている。

図７は、図５に示される半導体装置の製造工程を示した図である。まず、図４（ｂ）に示す工程までを行い、デバイスが形成されたＮ型基板１０にトレンチ１１を形成したものを用意する。なお、本実施形態においても、Ｎ型基板１０の不純物濃度を測定しておく。

図７（ａ）に示す工程では、Ｎ型基板１０の表面側のうちデバイスが形成された部分（トレンチ１１の開口部を除いた部分）に酸化膜１４を形成し、この後、図６（ａ）に示す工程と同様にしてＰ型エピタキシャル層１２および酸化膜１３を形成する。

図７（ｂ）に示す工程では、例えば図６（ｂ）に示す工程と同様に、Ｎ型基板１０の表面側に形成された酸化膜１３、Ｐ型エピタキシャル層１２、そして酸化膜１４を除去し、Ｎ型基板１０の表面側を平坦化する。そして、上記第３実施形態と同様に、デバイスの耐圧を測定し、耐圧が狙い値から外れていた場合にはＮ型基板１０を熱処理することでチャージバランスを図る。

図７（ｃ）に示す工程では、Ｐ型層３の表層部にＰ＋型層６を形成する。また、図２（ｆ）に示す工程と同様にＮ＋型層１を形成する。この後、図示しない電極等を形成することで、図５に示す半導体装置が完成する。

以上説明したように、Ｎ型基板１０に先にデバイスを形成した後、Ｎ型基板１０にトレンチ１１を形成してＰ型エピタキシャル層１２および酸化膜１３を形成することでスーパージャンクション構造を形成するようにしても構わない。

（第５実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、あらかじめ低濃度Ｎ−−型基板若しくは真性半導体基板を用いることが特徴となっている。

図８は、本実施形態に係る半導体装置の概略構成図である。この図に示されるように、Ｎ＋型層１上に、Ｎ−−型層１５（本発明の第１導電型の基板に相当する）が形成されている。このＮ−−型層１５は半導体装置の外縁部分にも配置されており、チップの終端部の耐圧を確保する役割を果たす。

また、Ｎ−−型層１５には複数のトレンチ１１が形成されており、このトレンチ１１の壁面にＮ型層１６が形成され、さらにトレンチ１１内のＮ型層１６を埋めるようにＰ型層１７が形成されている。すなわち、これらＮ型層１６およびＰ型層１７が繰り返し配置されることでスーパージャンクション構造が構成されている。

また、上記Ｎ−−型層１５、Ｎ型層１６、およびＰ型層１７の表層部にはデバイスが形成されている。具体的には、Ｎ−−型層１５、Ｎ型層１６、Ｐ型層１７の表層部にＰ型チャネル層４が形成されており、このＰ型チャネル層４の表層部にＮ＋型ソース層５が形成されている。

そして、これらＮ＋型ソース層５およびＰ型チャネル層４を貫通してＮ型層１６およびＮ−−型層１５に達するトレンチ７が形成され、このトレンチ７の内壁表面にゲート絶縁膜８とゲート層９とが順に形成され、これらトレンチ７、ゲート絶縁膜８、ゲート層９からなるトレンチゲート構造が構成されている。

さらに、Ｐ型層１７上に形成されたＰ型チャネル層４上にＰ＋型層６が形成されている。なお、上記各実施形態と同様に、トレンチゲート構造の上部にはゲート電極やソース電極等の電極、配線、絶縁膜等が形成されている。また、Ｎ−−型層１５には、当該Ｎ−−型層１５と接するように図示しないドレイン電極が形成されている。以上が、本実施形態に係る半導体装置の全体構成である。

次に、上記半導体装置の製造方法について、図を参照して説明する。図９は、図８に示される半導体装置の製造工程を示した図である。

図９（ａ）に示す工程では、シリコン基板に不純物としてＡｓまたはＳｂまたはＰｈｏｓを１×１０¹⁵ｃｍ^-3以下の濃度でドープした低濃度Ｎ−−型基板１８を用意する。なお、真性半導体基板であっても構わない。また、図９（ｂ）に示す工程では、図２（ｂ）に示す工程と同様にトレンチ１１を形成する。

図９（ｃ）に示す工程では、トレンチ１１の側面および底部に気相拡散若しくはイオン注入によりホスフィン若しくはアルシン、若しくはアンチモンをドープすることで、Ｎ型層１６を形成する。

さらに、ＣＶＤ装置を用意し、Ｎ型層１６が形成されたＮ−−型基板１８を当該ＣＶＤ装置内に設置すると共に、シラン或いはジクロルシラン若しくはトリクロルシランの成長ガスにジボランのドーパントガスおよびトレンチ１１上部のエピタキシャル成長を抑制するＨＣＬガスを流してＮ型層１６内にＰ型エピタキシャル層１２を埋め込む。

図９（ｄ）に示す工程では、図２（ｄ）に示す工程と同様に、同様にしてＮ−−型基板１８の表面側を平坦化する。これにより、これにより、Ｎ−−型基板１８の表面側にＰ型領域（Ｐ型エピタキシャル層１２）とＮ型領域（Ｎ型層１６）との繰り返し部分を露出させる。

図９（ｅ）に示す工程では、図２（ｅ）に示す工程と同様の方法でデバイスを形成する。こうしてデバイスが形成されると、トレンチ１１内のＰ型エピタキシャル層１２は図８に示されるＰ型層１７として構成される。

図９（ｆ）に示す工程では、図２（ｆ）に示す工程と同様に、Ｎ＋型層１を形成する。このとき、トレンチ１１の底面に形成されたＮ型層１６もＮ＋型層１とされる。この後、上記各実施形態と同様にデバイスの電極等を形成することにより、図８に示される半導体装置が完成する。

以上説明したように、本実施形態では、チップとして構成される半導体装置の終端部の耐圧を考慮して、あらかじめ低濃度Ｎ−−型基板１８（または真性半導体基板）を用いて半導体装置を製造することが特徴となっている。また、このＮ−−型基板１８にトレンチ１１を形成し、このトレンチ１１内にスーパージャンクション構造を構成している。これにより、半導体装置を製造するに際し、基板としてスーパージャンクション構造の一部となる層をエピタキシャル層として成膜する必要はなく、製造工程数や製造コストを削減することができる。

また、トレンチ１１の側面および底部に気相拡散若しくはイオン注入によりＮ型層１６を形成するようにしているため、このＮ型層１６の幅を小さくすることができ、デバイスのオン抵抗を低減することができる。

さらに、本実施形態では、あらかじめ低濃度Ｎ−−型基板１８を用いているため、チップ状の半導体装置の終端部の耐圧を考慮したものを製造することができる。

（第６実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、上記第３実施形態と第５実施形態とを組み合わせたことが特徴となっている。

図１０は、本実施形態に係る半導体装置の概略断面図である。この図に示されるように、本実施形態では、トレンチ１１の壁面にＮ型層１６が形成されている。そして、このＮ型層１６の壁面にＰ型層１７が形成されており、このＰ型層１７内に酸化膜１３が形成された構造になっている。

次に、上記半導体装置の製造方法について、図を参照して説明する。図１１は、図１０に示される半導体装置の製造工程を示した図である。まず、図９（ａ）、（ｂ）に示す工程を行い、トレンチ１１が形成されたＮ−−型基板１８を用意する。

図１１（ａ）に示す工程では、トレンチ１１の側面および底部に気相拡散若しくはイオン注入によりホスフィン若しくはアルシン、若しくはアンチモンをドープすることで、Ｎ型層１６を形成する。

また、ＣＶＤ装置を用意し、当該ＣＶＤ装置内にＮ型層１６が形成されたＮ−−型基板１８を設置すると共に、シラン或いはジクロルシラン若しくはトリクロルシランの成長ガスにジボランのドーパントガスを流してＮ型層１６が完全に埋まらないようにＮ型層１６の壁面にＰ型エピタキシャル層１２を成膜する。さらに、当該ＣＶＤ装置を用いてＰ型エピタキシャル層１２内に酸化膜１３を埋め込む。

図１１（ｂ）に示す工程では、Ｎ−−型基板１８の表面に形成されたＮ型層１６、Ｐ型エピタキシャル層１２、酸化膜１３のうち、まず酸化膜１３をドライエッチで除去すると共に、さらにＰ型エピタキシャル層１２、Ｎ型層１６をドライエッチ若しくはＣＭＰによる研磨で平坦化する。これにより、Ｎ−−型基板１８の表面にＰ型領域（Ｐ型エピタキシャル層１２）およびＮ型領域（Ｎ型層１６）の繰り返し部分を露出させる。

図１１（ｃ）に示す工程では、図６（ｃ）と同様にデバイスを形成する。そして、トレンチ１１内のＰ型エピタキシャル層１２は図１０に示されるＰ型層３として構成される。

図１１（ｄ）に示す工程では、図９（ｆ）に示す工程と同様にＮ＋型層１を形成する。この後、上述のように、図示しない電極等を形成することで、図１０に示される半導体装置が完成する。

以上説明したように、Ｎ−−型基板１８に設けたトレンチ１１内にＰ型層１７、そして酸化膜１３を形成するようにしても構わない。

（第７実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、上記各実施形態で示したＮｃｈ型のＭＯＳトランジスタと、Ｐｃｈ型のＭＯＳトランジスタとを１つのチップに形成したことが特徴となっている。

図１２は、本実施形態に係る半導体装置の概略断面図である。この図に示されるように、Ｎ型層２およびＰ型層３が繰り返し配置されたスーパージャンクション構造が形成されている。また、図１２に示される半導体装置にはＮｃｈ型のＭＯＳトランジスタとＰｃｈ型のＭＯＳトランジスタとが形成されている。

半導体装置において、Ｎｃｈ型のＭＯＳトランジスタが形成された領域では、Ｎ型領域にトレンチゲート構造が形成されており、基板において当該トレンチゲート構造の反対側にＮ＋型層１が形成されている。また、半導体装置において、Ｐｃｈ型のＭＯＳトランジスタが形成された領域では、Ｐ型領域にトレンチゲート構造が形成されており、基板において当該トレンチゲート構造の反対側にＰ＋型層１９（本発明の第２の第２導電型層に相当する）が形成されている。

本実施形態では、周知のフォトリソ工程等により、基板の裏面側にＮ＋型層１およびＰ＋型層１９を選択的に形成することができる。なお、Ｐ＋型層１９を形成する場合、ボロンをイオン注入して拡散することとなる。

以上のように、Ｎ型層２およびＰ型層３が繰り返し配置されたスーパージャンクション構造を有する半導体装置において、Ｎｃｈ型およびＰｃｈ型の各のＭＯＳトランジスタを形成したものとすることができる。

（他の実施形態）
上記第１〜第６実施形態では、デバイスとしてＮｃｈ型のＭＯＳトランジスタを備えた半導体装置について説明したが、Ｐ型層３にトレンチゲート構造を形成することにより、デバイスとしてＰｃｈ型のＭＯＳトランジスタを備えた半導体装置を製造することもできる。

また、上記第１〜第６実施形態では、半導体装置を製造する際にＮ型基板１０を用いているが、Ｐ型基板を用いて半導体装置を製造するようにしても構わない。すなわち、上記第１〜第６実施形態において、半導体装置をＮ型とＰ型を入れ替えたものとすることもできる。例えば、第１〜第４実施形態では、Ｎ型基板１０の代わりにＰ型基板を用意し、第５、第６実施形態では、Ｎ−−型基板１８の代わりにＰ−−型基板を用意し、それぞれ各基板に半導体装置を製造することとなる。

第１実施形態において、図１に示される半導体装置では、Ｎ＋型層１上にＰ型層３およびＮ型層２が形成された構造になっているが、図２（ｆ）に示す工程においてＮ型基板１０を削る量を調整することで、Ｎ＋型層１とＰ型層３との間にＮ型層２が挟まれた構造になっていても構わない。

第３実施形態において、図５に示される半導体装置では、Ｎ＋型層１とＰ型層３との間に酸化膜１３が形成された構造になっているが、図６（ｄ）に示す工程においてＮ型基板１０を削る量を調整することで、Ｎ＋型層１上にＰ型層３が形成された構造になっていても構わない。

上記第３実施形態では、図６（ｃ）に示す工程において、Ｐ型エピタキシャル層１２をＣＶＤ装置により成膜しているが、Ｐ型エピタキシャル層１２を成膜する代わりに、気相拡散若しくはイオン注入でトレンチ１１の側壁にドーピングを行ってＰ型エピタキシャル層１２に相当するＰ型層を形成すると共に、このＰ型層内に酸化膜１３を埋め込むようにすることもできる。

また、第３、第４実施形態では、Ｎ型基板１０のトレンチ１１壁面にＰ型層３をエピタキシャル成長させて形成しているが、トレンチ１１の側壁から気相拡散若しくはイオン注入によりＰ型層３を形成するようにしても構わない。この場合においても、デバイス形成後に酸化膜１３にＰ型層３の不純物イオンを吸い出させてチャージバランスを図ることができるようにするため、気相拡散若しくはイオン注入の際に、トレンチ１１内に形成したＰ型層３の不純物濃度がＮ型基板１０の不純物濃度よりも高くなるようにＰ型層３を形成することが好ましい。

上記第５、第６実施形態においては、第２、第４実施形態と同様に、先にＮ−−型基板１８にデバイスを形成した後、トレンチ１１を形成してＮ型層１６およびＰ型層３を形成することでスーパージャンクション構造を形成することもできる。また、Ｎ−−型基板１８のトレンチ１１壁面に気相拡散若しくはイオン注入の方法によってＮ型層２を形成しているが、トレンチ１１内にＮ型層２をエピタキシャル成長させてＮ型層２を形成するようにしても構わない。

第７実施形態では、Ｎｃｈ型およびＰｃｈ型のＭＯＳトランジスタを１つのチップに形成した半導体装置について説明したが、この半導体装置に例えば第３実施形態で示された酸化膜１３を形成した構成としても良い。また、Ｎｃｈ型およびＰｃｈ型のＭＯＳトランジスタを１つのチップに形成する場合、第５、第６実施形態のように、チップの終端部の耐圧を考慮したものとしてＮ型層２を備えるようにしても良い。この場合、上述のように、Ｎ−−型基板１８にトレンチを形成して繰り返し構造を形成し、第７実施形態のようにＮｃｈ型およびＰｃｈ型のＭＯＳトランジスタをそれぞれ形成することとなる。

１…Ｎ＋型層、２…Ｎ型層、３…Ｐ型層、１０…Ｎ型基板、１１…トレンチ、１３…酸化膜、１５…Ｎ−−型層、１８…Ｎ−−型基板。

Claims (16)

1. ドリフト領域としての第１の第１導電型層（２）および第１の第２導電型層（３）が第２の第１導電型層（１）上に形成されていると共に、前記第１の第１導電型層（２）および前記第１の第２導電型層（３）が前記第２の第１導電型層（１）の面方向に繰り返し配置された繰り返し構造をなしており、
   前記繰り返し構造を構成する前記第１の第１導電型層（２）および前記第１の第２導電型層（３）のうち前記第１の第１導電型層（２）をドリフト領域とする縦型半導体素子を備えた半導体装置の製造方法であって、
   第１導電型の基板（１０）を用意する工程と、
   前記第１導電型の基板（１０）の表層部に前記縦型半導体素子を形成する工程と、
   前記縦型の半導体素子を形成する工程のうち、最も熱履歴の大きな工程の後に、前記第１導電型の基板（１０）の前記各縦型半導体素子の間に表面側よりトレンチ（１１）を形成する工程と、
   前記トレンチ（１１）内に前記第１の第２導電型層（３）を形成することで、前記第１導電型の基板（１０）のうち前記各第１の第２導電型層（３）に挟まれた領域を前記第１の第１導電型層（２）とし、当該第１の第１導電型層（２）と前記第１の第２導電型層（３）とが交互に配置された前記繰り返し構造を形成する工程と、
   前記繰り返し構造が形成された後に、表面側に電極を形成する工程を含んでいることを特徴とする半導体装置の製造方法。
2. 前記縦型の半導体素子とは、ＭＯＳゲート構造であり、前記トレンチ（１１）を形成する工程が、ゲート構造を形成された後になされることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１導電型の基板（１０）を用意する工程では、当該第１導電型の基板（１０）の不純物濃度を測定する工程を含んでおり、
   前記トレンチ（１１）を形成する工程では、トレンチ幅を測定する工程を含んでおり、
   前記第１の第２導電型層（３）を形成する工程では、前記不純物濃度を測定する工程で得られた前記第１導電型の基板（１０）の不純物濃度とトレンチ幅を測定する工程で得られた前記各第１の第２導電型層（３）の間の前記第１の第１導電型層（２）の幅との積が、前記各第１の第１導電型層（２）の間の前記第１の第２導電型層（３）の幅と当該第１の第２導電型層（３）の不純物濃度の積に等しくなるように、前記第１の第２導電型層（３）の不純物濃度を調整しつつ当該第１の第２導電型層（３）を形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記第１の第２導電型層（３）を形成する工程では、前記第１導電型の基板（１０）の温度を段階的に下げることなく当該第１の第２導電型層（３）を形成することを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
5. ドリフト領域としての第１の第１導電型層（２）および第１の第２導電型層（３）が第２の第１導電型層（１）上に形成されていると共に、前記第１の第１導電型層（２）および前記第１の第２導電型層（３）が前記第２の第１導電型層（１）の面方向に繰り返し配置された繰り返し構造をなしており、
   当該繰り返し構造を挟むように前記第２の第１導電型層（１）の面方向に酸化膜（１３）が配置され、前記繰り返し構造を構成する前記第１の第１導電型層（２）および前記第１の第２導電型層（３）のうち前記第１の第１導電型層（２）をドリフト領域とする縦型半導体素子を備えた半導体装置の製造方法であって、
   第１導電型の基板（１０）を用意する工程と、
   前記第１導電型の基板（１０）の表層部に前記縦型半導体素子を形成する工程と、
   前記縦型の半導体素子を形成工程のうち、最も熱履歴の大きな工程の後に、前記第１導電型の基板（１０）の前記各縦型半導体素子の間に表面側よりトレンチ（１１）を形成する工程と、
   前記トレンチ（１１）の内壁面に当該トレンチ（１１）の幅の半分以下の厚さで前記第１の第２導電型層（３）をエピタキシャル成膜する工程と、
   前記第１の第２導電型層（３）上に前記酸化膜（１３）を形成して当該酸化膜（１３）で前記トレンチ（１１）を埋めることで、前記第１導電型の基板（１０）のうち前記各第１の第２導電型層（３）に挟まれた領域を前記第１の第１導電型層（２）とし、当該第１の第１導電型層（２）と前記第１の第２導電型層（３）とが交互に配置された前記繰り返し構造を形成する工程と、
   前記繰り返し構造が形成された後に、表面側に電極を形成する工程を含んでいることを特徴とする半導体装置の製造方法。
6. ドリフト領域としての第１の第１導電型層（２）および第１の第２導電型層（３）が第２の第１導電型層（１）上に形成されていると共に、前記第１の第１導電型層（２）および前記第１の第２導電型層（３）が前記第２の第１導電型層（１）の面方向に繰り返し配置された繰り返し構造をなしており、
   当該繰り返し構造を挟むように前記第２の第１導電型層（１）の面方向に酸化膜（１３）が配置され、前記繰り返し構造を構成する前記第１の第１導電型層（２）および前記第１の第２導電型層（３）のうち前記第１の第１導電型層（２）をドリフト領域とする縦型の第１導電型チャネルの半導体素子を備えた半導体装置の製造方法であって、
   第１導電型の基板（１０）を用意する工程と、
   前記第１導電型の基板（１０）の表層部に前記縦型半導体素子を形成する工程と、
   前記縦型の半導体素子を形成工程のうち、最も熱履歴の大きな工程の後に、前記第１導電型の基板（１０）の前記各縦型半導体素子の間に表面側よりトレンチ（１１）を形成する工程と、
   前記トレンチ（１１）の内壁面を気相拡散するか若しくは前記トレンチ（１１）の内壁面にイオン注入を行うことで前記トレンチ（１１）の壁面を前記第１の第２導電型層（３）に形成する工程と、
   前記第１の第２導電型層（３）上に酸化膜（１３）を形成して当該酸化膜（１３）で前記トレンチ（１１）を埋めることで、前記第１導電型の基板（１０）のうち前記各第１の第２導電型層（３）に挟まれた領域を前記第１の第１導電型層（２）とし、当該第１の第１導電型層（２）と前記第１の第２導電型層（３）とが交互に配置された前記繰り返し構造を形成する工程と、
   前記繰り返し構造が形成された後に、表面側に電極を形成する工程を含んでいることを特徴とする半導体装置の製造方法。
7. 前記縦型の半導体素子とは、ＭＯＳゲート構造であり、前記トレンチ（１１）を形成する工程が、ゲート構造を形成された後になされることを特徴とする請求項５または６に記載の半導体装置の製造方法。
8. 前記第１導電型の基板（１０）を用意する工程では、当該第１導電型の基板（１０）の不純物濃度を測定する工程を含んでおり、
   前記縦型半導体素子を形成する工程では、前記縦型半導体素子を形成し前記繰り返し構造が形成された後に、当該縦型半導体素子の耐圧を測定する工程を含んでおり、
   当該耐圧を測定する工程では、前記耐圧が基準値よりも低い場合、前記第１導電型の基板（１０）の不純物濃度と前記各第１の第２導電型層（３）の間の前記第１の第１導電型層（２）の幅との積が、前記各第１の第１導電型層（２）の間の前記第１の第２導電型層（３）の幅と当該第１の第２導電型層（３）の不純物濃度の積に等しくなるように、前記第１導電型の基板（１０）を熱処理して前記第１の第２導電型層（３）から当該第１の第２導電型層（３）に含まれる不純物イオンを前記酸化膜（１３）に吸い出させる工程を含んでいることを特徴とする請求項５ないし７のいずれか１つに記載の半導体装置の製造方法。
9. 前記第１の第２導電型層（３）を形成する工程では、当該第１の第２導電型層（３）の不純物濃度が前記第１導電型の基板（１０）の不純物濃度よりも高くなるように前記第１の第２導電型層（３）を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記第１の第２導電型層（３）を形成する工程では、前記第１導電型の基板（１０）の不純物濃度と前記各第１の第２導電型層（３）の間の前記第１の第１導電型層（２）の幅との積よりも、前記各第１の第１導電型層（２）の間の前記第１の第２導電型層（３）の幅と当該第１の第２導電型層（３）の不純物濃度の積が大きくなるように前記第１の第２導電型層（３）を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
11. 前記第１導電型の基板（１０）を用意する工程では、当該第１導電型の基板（１０）として、リン、もしくはヒ素、もしくはアンチモンを不純物としてドープしたものを用意することを特徴とする請求項１ないし１０のいずれか１つに記載の半導体装置の製造方法。
12. 前記第１導電型の基板（１０）を用意する工程では、当該第１導電型の基板（１０）として、不純物濃度が１×１０¹⁵ｃｍ^-3以上、１×１０¹⁸ｃｍ^-3以下のものを用意することを特徴とする請求項１ないし１１のいずれか１つに記載の半導体装置の製造方法。
13. ドリフト領域としての第１の第１導電型層（２）および第１の第２導電型層（３）が前記第１の第１導電型層（２）よりも不純物濃度が低い第３の第１導電型層（１５）に形成され、前記第３の第１導電型層（１５）が外縁部に位置するように前記第１の第１導電型層（２）、前記第１の第２導電型層（３）、前記第３の第１導電型層（１５）が第２の第１導電型層（１）上に形成されており、
    さらに、前記第１の第１導電型層（２）および前記第１の第２導電型層（３）が前記第２の第１導電型層（１）の面方向に繰り返し配置された繰り返し構造をなしており、
    当該繰り返し構造を構成する前記第１の第１導電型層（２）および前記第１の第２導電型層（３）のうち前記第１の第１導電型層（２）と、前記各第１の第１導電型層（２）間の第３の第１導電型層（１５）をドリフト領域とする縦型半導体素子を備えた半導体装置の製造方法であって、
    第１の第１導電型層（２）よりも不純物濃度が低い第１導電型の基板（１８）を用意する工程と、
    前記第１導電型の基板（１８）の表層部に前記縦型半導体素子を形成する工程と、
    前記縦型の半導体素子を形成工程のうち、最も熱履歴の大きな工程の後に、前記第１導電型の基板（１８）の前記各縦型半導体素子の間に表面側よりトレンチ（１１）を形成する工程と、
    前記トレンチ（１１）の内壁面を気相拡散するか若しくは前記トレンチ（１１）の内壁面にイオン注入を行うことで前記トレンチ（１１）の壁面を前記第１の第１導電型層（２）に形成する工程と、
    前記第１の第１導電型層（２）上に第１の第２導電型層（３）をエピタキシャル成膜することで、前記第１の第１導電型層（２）と前記第１の第２導電型層（３）とが交互に配置された前記繰り返し構造を形成する工程と、
    前記繰り返し構造が形成された後に、表面側に電極を形成する工程を含んでいることを特徴とする半導体装置の製造方法。
14. ドリフト領域としての第１の第１導電型層（２）および第１の第２導電型層（２）が前記第１の第１導電型層（２）よりも不純物濃度が低い第３の第１導電型層（１５）に形成されたトレンチ（１１）内に配置され、前記第３の第１導電型層（１５）が外縁部に位置するように前記第１の第１導電型層（２）、前記第１の第２導電型層（３）、前記第３の第１導電型層（１５）が第２の第１導電型層（１）上に形成されており、
    前記トレンチ（１１）内では、前記第１の第１導電型層（２）および前記第１の第２導電型層（３）が前記第２の第１導電型層（１）の面方向に繰り返し配置された繰り返し構造をなしており、
    さらに、前記繰り返し構造を構成する前記第１の第１導電型層（２）および前記第１の第２導電型層（３）のうち前記第１の第１導電型層（２）と、当該第１の第１導電型層（２）に挟まれた前記第３の第１導電型層（１５）をドリフト領域とする縦型半導体素子を備えた半導体装置の製造方法であって、
    前記第１の第１導電型層（２）よりも不純物濃度が低い第１導電型の基板（１８）を用意する工程と、
    前記縦型の半導体素子を形成工程のうち、最も熱履歴の大きな工程の後に、前記第１導電型の基板（１８）の前記各縦型半導体素子の間に表面側よりトレンチ（１１）を形成する工程と、
    前記トレンチ（１１）の内壁面に前記第１の第１導電型層（２）をエピタキシャル成膜する工程と、
    前記第１の第１導電型層（２）上に第１の第２導電型層（３）をエピタキシャル成膜することで、前記第１の第１導電型層（２）と前記第１の第２導電型層（３）とが交互に配置された前記繰り返し構造を形成する工程と、
    前記繰り返し構造が形成された後に、表面側に電極を形成する工程を含んでいることを特徴とする半導体装置の製造方法。
15. ドリフト領域としての第１の第１導電型層（２）および第１の第２導電型層（３）が第２の第１導電型層（１）上で当該第２の第１導電型層（１）の面方向に繰り返し配置された繰り返し構造をなしており、
    前記各繰り返し構造の間に前記第１の第１導電型層（２）よりも不純物濃度が低い第３の第１導電型層（１５）が形成され、当該第３の第１導電型層（１５）を挟んだ前記各繰り返し構造が酸化膜（１３）に挟まれた状態になっており、
    前記第３の第１導電型層（１５）が外縁部に位置するように前記繰り返し構造、前記酸化膜（１３）、前記第３の第１導電型層（１５）が前記第２の第１導電型層（１）上に形成され、さらに前記第１の第１導電型層（２）と、前記各第１の第１導電型層（２）の間の前記第３の第１導電型層（１５）をドリフト領域とする縦型半導体素子を備えた半導体装置の製造方法であって、
    前記第１の第１導電型層（２）よりも不純物濃度が低い第１導電型の基板（１８）を用意する工程と、
    前記縦型の半導体素子を形成工程のうち、最も熱履歴の大きな工程の後に、前記第１導電型の基板（１８）の前記各縦型半導体素子の間に表面側よりトレンチ（１１）を形成する工程と、
    前記トレンチ（１１）の内壁面を気相拡散するか若しくは前記トレンチ（１１）の内壁面にイオン注入を行うことで前記トレンチ（１１）の壁面を前記第１の第１導電型層（２）に形成する工程と、
    前記トレンチ（１１）の内壁面に前記第１の第２導電型層（３）をエピタキシャル成膜することで、前記第１の第１導電型層（２）および前記第１の第２導電型層（３）で構成される前記繰り返し構造を形成し、前記各繰り返し構造に挟まれた前記第１導電型の基板（１８）を前記第３の第１導電型層（１５）として構成する工程と、
    前記第１の第２導電型層（３）上に前記酸化膜（１３）を形成して当該酸化膜（１３）で前記トレンチ（１１）を埋める工程と、
    前記繰り返し構造が形成された後に、表面側に電極を形成する工程を含んでいることを特徴とする半導体装置の製造方法。
16. 前記縦型の半導体素子とは、ＭＯＳゲート構造であり、前記トレンチ（１１）を形成する工程が、ゲート構造を形成された後になされることを特徴とする請求項１３ないし１５のいずれか一つに記載の半導体装置の製造方法。

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