JP2002083962A - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法Info
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- H—ELECTRICITY
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Abstract
(57)【要約】
【課題】 並列ｐｎ層が受ける熱処理回数を削減するこ
とができて、その特性劣化を防止できると共に、安価に
且つ量産性良く製造できる半導体素子を得る。 【解決手段】 通常の２重拡散ＭＯＳＦＥＴの製造工程
に従い、ｎ型半導体基体の表面層に、ｐベース領域２と
ｐ+コンタクト領域３とｎ+ソース領域４とゲート電極層
５とソース電極１５を設けて表面ＭＯＳＦＥＴを形成す
る。さらに、裏面にＣＶＤで酸化膜を堆積し、その表面
にｐ型仕切領域１１となる領域をレジストマスクで形成
して酸化膜をエッチングイオンによってエッチングして
溝を形成する。そして、選択エピタキシャル成長によっ
て溝部分にｐ型不純物を埋め込み、ｐ型エピタキシャル
層を形成し酸化膜を除去する。ｎ型半導体基体はｎ型ド
リフト領域１２となるため、ｐ型仕切領域１１とｎ型ド
リフト領域１２とから成る並列ｐｎ層の半導体基体領域
４２が形成され、裏面にドレイン電極１４を蒸着する。
とができて、その特性劣化を防止できると共に、安価に
且つ量産性良く製造できる半導体素子を得る。 【解決手段】 通常の２重拡散ＭＯＳＦＥＴの製造工程
に従い、ｎ型半導体基体の表面層に、ｐベース領域２と
ｐ+コンタクト領域３とｎ+ソース領域４とゲート電極層
５とソース電極１５を設けて表面ＭＯＳＦＥＴを形成す
る。さらに、裏面にＣＶＤで酸化膜を堆積し、その表面
にｐ型仕切領域１１となる領域をレジストマスクで形成
して酸化膜をエッチングイオンによってエッチングして
溝を形成する。そして、選択エピタキシャル成長によっ
て溝部分にｐ型不純物を埋め込み、ｐ型エピタキシャル
層を形成し酸化膜を除去する。ｎ型半導体基体はｎ型ド
リフト領域１２となるため、ｐ型仕切領域１１とｎ型ド
リフト領域１２とから成る並列ｐｎ層の半導体基体領域
４２が形成され、裏面にドレイン電極１４を蒸着する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴ（絶
縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲ
ートバイポーラトランジスタ）、バイポーラトランジス
タ、ダイオード等に適用可能な、高耐圧化と大電流容量
化を両立させるための縦型半導体素子の構造、およびそ
の構造を備えた半導体装置の製造方法に関する。
縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲ
ートバイポーラトランジスタ）、バイポーラトランジス
タ、ダイオード等に適用可能な、高耐圧化と大電流容量
化を両立させるための縦型半導体素子の構造、およびそ
の構造を備えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】一般に半導体素子は、片面に電極部をも
つ横型素子と、両面に電極部をもつ縦型素子とに大別で
きる。縦型半導体素子は、オン時にドリフト電流が流れ
る方向と、オフ時の逆バイアス電圧による空乏層の延び
る方向とが同じである。例えば、図５１は、通常のプレ
ーナ型のｎチャネル縦型ＭＯＳＦＥＴの部分断面図であ
る。
つ横型素子と、両面に電極部をもつ縦型素子とに大別で
きる。縦型半導体素子は、オン時にドリフト電流が流れ
る方向と、オフ時の逆バイアス電圧による空乏層の延び
る方向とが同じである。例えば、図５１は、通常のプレ
ーナ型のｎチャネル縦型ＭＯＳＦＥＴの部分断面図であ
る。
【０００３】この縦型ＭＯＳＦＥＴは、ドレイン電極５
８が導電接触した低抵抗のｎ+ドレイン層５１の上に形
成された高抵抗のｎ- ドリフト層５２と、ｎ- ドリフト
層５２の表面層に選択的に形成されたｐベース領域５３
と、そのｐベース領域５３内に選択的に形成された高不
純物濃度のｎ+ ソース領域５４と、ｎ+ ソース領域５４
とｎ-ドリフト層５２とに挟まれたｐベース領域５３の
表面上にゲート絶縁膜５５を介して設けられたゲート電
極層５６と、ｎ+ ソース領域５４とｐベース領域５３と
の表面に共通に接触して設けられたソース電極５７とに
よって構成されている。
８が導電接触した低抵抗のｎ+ドレイン層５１の上に形
成された高抵抗のｎ- ドリフト層５２と、ｎ- ドリフト
層５２の表面層に選択的に形成されたｐベース領域５３
と、そのｐベース領域５３内に選択的に形成された高不
純物濃度のｎ+ ソース領域５４と、ｎ+ ソース領域５４
とｎ-ドリフト層５２とに挟まれたｐベース領域５３の
表面上にゲート絶縁膜５５を介して設けられたゲート電
極層５６と、ｎ+ ソース領域５４とｐベース領域５３と
の表面に共通に接触して設けられたソース電極５７とに
よって構成されている。
【０００４】このような縦型素子において、高抵抗のｎ
- ドリフト層５２の部分は、ＭＯＳＦＥＴがオン状態の
ときは縦方向にドリフト電流を流す領域として働き、オ
フ状態のときは、空乏化して耐圧を高める作用をする。
この高抵抗のｎ- ドリフト層５２の電流経路を短くする
ことは、ドリフト抵抗が低くなるのでＭＯＳＦＥＴの実
質的なオン抵抗（ドレインＤ−ソースＳ間の抵抗）を下
げる効果に繋がるものの、一方では、ｐベース領域５３
とｎ- ドリフト層５２との間のｐｎ接合から進行するド
レインＤ−ベースＢ間の空乏層が広がる幅が狭くなっ
て、シリコンの最大（臨界）電界強度に速く達するた
め、耐圧（ドレインＤ−ソースＳ間の電圧）が低下して
しまう。
- ドリフト層５２の部分は、ＭＯＳＦＥＴがオン状態の
ときは縦方向にドリフト電流を流す領域として働き、オ
フ状態のときは、空乏化して耐圧を高める作用をする。
この高抵抗のｎ- ドリフト層５２の電流経路を短くする
ことは、ドリフト抵抗が低くなるのでＭＯＳＦＥＴの実
質的なオン抵抗（ドレインＤ−ソースＳ間の抵抗）を下
げる効果に繋がるものの、一方では、ｐベース領域５３
とｎ- ドリフト層５２との間のｐｎ接合から進行するド
レインＤ−ベースＢ間の空乏層が広がる幅が狭くなっ
て、シリコンの最大（臨界）電界強度に速く達するた
め、耐圧（ドレインＤ−ソースＳ間の電圧）が低下して
しまう。
【０００５】また、逆に、耐圧の高い半導体装置では、
ｎ- ドリフト層５２が厚くなるため、必然的にオン抵抗
が大きくなり、損失が増大することになる。すなわち、
オン抵抗（電流容量）と耐圧との間には、一方を改善す
れば他方に悪影響を及ぼすトレードオフの関係がある。
このトレードオフの関係は、ＩＧＢＴ、バイポーラトラ
ンジスタ、ダイオード等の半導体素子においても同様に
成立することが知られている。また、この問題は、オン
時にドリフト電流が流れる方向と、オフ時の逆バイアス
による空乏層の延びる方向とが異なる横型半導体素子に
ついても共通である。
ｎ- ドリフト層５２が厚くなるため、必然的にオン抵抗
が大きくなり、損失が増大することになる。すなわち、
オン抵抗（電流容量）と耐圧との間には、一方を改善す
れば他方に悪影響を及ぼすトレードオフの関係がある。
このトレードオフの関係は、ＩＧＢＴ、バイポーラトラ
ンジスタ、ダイオード等の半導体素子においても同様に
成立することが知られている。また、この問題は、オン
時にドリフト電流が流れる方向と、オフ時の逆バイアス
による空乏層の延びる方向とが異なる横型半導体素子に
ついても共通である。
【０００６】このような問題に対する解決法として、ｎ
-ドリフト層５２を、不純物濃度を高めたｎ型の領域と
ｐ型の領域とを交互に積層した並列ｐｎ層で構成し、オ
フ状態のときは、空乏化して耐圧を負担するようにした
構造の半導体装置が、例えば、ＥＰ００５３８５４、Ｕ
ＳＰ５２１６２７５、ＵＳＰ５４３８２１５および本発
明の発明者らによる特開平９−２６６３１１号公報など
に開示されている。
-ドリフト層５２を、不純物濃度を高めたｎ型の領域と
ｐ型の領域とを交互に積層した並列ｐｎ層で構成し、オ
フ状態のときは、空乏化して耐圧を負担するようにした
構造の半導体装置が、例えば、ＥＰ００５３８５４、Ｕ
ＳＰ５２１６２７５、ＵＳＰ５４３８２１５および本発
明の発明者らによる特開平９−２６６３１１号公報など
に開示されている。
【０００７】図５２は、ＵＳＰ５２１６２７５に開示さ
れた半導体装置の一実施例である縦型ＭＯＳＦＥＴの部
分断面図である。図５１との違いは、ドリフト層６２が
単一層でなく、ｎドリフト領域６２ａとｐドリフト領域
６２ｂとからなる並列ｐｎ層とされている点である。６
３はｐベース領域、６４はｎ+ ソース領域、６５はゲー
ト絶縁膜、６６はゲート電極層、６７はソース電極、６
８はドレイン電極である。このドリフト層６２は、ｎ+
ドレイン層６１をサブストレートとしてエピタキシャル
法により、高抵抗のｎ型層を成長させ、選択的にｎ+ ド
レイン層６１に達するトレンチをエッチングしてｎドリ
フト領域６２ａとした後、更にトレンチ内にエピタキシ
ャル法によりｐ型層を成長してｐドリフト領域６２ｂが
形成される。
れた半導体装置の一実施例である縦型ＭＯＳＦＥＴの部
分断面図である。図５１との違いは、ドリフト層６２が
単一層でなく、ｎドリフト領域６２ａとｐドリフト領域
６２ｂとからなる並列ｐｎ層とされている点である。６
３はｐベース領域、６４はｎ+ ソース領域、６５はゲー
ト絶縁膜、６６はゲート電極層、６７はソース電極、６
８はドレイン電極である。このドリフト層６２は、ｎ+
ドレイン層６１をサブストレートとしてエピタキシャル
法により、高抵抗のｎ型層を成長させ、選択的にｎ+ ド
レイン層６１に達するトレンチをエッチングしてｎドリ
フト領域６２ａとした後、更にトレンチ内にエピタキシ
ャル法によりｐ型層を成長してｐドリフト領域６２ｂが
形成される。
【０００８】すなわち、相互に対向する二つの主面に設
けられた電極間に電流が流れる積層構造の縦型半導体素
子は、電極が設けられる第一、第二の主面間に、低抵抗
層を介してオン状態では電流を流し、オフ状態では空乏
化する第一導電型ドリフト領域及び第二導電型仕切領域
を交互に配置した並列ｐｎ層を備えて構成されている。
そこで、本発明の発明者らは、オン状態では電流を流す
とともに、オフ状態では空乏化する並列ｐｎ層からなる
ドリフト層を備える半導体素子を以下、超接合半導体素
子と称することとする。
けられた電極間に電流が流れる積層構造の縦型半導体素
子は、電極が設けられる第一、第二の主面間に、低抵抗
層を介してオン状態では電流を流し、オフ状態では空乏
化する第一導電型ドリフト領域及び第二導電型仕切領域
を交互に配置した並列ｐｎ層を備えて構成されている。
そこで、本発明の発明者らは、オン状態では電流を流す
とともに、オフ状態では空乏化する並列ｐｎ層からなる
ドリフト層を備える半導体素子を以下、超接合半導体素
子と称することとする。
【０００９】
【発明が解決しようとする課題】超接合半導体素子にお
けるオン抵抗(Ron・A)と耐圧(Vb)とのトレードオフ関係
は、原理的には次の式で表される。
けるオン抵抗(Ron・A)と耐圧(Vb)とのトレードオフ関係
は、原理的には次の式で表される。
【数１】 但し、μ：電子の移動度 ε0 ：真空の誘電率 εs ：Si
の比誘電率 d：ｎ型ドリフト領域幅 Ec：臨界電界
の比誘電率 d：ｎ型ドリフト領域幅 Ec：臨界電界
【００１０】すなわち、式からもわかるように、オン
抵抗は耐圧に比例するに過ぎず、耐圧が高くなってもオ
ン抵抗がそれほど増大しない。また、同じ耐圧でも、ｎ
型ドリフト領域幅を小さくすることで、オン抵抗を更に
低減することができる。このような超接合半導体素子を
量産性よく製造する方法として、第一導電型ドリフト領
域と第二導電型仕切領域のうち、少なくとも一方を一回
以上のエピタキシャル成長とイオン注入による不純物導
入と熱処理により形成する製造方法が、本発明者らの先
に出願した特開２０００−４０８２２号公報に報告され
ている。
抵抗は耐圧に比例するに過ぎず、耐圧が高くなってもオ
ン抵抗がそれほど増大しない。また、同じ耐圧でも、ｎ
型ドリフト領域幅を小さくすることで、オン抵抗を更に
低減することができる。このような超接合半導体素子を
量産性よく製造する方法として、第一導電型ドリフト領
域と第二導電型仕切領域のうち、少なくとも一方を一回
以上のエピタキシャル成長とイオン注入による不純物導
入と熱処理により形成する製造方法が、本発明者らの先
に出願した特開２０００−４０８２２号公報に報告され
ている。
【００１１】しかし、上述の公報に示される製造方法で
は、並列ｐｎ層をエピタキシャル成長とイオン注入およ
び熱処理の繰り返しにより形成し、しかる後に第一の主
面側および第二の主面側にＭＯＳＦＥＴなどの電極部を
構成するようにしている。このような製造方法では、並
列ｐｎ層の形成と、主面側のデバイス形成をそれぞれ別
個に行うことができず、工程数が多くなり、また工程が
複雑となって製造コストが高くなると共に、並列ｐｎ層
が形成された後に第一主面側の素子部などの形成におけ
る熱処理が必須となり、このため並列ｐｎ層が受ける熱
処理回数が多くなって、その理想的な特性を有する並列
ｐｎ層が得られない等の問題がある。さらに、高耐圧化
の為に並列ｐｎ層の厚さを厚くすれば、その分熱処理回
数が増え、上記問題が顕著となる為、上記製造方法での
高耐圧化には限界がある。
は、並列ｐｎ層をエピタキシャル成長とイオン注入およ
び熱処理の繰り返しにより形成し、しかる後に第一の主
面側および第二の主面側にＭＯＳＦＥＴなどの電極部を
構成するようにしている。このような製造方法では、並
列ｐｎ層の形成と、主面側のデバイス形成をそれぞれ別
個に行うことができず、工程数が多くなり、また工程が
複雑となって製造コストが高くなると共に、並列ｐｎ層
が形成された後に第一主面側の素子部などの形成におけ
る熱処理が必須となり、このため並列ｐｎ層が受ける熱
処理回数が多くなって、その理想的な特性を有する並列
ｐｎ層が得られない等の問題がある。さらに、高耐圧化
の為に並列ｐｎ層の厚さを厚くすれば、その分熱処理回
数が増え、上記問題が顕著となる為、上記製造方法での
高耐圧化には限界がある。
【００１２】本発明は、このような事情に鑑みてなされ
たものであり、その目的は、並列ｐｎ層が受ける熱処理
回数を削減することができて、その特性劣化を防止でき
ると共に、安価に且つ量産性良く製造できる超接合半導
体素子（半導体素子）を提供することにある。
たものであり、その目的は、並列ｐｎ層が受ける熱処理
回数を削減することができて、その特性劣化を防止でき
ると共に、安価に且つ量産性良く製造できる超接合半導
体素子（半導体素子）を提供することにある。
【００１３】
【課題を解決するための手段】上述した課題を解決する
ため、本発明は、次のように構成されてなる。 （１）先ず、本発明は、第一の主面と第二の主面間に第
一導電型第一領域と第二導電型第二領域とを交互に形成
してなる並列ｐｎ層を備える半導体素子の製造方法にお
いて、前記第１の主面にデバイス構造を有し、前記並列
ｐｎ層は、前記第一導電型第一領域と前記第二導電型第
二領域のうち、少なくとも一方の領域の一部を、該ｐｎ
層が形成される基体に対して、前記第二の主面側から形
成することによって、形成されることを特徴とするもの
である。なお、第一導電型第一領域と第二導電型第二領
域の平面的な形状はストライプ状に限らず、格子状、網
目状であっても良い。
ため、本発明は、次のように構成されてなる。 （１）先ず、本発明は、第一の主面と第二の主面間に第
一導電型第一領域と第二導電型第二領域とを交互に形成
してなる並列ｐｎ層を備える半導体素子の製造方法にお
いて、前記第１の主面にデバイス構造を有し、前記並列
ｐｎ層は、前記第一導電型第一領域と前記第二導電型第
二領域のうち、少なくとも一方の領域の一部を、該ｐｎ
層が形成される基体に対して、前記第二の主面側から形
成することによって、形成されることを特徴とするもの
である。なお、第一導電型第一領域と第二導電型第二領
域の平面的な形状はストライプ状に限らず、格子状、網
目状であっても良い。
【００１４】このような製造方法によれば、並列ｐｎ層
の形成と第一の主面側の例えばデバイス形成を別個に行
うことができ、製造工程を簡略化できると共に、並列ｐ
ｎ層が受ける熱処理回数を従来に比して削減することが
できて、その特性劣化を防止できる。すなわち、第二の
主面（裏）側からの溝形成と埋込層形成が行われるた
め、第一主面側にＭＯＳＦＥＴなどのデバイスを形成す
る場合において、その後に溝形成や埋込を行うことによ
り、余分な熱履歴が加わらず、理想に近いｐｎ接合面を
得ることができる。そして、このような製造方法によれ
ば、耐圧とオン抵抗とのトレードオフ関係を大幅に改善
した半導体素子を安価に且つ量産性良く製造できる。
の形成と第一の主面側の例えばデバイス形成を別個に行
うことができ、製造工程を簡略化できると共に、並列ｐ
ｎ層が受ける熱処理回数を従来に比して削減することが
できて、その特性劣化を防止できる。すなわち、第二の
主面（裏）側からの溝形成と埋込層形成が行われるた
め、第一主面側にＭＯＳＦＥＴなどのデバイスを形成す
る場合において、その後に溝形成や埋込を行うことによ
り、余分な熱履歴が加わらず、理想に近いｐｎ接合面を
得ることができる。そして、このような製造方法によれ
ば、耐圧とオン抵抗とのトレードオフ関係を大幅に改善
した半導体素子を安価に且つ量産性良く製造できる。
【００１５】（２）また、本発明は、前記デバイス構造
がＭＩＳ構造またはｐｎ接合またはショットキー接合の
いずれかを含むことを特徴とするものである。（３）さ
らに前記デバイス構造の少なくとも一部を形成した後
に、前記第一導電型第一領域と前記第二導電型第二領域
のうち、少なくとも一方の領域の一部を形成することを
特徴とするものである。このような構成によって、並列
ｐｎ層の受ける熱処理回数を少なくすることができる。
（４）また、本発明は、前記第一導電型第一領域と前記
第二導電型第二領域のうち、少なくとも一方の領域の一
部が、選択的なエッチングにより形成された溝に、エピ
タキシャル成長による埋め込みを行なって形成されるこ
とを特徴とするものであり、このような構成によれば、
並列ｐｎ層が第二の主面側から容易に形成される。
がＭＩＳ構造またはｐｎ接合またはショットキー接合の
いずれかを含むことを特徴とするものである。（３）さ
らに前記デバイス構造の少なくとも一部を形成した後
に、前記第一導電型第一領域と前記第二導電型第二領域
のうち、少なくとも一方の領域の一部を形成することを
特徴とするものである。このような構成によって、並列
ｐｎ層の受ける熱処理回数を少なくすることができる。
（４）また、本発明は、前記第一導電型第一領域と前記
第二導電型第二領域のうち、少なくとも一方の領域の一
部が、選択的なエッチングにより形成された溝に、エピ
タキシャル成長による埋め込みを行なって形成されるこ
とを特徴とするものであり、このような構成によれば、
並列ｐｎ層が第二の主面側から容易に形成される。
【００１６】（５）さらに本発明において、前記エピタ
キシャル成長が選択エピタキシャル成長、または液相エ
ピタキシャル成長であることを特徴とするものであり、
このような構成によれば、エピタキシャル成長とイオン
注入と熱処理を用いた形成方法に比べて深さ方向に連続
に、ほぼ均一な不純物濃度を形成することが可能とな
り、溝への所望の埋込みを行うことができる。 （６）また、本発明は、前記選択的なエッチングが異方
性エッチングであることを特徴とするものであり、この
ような構成によれば、トレンチの形成が容易となる。
キシャル成長が選択エピタキシャル成長、または液相エ
ピタキシャル成長であることを特徴とするものであり、
このような構成によれば、エピタキシャル成長とイオン
注入と熱処理を用いた形成方法に比べて深さ方向に連続
に、ほぼ均一な不純物濃度を形成することが可能とな
り、溝への所望の埋込みを行うことができる。 （６）また、本発明は、前記選択的なエッチングが異方
性エッチングであることを特徴とするものであり、この
ような構成によれば、トレンチの形成が容易となる。
【００１７】（７）さらに本発明は、前記第一導電型第
一領域と前記第二導電型第二領域のうち、少なくとも一
方の領域の一部が、一回以上の選択的なイオン注入によ
る不純物導入と熱処理により形成されることを特徴とす
るものであり、このような構成によれば、イオン注入に
より不純物導入を行うため、溝の形成、埋込の必要はな
く、製造工程数を大幅に低減することができる。また、
第二の主面側からのイオン注入であるため、第一主面側
にＭＯＳＦＥＴなどの素子が形成されていれば、イオン
注入後にイオンを活性化させるための最小限の熱処理を
行うだけでよい。なお、不純物濃度は深さ方向に連続な
波形の不純物濃度となるが、深さ方向の不純物濃度の偏
りは生じない。
一領域と前記第二導電型第二領域のうち、少なくとも一
方の領域の一部が、一回以上の選択的なイオン注入によ
る不純物導入と熱処理により形成されることを特徴とす
るものであり、このような構成によれば、イオン注入に
より不純物導入を行うため、溝の形成、埋込の必要はな
く、製造工程数を大幅に低減することができる。また、
第二の主面側からのイオン注入であるため、第一主面側
にＭＯＳＦＥＴなどの素子が形成されていれば、イオン
注入後にイオンを活性化させるための最小限の熱処理を
行うだけでよい。なお、不純物濃度は深さ方向に連続な
波形の不純物濃度となるが、深さ方向の不純物濃度の偏
りは生じない。
【００１８】（８）さらに本発明は、前記並列ｐｎ層
が、該並列ｐｎ層の形成前あるいは後に、前記第二の主
面側からの機械的または化学的研磨により、前記第一の
主面からの厚さが所定の厚さとなるように形成されるこ
とを特徴とするものである。並列ｐｎ層の厚さは耐圧ク
ラスに応じて制御する必要があるが、このような構成に
よれば、第一の主面からの所定の厚さが容易に得られ
る。なお、耐圧クラスに必要な厚さにしてから並列ｐｎ
層の形成を行えば、製造効率を高めることができる。
が、該並列ｐｎ層の形成前あるいは後に、前記第二の主
面側からの機械的または化学的研磨により、前記第一の
主面からの厚さが所定の厚さとなるように形成されるこ
とを特徴とするものである。並列ｐｎ層の厚さは耐圧ク
ラスに応じて制御する必要があるが、このような構成に
よれば、第一の主面からの所定の厚さが容易に得られ
る。なお、耐圧クラスに必要な厚さにしてから並列ｐｎ
層の形成を行えば、製造効率を高めることができる。
【００１９】（９）また、本発明において、前記並列ｐ
ｎ層の第二の主面側に、第一導電型あるいは第二導電型
の不純物の導入と熱処理により、第一導電型領域あるい
は第二導電型領域を形成することを特徴とするものであ
り、このような構成によれば、第二主面側に必要な電極
等を容易に形成することができる。
ｎ層の第二の主面側に、第一導電型あるいは第二導電型
の不純物の導入と熱処理により、第一導電型領域あるい
は第二導電型領域を形成することを特徴とするものであ
り、このような構成によれば、第二主面側に必要な電極
等を容易に形成することができる。
【００２０】（１０）また、本発明において、前記第一
導電型領域あるいは前記第二導電型領域の不純物濃度が
１×1018cm-3以上であることが望ましい。第二導電型領
域の不純物濃度が１×1018cm-3以上であれば、第二の主
面側の電極と十分なオーミック接触を得ることができ
る。
導電型領域あるいは前記第二導電型領域の不純物濃度が
１×1018cm-3以上であることが望ましい。第二導電型領
域の不純物濃度が１×1018cm-3以上であれば、第二の主
面側の電極と十分なオーミック接触を得ることができ
る。
【００２１】（１１）また、本発明は、第一の主面と第
二の主面間に第一導電型第一領域と第二導電型第二領域
とを交互に形成してなる並列ｐｎ層を備える半導体素子
の製造方法において、前記第一の主面を含む半導体部分
と前記並列ｐｎ層の少なくとも一部を含む半導体部分と
を接続する工程を含むことを特徴とするものである。こ
のような構成によれば、第一の主面を含む半導体部分と
前記並列ｐｎ層の少なくとも一部を含む半導体部分とを
別個独立に形成することができ、並列ｐｎ層が不必要な
熱処理を受ける回数を削減することができ、理想的な並
列ｐｎ層を得ることができる。
二の主面間に第一導電型第一領域と第二導電型第二領域
とを交互に形成してなる並列ｐｎ層を備える半導体素子
の製造方法において、前記第一の主面を含む半導体部分
と前記並列ｐｎ層の少なくとも一部を含む半導体部分と
を接続する工程を含むことを特徴とするものである。こ
のような構成によれば、第一の主面を含む半導体部分と
前記並列ｐｎ層の少なくとも一部を含む半導体部分とを
別個独立に形成することができ、並列ｐｎ層が不必要な
熱処理を受ける回数を削減することができ、理想的な並
列ｐｎ層を得ることができる。
【００２２】（１２）また、本発明は、前記並列ｐｎ層
の少なくとも一部を含む半導体部分が前記第二の主面を
含むことを特徴とするものであり、（１３）また、前記
並列ｐｎ層が、該並列ｐｎ層以外の部分と、少なくとも
一回以上の貼り合せによって形成されることを特徴とす
るものであり、（１４）さらに、前記並列ｐｎ層が少な
くとも一回以上の貼り合せにより形成されていることを
特徴とするものである。 （１５）ここで、前記貼り合わせに際しては、貼り合わ
せ部を研磨した後、酸化膜除去を行い、所定の温度で熱
処理を行うようにしている。以上のような貼り合わせを
用いて半導体素子を製造するようにすれば、並列ｐｎ層
を任意の厚さに容易に制御することができるので、所望
の高耐圧化が容易にできる。
の少なくとも一部を含む半導体部分が前記第二の主面を
含むことを特徴とするものであり、（１３）また、前記
並列ｐｎ層が、該並列ｐｎ層以外の部分と、少なくとも
一回以上の貼り合せによって形成されることを特徴とす
るものであり、（１４）さらに、前記並列ｐｎ層が少な
くとも一回以上の貼り合せにより形成されていることを
特徴とするものである。 （１５）ここで、前記貼り合わせに際しては、貼り合わ
せ部を研磨した後、酸化膜除去を行い、所定の温度で熱
処理を行うようにしている。以上のような貼り合わせを
用いて半導体素子を製造するようにすれば、並列ｐｎ層
を任意の厚さに容易に制御することができるので、所望
の高耐圧化が容易にできる。
【００２３】（１６）さらに、本発明は、これらの場合
において、前記並列ｐｎ層の第一導電型第一領域と前記
第二導電型第二領域のうち、少なくとも一方の領域の一
部が、選択的なエッチングにより形成された溝に、エピ
タキシャル成長による埋め込みを行なって形成されてい
ることが望ましく、（１７）このエピタキシャル成長に
ついては、選択エピタキシャル成長、または液相エピタ
キシャル成長であること、（１８）また、前記選択的な
エッチングが異方性エッチングであることが望ましい。
（１９）さらに、本発明において前記並列ｐｎ層の第一
導電型第一領域と前記第二導電型第二領域のうち、少な
くとも一方の領域の一部は、一回以上の選択的なイオン
注入による不純物導入と熱処理により形成されることが
望ましい。
において、前記並列ｐｎ層の第一導電型第一領域と前記
第二導電型第二領域のうち、少なくとも一方の領域の一
部が、選択的なエッチングにより形成された溝に、エピ
タキシャル成長による埋め込みを行なって形成されてい
ることが望ましく、（１７）このエピタキシャル成長に
ついては、選択エピタキシャル成長、または液相エピタ
キシャル成長であること、（１８）また、前記選択的な
エッチングが異方性エッチングであることが望ましい。
（１９）さらに、本発明において前記並列ｐｎ層の第一
導電型第一領域と前記第二導電型第二領域のうち、少な
くとも一方の領域の一部は、一回以上の選択的なイオン
注入による不純物導入と熱処理により形成されることが
望ましい。
【００２４】（２０）さらにまた、本発明において、選
択的なエッチングにより形成された溝をエピタキシャル
法により埋め込む際、前記溝の底面の面方位を（１１
０）または（１００）とし、前記溝の側面の面方位を
（１１１）とすることが望ましい。このような構成によ
れば、溝の底面の成長速度を側面の成長速度に比べて大
きくすることができ、溝のアスペクト比が大きな場合に
も、溝のボイドレスな埋め込みが可能になる。
択的なエッチングにより形成された溝をエピタキシャル
法により埋め込む際、前記溝の底面の面方位を（１１
０）または（１００）とし、前記溝の側面の面方位を
（１１１）とすることが望ましい。このような構成によ
れば、溝の底面の成長速度を側面の成長速度に比べて大
きくすることができ、溝のアスペクト比が大きな場合に
も、溝のボイドレスな埋め込みが可能になる。
【００２５】（２１）また、本発明は、第一の主面と第
二の主面間に第一導電型第一領域と第二導電型第二領域
とを交互に形成してなる並列ｐｎ層であって、前記第一
導電型第一領域と前記第二導電型第二領域のうち、少な
くとも一方の領域の一部が、ｐｎ層が形成される基体に
対して、前記第二の主面側から形成されてなるｐｎ層を
備える半導体素子において、前記第一の主面側に第二導
電型のウェルと、該ウェルにより前記第一導電型第一領
域から離間された第一導電型のソース領域と、該ソース
領域に接するウェルの表面にゲート絶縁膜を介して設け
られたゲート電極とを有し、前記ウェルが間隔を空けて
ストライプ状に延びた複数の部分を含み、且つ前記第二
領域が間隔を空けてストライプ状に延びた複数の部分を
含むことを特徴とするものである。
二の主面間に第一導電型第一領域と第二導電型第二領域
とを交互に形成してなる並列ｐｎ層であって、前記第一
導電型第一領域と前記第二導電型第二領域のうち、少な
くとも一方の領域の一部が、ｐｎ層が形成される基体に
対して、前記第二の主面側から形成されてなるｐｎ層を
備える半導体素子において、前記第一の主面側に第二導
電型のウェルと、該ウェルにより前記第一導電型第一領
域から離間された第一導電型のソース領域と、該ソース
領域に接するウェルの表面にゲート絶縁膜を介して設け
られたゲート電極とを有し、前記ウェルが間隔を空けて
ストライプ状に延びた複数の部分を含み、且つ前記第二
領域が間隔を空けてストライプ状に延びた複数の部分を
含むことを特徴とするものである。
【００２６】（２２）さらに、本発明は、第一の主面と
第二の主面間に第一導電型第一領域と第二導電型第二領
域とを交互に形成してなる並列ｐｎ層を備える半導体素
子であって、前記第一の主面を含む半導体部分と前記並
列ｐｎ層の少なくとも一部を含む半導体部分との間にこ
れら半導体部分を接続する接続部を有する半導体素子に
おいて、前記第一の主面側に第二導電型のウェルと、該
ウェルにより前記第一導電型第一領域から離間された第
一導電型のソース領域と、該ソース領域に接するウェル
の表面にゲート絶縁膜を介して設けられたゲート電極と
を有し、前記ウェルが間隔を空けてストライプ状に延び
た複数の部分を含み、且つ前記第二領域が間隔を空けて
ストライプ状に延びた複数の部分を含むことを特徴とす
るものである。
第二の主面間に第一導電型第一領域と第二導電型第二領
域とを交互に形成してなる並列ｐｎ層を備える半導体素
子であって、前記第一の主面を含む半導体部分と前記並
列ｐｎ層の少なくとも一部を含む半導体部分との間にこ
れら半導体部分を接続する接続部を有する半導体素子に
おいて、前記第一の主面側に第二導電型のウェルと、該
ウェルにより前記第一導電型第一領域から離間された第
一導電型のソース領域と、該ソース領域に接するウェル
の表面にゲート絶縁膜を介して設けられたゲート電極と
を有し、前記ウェルが間隔を空けてストライプ状に延び
た複数の部分を含み、且つ前記第二領域が間隔を空けて
ストライプ状に延びた複数の部分を含むことを特徴とす
るものである。
【００２７】これらの場合において、（２３）本発明
は、さらに、前記ウェルの間隔を空けてストライプ状に
延びた複数の部分の間に、前記第一導電型第一領域よ
り、ネットの不純物濃度の高い部分を含む第一導電型の
表面ドレイン領域を有することが望ましく、（２４）ま
た、前記第一導電型第一領域が、間隔を空けてストライ
プ状に延びた複数の部分を含むことが望ましく、（２
５）さらに前記ゲート電極が間隔を空けてストライプ状
に延びた複数の部分を含むことが望ましく、（２６）ま
た、前記ウェルのストライプの方向と前記第二領域のス
トライプの方向が異なるようにしても良い。（２７）さ
らに、前記ウェルのストライプの方向と前記第二領域の
ストライプの方向が概ね垂交するようにしても良い。
は、さらに、前記ウェルの間隔を空けてストライプ状に
延びた複数の部分の間に、前記第一導電型第一領域よ
り、ネットの不純物濃度の高い部分を含む第一導電型の
表面ドレイン領域を有することが望ましく、（２４）ま
た、前記第一導電型第一領域が、間隔を空けてストライ
プ状に延びた複数の部分を含むことが望ましく、（２
５）さらに前記ゲート電極が間隔を空けてストライプ状
に延びた複数の部分を含むことが望ましく、（２６）ま
た、前記ウェルのストライプの方向と前記第二領域のス
トライプの方向が異なるようにしても良い。（２７）さ
らに、前記ウェルのストライプの方向と前記第二領域の
ストライプの方向が概ね垂交するようにしても良い。
【００２８】このような構成によれば、ネットの不純物
濃度が高ければ、表面でのＪＦＥＴ効果は低減されるた
め、低オン抵抗化が可能となる。また、ウェルと第二領
域のストライプがおよそ垂交していれば、表面デバイス
と並列ｐｎ層との高精度な位置合わせが必要なくなり、
容易に高性能な超接合半導体素子を製造することができ
る。
濃度が高ければ、表面でのＪＦＥＴ効果は低減されるた
め、低オン抵抗化が可能となる。また、ウェルと第二領
域のストライプがおよそ垂交していれば、表面デバイス
と並列ｐｎ層との高精度な位置合わせが必要なくなり、
容易に高性能な超接合半導体素子を製造することができ
る。
【００２９】
【発明の実施の形態】以下、図面を参照して、本発明に
おける超接合半導体素子の実施の形態の幾つかを詳細に
説明する。尚，以下の説明では、ｎまたはｐを付した層
や領域は、それぞれ、電子または正孔を多数キャリアと
する層や領域を意味している。また、上付きサフィック
スの＋は比較的高不純物濃度の領域を意味し、−は比較
的低不純物濃度の領域を意味している。また、以下の実
施の形態では、第一および第二の主面に取り付けられる
電極、及びこれらの電極に取り付けられる低抵抗層であ
るアノード層及びカソード層のいずれか一方はその図示
を省略して説明する場合がある。さらに、各図面におい
て同一である部分、または実質的に同一と見なす部分の
符号は同一符号を付すことにする。
おける超接合半導体素子の実施の形態の幾つかを詳細に
説明する。尚，以下の説明では、ｎまたはｐを付した層
や領域は、それぞれ、電子または正孔を多数キャリアと
する層や領域を意味している。また、上付きサフィック
スの＋は比較的高不純物濃度の領域を意味し、−は比較
的低不純物濃度の領域を意味している。また、以下の実
施の形態では、第一および第二の主面に取り付けられる
電極、及びこれらの電極に取り付けられる低抵抗層であ
るアノード層及びカソード層のいずれか一方はその図示
を省略して説明する場合がある。さらに、各図面におい
て同一である部分、または実質的に同一と見なす部分の
符号は同一符号を付すことにする。
【００３０】先ず、本発明の実施の形態に係る縦型超接
合ＭＯＳＦＥＴの構造について説明する。図１は、本発
明の実施の形態に係る縦型超接合ＭＯＳＦＥＴの部分断
面を示す斜視図である。図１において、１３は低抵抗の
ｎ+ ドレイン層であり、さらに、１２はｎ型ドリフト領
域、１１はｐ型仕切領域であり、この両者で半導体基体
領域４２を構成している。
合ＭＯＳＦＥＴの構造について説明する。図１は、本発
明の実施の形態に係る縦型超接合ＭＯＳＦＥＴの部分断
面を示す斜視図である。図１において、１３は低抵抗の
ｎ+ ドレイン層であり、さらに、１２はｎ型ドリフト領
域、１１はｐ型仕切領域であり、この両者で半導体基体
領域４２を構成している。
【００３１】また、表面層には、ｎ型ドリフト領域１２
に接続してｎチャネル層４０が形成され、ｐ型仕切領域
１１に接続してｐベース領域２が形成されている。ｐベ
ース領域２の内部にｎ+ ソース領域４と高濃度のｐ+ コ
ンタクト領域３とが形成されている。ｎ+ ソース領域４
とｎチャネル層４０とに挟まれたｐベース領域２の表面
上には、ゲート絶縁膜４１を介してゲート電極層５が設
けられ、また、ｎ+ ソース領域４と高濃度のｐ+ コンタ
クト領域３の表面に共通に接触してソース電極１５が設
けられている。さらに、ｎ+ ドレイン層１３の裏面には
ドレイン電極１４が設けられている。ソース電極１５
は、図に示すように層間絶縁膜６を介してゲート電極層
５の上に延長されることが多い。ｐ型仕切領域１１とｎ
型ドリフト領域１２からなる半導体基体領域４２のう
ち、ドリフト電流が流れるのはｎ型ドリフト領域１２で
あるが、以下の説明では、ｐ型仕切領域１１を含めた半
導体基体領域４２をドリフト層と呼ぶことにする。
に接続してｎチャネル層４０が形成され、ｐ型仕切領域
１１に接続してｐベース領域２が形成されている。ｐベ
ース領域２の内部にｎ+ ソース領域４と高濃度のｐ+ コ
ンタクト領域３とが形成されている。ｎ+ ソース領域４
とｎチャネル層４０とに挟まれたｐベース領域２の表面
上には、ゲート絶縁膜４１を介してゲート電極層５が設
けられ、また、ｎ+ ソース領域４と高濃度のｐ+ コンタ
クト領域３の表面に共通に接触してソース電極１５が設
けられている。さらに、ｎ+ ドレイン層１３の裏面には
ドレイン電極１４が設けられている。ソース電極１５
は、図に示すように層間絶縁膜６を介してゲート電極層
５の上に延長されることが多い。ｐ型仕切領域１１とｎ
型ドリフト領域１２からなる半導体基体領域４２のう
ち、ドリフト電流が流れるのはｎ型ドリフト領域１２で
あるが、以下の説明では、ｐ型仕切領域１１を含めた半
導体基体領域４２をドリフト層と呼ぶことにする。
【００３２】次に、図１に示す縦型超接合ＭＯＳＦＥＴ
の動作について説明する。ゲート電極層５に所定の正の
電圧が印加されると、ゲート電極層５直下のｐベース領
域２の表面層に反転層が誘起され、ｎ+ ソース領域４か
ら反転層を通じてｎチャネル層４０の領域に注入された
電子が、ｎ型ドリフト領域１２を通じてｎ+ ドレイン層
１３に達し、ドレイン電極１４とソース電極１５との間
が導通する。
の動作について説明する。ゲート電極層５に所定の正の
電圧が印加されると、ゲート電極層５直下のｐベース領
域２の表面層に反転層が誘起され、ｎ+ ソース領域４か
ら反転層を通じてｎチャネル層４０の領域に注入された
電子が、ｎ型ドリフト領域１２を通じてｎ+ ドレイン層
１３に達し、ドレイン電極１４とソース電極１５との間
が導通する。
【００３３】そして、ゲート電極層５への正の電圧が取
り去られると、ｐベース領域２の表面層に誘起された反
転層が消滅し、ドレインＤ−ソースＳ間が遮断される。
更に、逆バイアス電圧を大きくすると、各ｐ型仕切領域
１１はｐベース領域２を介してソース電極１５で連結さ
れているので、ｐベース領域２とｎチャネル層４０との
間のｐｎ接合、及びｐ型仕切領域１１とｎ型ドリフト領
域１２とのｐｎ接合から、それぞれ空乏層がｎ型ドリフ
ト領域１２及びｐ型仕切領域１１内に広がり、これらが
空乏化される。
り去られると、ｐベース領域２の表面層に誘起された反
転層が消滅し、ドレインＤ−ソースＳ間が遮断される。
更に、逆バイアス電圧を大きくすると、各ｐ型仕切領域
１１はｐベース領域２を介してソース電極１５で連結さ
れているので、ｐベース領域２とｎチャネル層４０との
間のｐｎ接合、及びｐ型仕切領域１１とｎ型ドリフト領
域１２とのｐｎ接合から、それぞれ空乏層がｎ型ドリフ
ト領域１２及びｐ型仕切領域１１内に広がり、これらが
空乏化される。
【００３４】ｐ型仕切領域１１とｎ型ドリフト領域１２
とのｐｎ接合からの空乏端は、ｎ型ドリフト領域１２の
幅方向に広がり、しかも、両側のｐ型仕切領域１１から
空乏層が広がるので、空乏化は非常に早まる。従って、
ｎ型ドリフト領域１２の不純物濃度を高めることができ
る。また、ｐ型仕切領域１１も同時に空乏化される。ｐ
型仕切領域１１も両側面から空乏端が広がるので空乏化
が非常に早まる。また、ｐ型仕切領域１１とｎ型ドリフ
ト領域１２とを交互に形成することにより、隣接するｎ
型ドリフト領域１２の双方へ空乏端が進入するようにな
っているので、空乏層形成のためのｐ型仕切領域１１の
総占有幅を半減することができ、その分、ｎ型ドリフト
領域１２の断面積の拡大を図ることができる。
とのｐｎ接合からの空乏端は、ｎ型ドリフト領域１２の
幅方向に広がり、しかも、両側のｐ型仕切領域１１から
空乏層が広がるので、空乏化は非常に早まる。従って、
ｎ型ドリフト領域１２の不純物濃度を高めることができ
る。また、ｐ型仕切領域１１も同時に空乏化される。ｐ
型仕切領域１１も両側面から空乏端が広がるので空乏化
が非常に早まる。また、ｐ型仕切領域１１とｎ型ドリフ
ト領域１２とを交互に形成することにより、隣接するｎ
型ドリフト領域１２の双方へ空乏端が進入するようにな
っているので、空乏層形成のためのｐ型仕切領域１１の
総占有幅を半減することができ、その分、ｎ型ドリフト
領域１２の断面積の拡大を図ることができる。
【００３５】例えば、３００ＶクラスのＭＯＳＦＥＴと
して、各部の寸法および不純物濃度等は次のような値を
とる。ｎ+ ドレイン層１３の比抵抗は０．０１Ω・ｃ
ｍ、厚さ３５０μｍ、ｐ型仕切領域１１とｎ型ドリフト
領域１２からなる半導体基体領域４２（すなわち、ドリ
フト層）の厚さ２５μｍ、ｎ型ドリフト領域１２および
ｐ型仕切領域１１の幅５μｍ（すなわち、同じ型の埋め
込み領域の中心間間隔１０μｍ）、平均不純物濃度７×
１０15ｃｍ-3、ｐベース領域２の拡散深さ３μｍ、表面
不純物濃度３×１０17ｃｍ-3、ｎ+ ソース領域４の拡散
深さ０．３μｍ、表面不純物濃度１×１０20ｃｍ-3であ
る。
して、各部の寸法および不純物濃度等は次のような値を
とる。ｎ+ ドレイン層１３の比抵抗は０．０１Ω・ｃ
ｍ、厚さ３５０μｍ、ｐ型仕切領域１１とｎ型ドリフト
領域１２からなる半導体基体領域４２（すなわち、ドリ
フト層）の厚さ２５μｍ、ｎ型ドリフト領域１２および
ｐ型仕切領域１１の幅５μｍ（すなわち、同じ型の埋め
込み領域の中心間間隔１０μｍ）、平均不純物濃度７×
１０15ｃｍ-3、ｐベース領域２の拡散深さ３μｍ、表面
不純物濃度３×１０17ｃｍ-3、ｎ+ ソース領域４の拡散
深さ０．３μｍ、表面不純物濃度１×１０20ｃｍ-3であ
る。
【００３６】図５１のような従来の単層の高抵抗ドリフ
ト層を持つ縦型ＭＯＳＦＥＴでは、３００Ｖクラスの耐
圧とするためには、ｎ-ドリフト層５２の不純物濃度と
しては２×１０14ｃｍ-3、厚さ４０μｍ程度が必要であ
った。しかし、本実施の形態の超接合ＭＯＳＦＥＴで
は、ｎ型ドリフト領域１２の不純物濃度を高くしたこと
と、そのことにより、ドリフト層である半導体基体領域
４２（すなわち、ｐ型仕切領域１１とｎ型ドリフト領域
１２）の厚さを薄くすることができたため、オン抵抗と
しては、従来に比べて約５分の１に低減できた。
ト層を持つ縦型ＭＯＳＦＥＴでは、３００Ｖクラスの耐
圧とするためには、ｎ-ドリフト層５２の不純物濃度と
しては２×１０14ｃｍ-3、厚さ４０μｍ程度が必要であ
った。しかし、本実施の形態の超接合ＭＯＳＦＥＴで
は、ｎ型ドリフト領域１２の不純物濃度を高くしたこと
と、そのことにより、ドリフト層である半導体基体領域
４２（すなわち、ｐ型仕切領域１１とｎ型ドリフト領域
１２）の厚さを薄くすることができたため、オン抵抗と
しては、従来に比べて約５分の１に低減できた。
【００３７】更に、ｎ型ドリフト領域１２の幅を狭く
し、不純物濃度を高くすれば、より一層のオン抵抗の低
減化、及びオン抵抗と耐圧とのトレードオフ関係の改善
を図ることが可能である。本実施の形態の超接合ＭＯＳ
ＦＥＴと、例えば図５２に示した従来の超接合ＭＯＳＦ
ＥＴとの違いは、特に、ドリフト層である半導体基体領
域４２（すなわち、ｐ型仕切領域１１とｎ型ドリフト領
域１２）の形成方法、及び、その結果としてのドリフト
層の構造にある。すなわち、ドリフト層であるｎ型ドリ
フト領域１２とｐ型仕切領域１１とが不純物の拡散によ
り形成されているため、このドリフト層内に拡散にとも
なう不純物濃度分布を有する点である。
し、不純物濃度を高くすれば、より一層のオン抵抗の低
減化、及びオン抵抗と耐圧とのトレードオフ関係の改善
を図ることが可能である。本実施の形態の超接合ＭＯＳ
ＦＥＴと、例えば図５２に示した従来の超接合ＭＯＳＦ
ＥＴとの違いは、特に、ドリフト層である半導体基体領
域４２（すなわち、ｐ型仕切領域１１とｎ型ドリフト領
域１２）の形成方法、及び、その結果としてのドリフト
層の構造にある。すなわち、ドリフト層であるｎ型ドリ
フト領域１２とｐ型仕切領域１１とが不純物の拡散によ
り形成されているため、このドリフト層内に拡散にとも
なう不純物濃度分布を有する点である。
【００３８】以下、本発明における超接合ＭＯＳＦＥＴ
の製造方法、並びに超接合ＭＯＳＦＥＴの構造における
具体的な実施の形態について説明する。 ［第１の実施の形態］先ず、本発明における超接合ＭＯ
ＳＦＥＴの第１の実施の形態の製造方法について説明す
る。図２〜図７は、本発明の第１の実施の形態における
縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の
工程図であり、図番の順に工程の流れを示している。
の製造方法、並びに超接合ＭＯＳＦＥＴの構造における
具体的な実施の形態について説明する。 ［第１の実施の形態］先ず、本発明における超接合ＭＯ
ＳＦＥＴの第１の実施の形態の製造方法について説明す
る。図２〜図７は、本発明の第１の実施の形態における
縦型超接合ＭＯＳＦＥＴの素子断面で示した製造方法の
工程図であり、図番の順に工程の流れを示している。
【００３９】先ず、図２の工程において、通常の２重拡
散ＭＯＳＦＥＴの製造工程に従い、ｎ型半導体基体１の
表面層に選択的なｐベース領域２と、そのｐベース領域
２内に選択的な高不純物濃度のｐ+コンタクト領域３と
選択的なｎ+ソース領域４と、ｐベース領域２のうちｎ+
ソース領域４とｎ型半導体基体１とに挟まれた表面上に
ゲート酸化膜を介しポリシリコン（Poly-Si）等のゲー
ト電極層５とを形成し、その表面に層間絶縁膜６を堆積
させる。これに続き、裏面から機械的な研磨により所定
の厚さに仕上げる。
散ＭＯＳＦＥＴの製造工程に従い、ｎ型半導体基体１の
表面層に選択的なｐベース領域２と、そのｐベース領域
２内に選択的な高不純物濃度のｐ+コンタクト領域３と
選択的なｎ+ソース領域４と、ｐベース領域２のうちｎ+
ソース領域４とｎ型半導体基体１とに挟まれた表面上に
ゲート酸化膜を介しポリシリコン（Poly-Si）等のゲー
ト電極層５とを形成し、その表面に層間絶縁膜６を堆積
させる。これに続き、裏面から機械的な研磨により所定
の厚さに仕上げる。
【００４０】次に、図３の工程において、裏面にＣＶＤ
で酸化膜７を堆積し、その表面にｐ型仕切り領域となる
領域をフォトリソグラフィーによりレジストマスク８で
形成し、酸化膜７をエッチングイオン９によってエッチ
ングする。そして、図４の工程において、レジストマス
ク８を除去後、酸化膜７をマスクにして表面のｐベース
領域２までＲＩＥ(反応性イオンエッチング)に代表され
るSiの異方性エッチングで溝を形成する。
で酸化膜７を堆積し、その表面にｐ型仕切り領域となる
領域をフォトリソグラフィーによりレジストマスク８で
形成し、酸化膜７をエッチングイオン９によってエッチ
ングする。そして、図４の工程において、レジストマス
ク８を除去後、酸化膜７をマスクにして表面のｐベース
領域２までＲＩＥ(反応性イオンエッチング)に代表され
るSiの異方性エッチングで溝を形成する。
【００４１】次に、図５の工程において、酸化膜７上に
はSi単結晶が成長しない特性を利用した選択エピタキシ
ャル成長(低温、減圧、ＨＣｌ原料ガス（ｐ型の場合は
ジボラン、ｎ型の場合はホスフィンとの混合ガス）)、
あるいは液相エピタキシャル成長(Sn融液（シリコンに
触媒としてのSnとｐ型不純物としてのボロンを加えたも
の）)による溝へのｐ型不純物の埋め込みを行ない、ｐ
型エピタキシャル層１０を形成する。その後、酸化膜７
を除去する。さらに、図６の工程において、裏面の凹凸
をなくすために、機械的あるいは化学的研磨を行なって
裏面を平坦化した後、図７の工程において、裏面全域に
ｎ型不純物を導入し、熱処理で活性化させｎ+ドレイン
層１３を形成する。以後、通常のＭＯＳＦＥＴの製造に
戻り、コンタクトホールの形成、ソース電極１５の形
成、パシベーション膜の堆積、ドレイン電極１４の蒸着
を行なう。
はSi単結晶が成長しない特性を利用した選択エピタキシ
ャル成長(低温、減圧、ＨＣｌ原料ガス（ｐ型の場合は
ジボラン、ｎ型の場合はホスフィンとの混合ガス）)、
あるいは液相エピタキシャル成長(Sn融液（シリコンに
触媒としてのSnとｐ型不純物としてのボロンを加えたも
の）)による溝へのｐ型不純物の埋め込みを行ない、ｐ
型エピタキシャル層１０を形成する。その後、酸化膜７
を除去する。さらに、図６の工程において、裏面の凹凸
をなくすために、機械的あるいは化学的研磨を行なって
裏面を平坦化した後、図７の工程において、裏面全域に
ｎ型不純物を導入し、熱処理で活性化させｎ+ドレイン
層１３を形成する。以後、通常のＭＯＳＦＥＴの製造に
戻り、コンタクトホールの形成、ソース電極１５の形
成、パシベーション膜の堆積、ドレイン電極１４の蒸着
を行なう。
【００４２】ここで、ｎ型半導体基体１はｎ型ドリフト
領域１２となるため、ｎ型ドリフト領域１２の幅及びｐ
型仕切り領域１１の幅で凡そ決まる不純物濃度にしてお
くことが望ましい。例えば、ｎ型ドリフト領域１２の幅
及びｐ型仕切り領域１１の幅が８μm である場合、その
不純物濃度は２×1015ｃｍ-3程度となる。また、耐圧は
並列ｐｎ層の厚さに比例するため、耐圧クラスによって
厚さを決めなければならない。例えば、600Ｖクラスな
ら50μm 程度あればよい。
領域１２となるため、ｎ型ドリフト領域１２の幅及びｐ
型仕切り領域１１の幅で凡そ決まる不純物濃度にしてお
くことが望ましい。例えば、ｎ型ドリフト領域１２の幅
及びｐ型仕切り領域１１の幅が８μm である場合、その
不純物濃度は２×1015ｃｍ-3程度となる。また、耐圧は
並列ｐｎ層の厚さに比例するため、耐圧クラスによって
厚さを決めなければならない。例えば、600Ｖクラスな
ら50μm 程度あればよい。
【００４３】尚、前述における溝の液相エピタキシャル
法による埋め込みの工程では、Ｓｉに対するＳｎ融液の
ように、濡れ性が良く、且つ表面張力から見ても毛細管
現象が生じやすい融液を使用することで、容易に溝を埋
め込むことが可能になる。更に、溝の底面の成長速度
が、側面の成長速度に比べ大きくなるように、溝の底面
の面方位を（１１０）または（１００）、溝の側面の面
方位を（１１１）にすることで、溝のアスペクト比が大
きな場合でも、溝のボイドレスな埋め込みが可能にな
る。尚、以下に述べる各実施の形態における溝も埋め込
み工程においても同様である。
法による埋め込みの工程では、Ｓｉに対するＳｎ融液の
ように、濡れ性が良く、且つ表面張力から見ても毛細管
現象が生じやすい融液を使用することで、容易に溝を埋
め込むことが可能になる。更に、溝の底面の成長速度
が、側面の成長速度に比べ大きくなるように、溝の底面
の面方位を（１１０）または（１００）、溝の側面の面
方位を（１１１）にすることで、溝のアスペクト比が大
きな場合でも、溝のボイドレスな埋め込みが可能にな
る。尚、以下に述べる各実施の形態における溝も埋め込
み工程においても同様である。
【００４４】図８は、図７における各断面の不純物濃度
分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’
断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイ
ルを示している。すなわち、図８は、横軸に各断面部分
の距離をとり、縦軸に不純物濃度（ｃｍ-3）をとってい
る。
分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’
断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイ
ルを示している。すなわち、図８は、横軸に各断面部分
の距離をとり、縦軸に不純物濃度（ｃｍ-3）をとってい
る。
【００４５】また、表面のＭＯＳＦＥＴ形成時に加わる
熱履歴が無く、裏面から並列ｐｎ層を低温でエピタキシ
ャル成長で形成するため、図８（ｂ）に示すようなｎ型
ドリフト領域１２の不純物濃度特性や、図８（ｃ）に示
すようなｐ型仕切領域１１の不純物濃度特性は、深さ方
向において均一の状態となり、ｐｎ接合面は図８（ａ）
に示すような理想的な接合となっている。さらに、補償
効果による不純物濃度のばらつきがほとんど無く、各領
域の不純物濃度の制御が容易であるため微細加工に適し
ている。尚、第１の実施の形態ではｐ型仕切領域１１を
埋め込みで形成しているが、ｎ型ドリフト領域１２を埋
め込みで形成してもよい。
熱履歴が無く、裏面から並列ｐｎ層を低温でエピタキシ
ャル成長で形成するため、図８（ｂ）に示すようなｎ型
ドリフト領域１２の不純物濃度特性や、図８（ｃ）に示
すようなｐ型仕切領域１１の不純物濃度特性は、深さ方
向において均一の状態となり、ｐｎ接合面は図８（ａ）
に示すような理想的な接合となっている。さらに、補償
効果による不純物濃度のばらつきがほとんど無く、各領
域の不純物濃度の制御が容易であるため微細加工に適し
ている。尚、第１の実施の形態ではｐ型仕切領域１１を
埋め込みで形成しているが、ｎ型ドリフト領域１２を埋
め込みで形成してもよい。
【００４６】［第２の実施の形態］次に、本発明におけ
る超接合ＭＯＳＦＥＴの第２の実施の形態の製造方法に
ついて説明する。図９〜図１３は、本発明の第２の実施
の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示
した製造方法の工程図である。すなわち、図９〜図１３
に示す第２の実施の形態は、ボロンの高エネルギーイオ
ン注入と熱処理によってｐ型仕切領域１１を形成してい
る点で、図２〜図７に示した第１の実施の形態の製造方
法と異なっている。したがって、図１０，図１１に示す
工程が実施の形態１の工程と異なり、他は実施の形態１
と全く同じであるので、ここでは異なる工程のみを説明
し、実施の形態１と同じ工程については説明を省略す
る。
る超接合ＭＯＳＦＥＴの第２の実施の形態の製造方法に
ついて説明する。図９〜図１３は、本発明の第２の実施
の形態における縦型超接合ＭＯＳＦＥＴの素子断面で示
した製造方法の工程図である。すなわち、図９〜図１３
に示す第２の実施の形態は、ボロンの高エネルギーイオ
ン注入と熱処理によってｐ型仕切領域１１を形成してい
る点で、図２〜図７に示した第１の実施の形態の製造方
法と異なっている。したがって、図１０，図１１に示す
工程が実施の形態１の工程と異なり、他は実施の形態１
と全く同じであるので、ここでは異なる工程のみを説明
し、実施の形態１と同じ工程については説明を省略す
る。
【００４７】すなわち、第１の実施の形態の製造工程に
おける、図３、図４の裏面からの溝形成の工程及び図５
のｐ型不純物の埋め込み工程の代わりに、第２の実施の
形態では、図１０の工程において高エネルギーのボロン
イオン１６を注入し、図１１の工程において熱処理によ
ってｐ型エピタキシャル層１０を形成している。このた
め、第１の実施の形態に比べて、製造工数を大幅に低減
することができる。また、熱処理はボロンイオン１６を
活性化させるのに必要な1000℃程度の温度で行えばよ
く、熱拡散による補償量は小さく抑えられる。
おける、図３、図４の裏面からの溝形成の工程及び図５
のｐ型不純物の埋め込み工程の代わりに、第２の実施の
形態では、図１０の工程において高エネルギーのボロン
イオン１６を注入し、図１１の工程において熱処理によ
ってｐ型エピタキシャル層１０を形成している。このた
め、第１の実施の形態に比べて、製造工数を大幅に低減
することができる。また、熱処理はボロンイオン１６を
活性化させるのに必要な1000℃程度の温度で行えばよ
く、熱拡散による補償量は小さく抑えられる。
【００４８】図１４は、図１３における各断面の不純物
濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−
Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロフ
ァイルを示している。すなわち、図１４（ｂ）に示すよ
うに、ｎ型ドリフト領域１２はｎ型半導体基体１である
ため、深さ方向に均一の不純物濃度プロファイルを示し
ている。しかし、ｐ型仕切り領域１１の不純物濃度プロ
ファイルは、ボロンイオン１６の注入と熱処理によって
形成されるため、図１４（ｃ）に示すようにプロファイ
ルは波形となっている。但し、複数領域に亘って所定位
置へボロンイオン１６を注入した後、熱処理を行ってい
るため、深さ方向での不純物濃度の偏りは生じていな
い。
濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−
Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロフ
ァイルを示している。すなわち、図１４（ｂ）に示すよ
うに、ｎ型ドリフト領域１２はｎ型半導体基体１である
ため、深さ方向に均一の不純物濃度プロファイルを示し
ている。しかし、ｐ型仕切り領域１１の不純物濃度プロ
ファイルは、ボロンイオン１６の注入と熱処理によって
形成されるため、図１４（ｃ）に示すようにプロファイ
ルは波形となっている。但し、複数領域に亘って所定位
置へボロンイオン１６を注入した後、熱処理を行ってい
るため、深さ方向での不純物濃度の偏りは生じていな
い。
【００４９】さらに、ボロンイオン１６を注入するとき
の加速電圧(エネルギー)を連続的に変化させれば、凡そ
均一な不純物濃度プロファイルが得られる。尚、前記熱
処理は、イオン注入されたイオンを活性化させるだけの
熱処理で充分である。このため、ｎ側へのボロンの熱拡
散は小さく抑えることができ、ｐｎ接合面は熱拡散が小
さいことから、この実施の形態の場合でも理想的な接合
面に近い状態を得ることができる。また、ｐ型仕切領域
１１の不純物濃度の制御はボロンイオン１６の注入で制
御を行っているため制御性に優れており、微細化する場
合にも、ボロンイオン１６の注入される領域の窓（マス
ク窓）を変えるだけでよい。尚、第２の実施の形態で
は、ｐ型仕切り領域１１をボロンイオン注入で形成して
いるが、ｎ型ドリフト領域１２をリンイオンあるいは砒
素イオン注入で形成しても構わない。
の加速電圧(エネルギー)を連続的に変化させれば、凡そ
均一な不純物濃度プロファイルが得られる。尚、前記熱
処理は、イオン注入されたイオンを活性化させるだけの
熱処理で充分である。このため、ｎ側へのボロンの熱拡
散は小さく抑えることができ、ｐｎ接合面は熱拡散が小
さいことから、この実施の形態の場合でも理想的な接合
面に近い状態を得ることができる。また、ｐ型仕切領域
１１の不純物濃度の制御はボロンイオン１６の注入で制
御を行っているため制御性に優れており、微細化する場
合にも、ボロンイオン１６の注入される領域の窓（マス
ク窓）を変えるだけでよい。尚、第２の実施の形態で
は、ｐ型仕切り領域１１をボロンイオン注入で形成して
いるが、ｎ型ドリフト領域１２をリンイオンあるいは砒
素イオン注入で形成しても構わない。
【００５０】［第３の実施の形態］次に、本発明におけ
る超接合ＭＯＳＦＥＴの第３の実施の形態の製造方法に
ついて説明する。図１５〜図２０は、本発明の第３の実
施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で
示した製造方法の工程図である。すなわち、第３の実施
の形態は、ｎ型の高比抵抗基体の表面層にＭＯＳＦＥＴ
を形成した後、裏面からボロンとリンの高エネルギーイ
オンを注入して熱処理を行い、ｐ型仕切領域１１及びｎ
型ドリフト領域１２を形成している点が、第２の実施の
形態の製造方法と異なっている。したがって、第３の実
施の形態は、第２の実施の形態において、図１７のリン
イオン１７の注入工程が追加されたものである。
る超接合ＭＯＳＦＥＴの第３の実施の形態の製造方法に
ついて説明する。図１５〜図２０は、本発明の第３の実
施の形態における縦型超接合ＭＯＳＦＥＴの素子断面で
示した製造方法の工程図である。すなわち、第３の実施
の形態は、ｎ型の高比抵抗基体の表面層にＭＯＳＦＥＴ
を形成した後、裏面からボロンとリンの高エネルギーイ
オンを注入して熱処理を行い、ｐ型仕切領域１１及びｎ
型ドリフト領域１２を形成している点が、第２の実施の
形態の製造方法と異なっている。したがって、第３の実
施の形態は、第２の実施の形態において、図１７のリン
イオン１７の注入工程が追加されたものである。
【００５１】図１５に示す工程においては、図９に示す
ようなｎ型半導体基体１ではなく、ｎ-半導体基体２１
の表面層にＭＯＳＦＥＴを形成する。そして、裏面よ
り、図１６に示す工程においてレジストマスク８をマス
クとして高エネルギーのボロンイオン１６を注入し、さ
らに、図１７に示す工程において図１６のレジストマス
ク８の除去後、再度レジストマスク８を形成して高エネ
ルギーのリンイオン１７を注入し、図１８の工程におい
て熱処理によってｐ型エピタキシャル層１０を形成して
いる。このようにして、図２０に示すように、ｐ型仕切
領域１１及びｎ型ドリフト領域１２を、ボロンとリンの
高エネルギーイオン注入と活性化に必要な1000℃程度の
熱処理によって形成しているため、不純物濃度の制御を
容易に行うことができる。
ようなｎ型半導体基体１ではなく、ｎ-半導体基体２１
の表面層にＭＯＳＦＥＴを形成する。そして、裏面よ
り、図１６に示す工程においてレジストマスク８をマス
クとして高エネルギーのボロンイオン１６を注入し、さ
らに、図１７に示す工程において図１６のレジストマス
ク８の除去後、再度レジストマスク８を形成して高エネ
ルギーのリンイオン１７を注入し、図１８の工程におい
て熱処理によってｐ型エピタキシャル層１０を形成して
いる。このようにして、図２０に示すように、ｐ型仕切
領域１１及びｎ型ドリフト領域１２を、ボロンとリンの
高エネルギーイオン注入と活性化に必要な1000℃程度の
熱処理によって形成しているため、不純物濃度の制御を
容易に行うことができる。
【００５２】図２１は、図２０における各断面の不純物
濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−
Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロフ
ァイルを示している。すなわち、図２１（ｂ）のｎ型ド
リフト領域１２の不純物濃度プロファイル及び図２１
（ｃ）のｐ型仕切り領域１１の不純物濃度プロファイル
は、ボロンイオン及びリンイオン注入と熱処理によって
形成されるために波形となるが、何れの場合も、深さ方
向での不純物濃度の偏りは生じていない。尚、ｐｎ接合
面は熱拡散が小さいことから、この実施の形態の場合で
も理想的な接合面に近い。
濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−
Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロフ
ァイルを示している。すなわち、図２１（ｂ）のｎ型ド
リフト領域１２の不純物濃度プロファイル及び図２１
（ｃ）のｐ型仕切り領域１１の不純物濃度プロファイル
は、ボロンイオン及びリンイオン注入と熱処理によって
形成されるために波形となるが、何れの場合も、深さ方
向での不純物濃度の偏りは生じていない。尚、ｐｎ接合
面は熱拡散が小さいことから、この実施の形態の場合で
も理想的な接合面に近い。
【００５３】図２２、図２３は、第１〜第３の実施の形
態の製造方法によって製造された縦型超接合ＭＯＳＦＥ
Ｔの断面斜視図であり、図２２は並列ｐｎ層が平行構
造、図２３は並列ｐｎ層が直角構造の超接合ＭＯＳＦＥ
Ｔを示す。すなわち、前述の第１の実施の形態〜第３の
実施の形態によって製造された縦型超接合ＭＯＳＦＥＴ
は、表面に形成されたＭＯＳＦＥＴと、ｐ型仕切り領域
１１及びｎ型ドリフト領域１２からなる並列ｐｎ層との
平面的な位置関係は、図２２に示すように平行構造に形
成することもできるし、図２３のように直角構造に形成
することもできる。図２３のように、表面ＭＯＳＦＥＴ
に対して並列ｐｎ層を直角構造に形成することにより、
表面ＭＯＳＦＥＴとの位置合わせの必要がなくなり、並
列ｐｎ層の微細化が一層容易となる。尚、これらの図の
縦型超接合ＭＯＳＦＥＴの詳細な構造については図１で
説明済みである。
態の製造方法によって製造された縦型超接合ＭＯＳＦＥ
Ｔの断面斜視図であり、図２２は並列ｐｎ層が平行構
造、図２３は並列ｐｎ層が直角構造の超接合ＭＯＳＦＥ
Ｔを示す。すなわち、前述の第１の実施の形態〜第３の
実施の形態によって製造された縦型超接合ＭＯＳＦＥＴ
は、表面に形成されたＭＯＳＦＥＴと、ｐ型仕切り領域
１１及びｎ型ドリフト領域１２からなる並列ｐｎ層との
平面的な位置関係は、図２２に示すように平行構造に形
成することもできるし、図２３のように直角構造に形成
することもできる。図２３のように、表面ＭＯＳＦＥＴ
に対して並列ｐｎ層を直角構造に形成することにより、
表面ＭＯＳＦＥＴとの位置合わせの必要がなくなり、並
列ｐｎ層の微細化が一層容易となる。尚、これらの図の
縦型超接合ＭＯＳＦＥＴの詳細な構造については図１で
説明済みである。
【００５４】［第４の実施の形態］次に、本発明におけ
る超接合ＭＯＳＦＥＴの第４の実施の形態の製造方法に
ついて説明する。図２４〜図２６は、縦型超接合ＭＯＳ
ＦＥＴの製造方法で表面ＭＯＳＦＥＴを形成する手順を
示す工程図である。また、図２７〜図３２は、図２４〜
図２６で形成された表面ＭＯＳＦＥＴを用いて超接合Ｍ
ＯＳＦＥＴを製造する製造方法を示す工程図である。し
たがって、第４の実施の形態は、図２４〜図２６の工程
で形成された表面ＭＯＳＦＥＴ部と、図２７〜図３２の
工程で形成された並列ｐｎ層部とを個別に製造し、貼り
合せ法によって超接合ＭＯＳＦＥＴを製造する方法であ
る。
る超接合ＭＯＳＦＥＴの第４の実施の形態の製造方法に
ついて説明する。図２４〜図２６は、縦型超接合ＭＯＳ
ＦＥＴの製造方法で表面ＭＯＳＦＥＴを形成する手順を
示す工程図である。また、図２７〜図３２は、図２４〜
図２６で形成された表面ＭＯＳＦＥＴを用いて超接合Ｍ
ＯＳＦＥＴを製造する製造方法を示す工程図である。し
たがって、第４の実施の形態は、図２４〜図２６の工程
で形成された表面ＭＯＳＦＥＴ部と、図２７〜図３２の
工程で形成された並列ｐｎ層部とを個別に製造し、貼り
合せ法によって超接合ＭＯＳＦＥＴを製造する方法であ
る。
【００５５】すなわち、図２４〜図２６は、通常の２重
拡散によるＭＯＳＦＥＴの製造工程を示している。先
ず、前述の図２に示した第１の実施の形態の場合と同様
に、図２４の工程においてｎ型半導体基体１を用意して
コンタクトホール形成し、図２５の工程において表面Ｍ
ＯＳＦＥＴを形成した後にソース電極１５を形成する。
その後は、第１の実施の形態の工程とは異なり、図２６
の工程において、裏面から機械的研磨を行い、所定の厚
さの表面ＭＯＳＦＥＴ部を形成する。尚、研磨されて残
されるｎ型半導体基体１（すなわち、Si部）の厚さは、
ｐベース領域２の接合深さ（xj）以下が望ましい。
拡散によるＭＯＳＦＥＴの製造工程を示している。先
ず、前述の図２に示した第１の実施の形態の場合と同様
に、図２４の工程においてｎ型半導体基体１を用意して
コンタクトホール形成し、図２５の工程において表面Ｍ
ＯＳＦＥＴを形成した後にソース電極１５を形成する。
その後は、第１の実施の形態の工程とは異なり、図２６
の工程において、裏面から機械的研磨を行い、所定の厚
さの表面ＭＯＳＦＥＴ部を形成する。尚、研磨されて残
されるｎ型半導体基体１（すなわち、Si部）の厚さは、
ｐベース領域２の接合深さ（xj）以下が望ましい。
【００５６】次に、図２７の工程において、ｎ+低抵抗
半導体基体３１上にｎエピタキシャル成長層３２が形成
された半導体基体を用意し、図２８の工程において、ｎ
+低抵抗半導体基体３１上のｎ型半導体（ｎエピタキシ
ャル成長層３２）の表面からＣＶＤで酸化膜７を堆積
し、その表面にｐ型仕切り領域となる領域をフォトリソ
グラフィーによりレジストマスク８で形成し、酸化膜７
をエッチングイオン９によってエッチングする。そし
て、図２９の工程において、レジストマスク８を除去し
た後、酸化膜７をマスクにして異方性エッチングで溝を
形成する。さらに、図３０の工程において、酸化膜７上
にはSi単結晶が成長しない特性を利用した選択エピタキ
シャル成長によってｐ型不純物の埋め込みを行ない、ｐ
型エピタキシャル層１０を成長させてｐ型仕切領域を形
成し、酸化膜７を除去した後、表面を機械的に研磨して
並列ｐｎ層を所定の厚さに形成する。
半導体基体３１上にｎエピタキシャル成長層３２が形成
された半導体基体を用意し、図２８の工程において、ｎ
+低抵抗半導体基体３１上のｎ型半導体（ｎエピタキシ
ャル成長層３２）の表面からＣＶＤで酸化膜７を堆積
し、その表面にｐ型仕切り領域となる領域をフォトリソ
グラフィーによりレジストマスク８で形成し、酸化膜７
をエッチングイオン９によってエッチングする。そし
て、図２９の工程において、レジストマスク８を除去し
た後、酸化膜７をマスクにして異方性エッチングで溝を
形成する。さらに、図３０の工程において、酸化膜７上
にはSi単結晶が成長しない特性を利用した選択エピタキ
シャル成長によってｐ型不純物の埋め込みを行ない、ｐ
型エピタキシャル層１０を成長させてｐ型仕切領域を形
成し、酸化膜７を除去した後、表面を機械的に研磨して
並列ｐｎ層を所定の厚さに形成する。
【００５７】次に、図３１の工程において、図２４〜図
２６の工程で形成された表面ＭＯＳＦＥＴと図２７〜図
３０の工程で形成された並列ｐｎ層とを、所定の貼り合
せ面１８によって貼り合せてから熱処理を行ない、図３
２に示すような超接合ＭＯＳＦＥＴを形成する。また、
前述の工程において、貼り合せを行なう前に、貼り合せ
面の自然酸化膜をＨＦ水溶液で除去しておく。さらに、
貼り合せ時の熱処理温度は、ソース電極１５であるＡｌ
−Ｓｉの共融温度以下の400℃程度であり、且つ加圧下
のもとで熱処理を行なう。尚、溝の形成及び選択エピタ
キシャルの方法、並びに図３２の超接合ＭＯＳＦＥＴの
構造に関しては、前述の第１の実施の形態と同じである
ので、詳細な説明は省略する。
２６の工程で形成された表面ＭＯＳＦＥＴと図２７〜図
３０の工程で形成された並列ｐｎ層とを、所定の貼り合
せ面１８によって貼り合せてから熱処理を行ない、図３
２に示すような超接合ＭＯＳＦＥＴを形成する。また、
前述の工程において、貼り合せを行なう前に、貼り合せ
面の自然酸化膜をＨＦ水溶液で除去しておく。さらに、
貼り合せ時の熱処理温度は、ソース電極１５であるＡｌ
−Ｓｉの共融温度以下の400℃程度であり、且つ加圧下
のもとで熱処理を行なう。尚、溝の形成及び選択エピタ
キシャルの方法、並びに図３２の超接合ＭＯＳＦＥＴの
構造に関しては、前述の第１の実施の形態と同じである
ので、詳細な説明は省略する。
【００５８】図３３は、図３２における各断面の不純物
濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−
Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロフ
ァイルを示している。第４の実施の形態では、表面のＭ
ＯＳＦＥＴ部と並列ｐｎ層部とを個別に形成しているの
で、図３３（ｂ）に示すように、ｎ型ドリフト領域１２
の不純物濃度が深さ方向に均一となっており、また、図
３３（ｃ）に示すように、ｐ型仕切領域１１の不純物濃
度も深さ方向に均一となっており、ｐｎ接合面は理想的
な接合である。さらに、補償効果による不純物濃度のば
らつきが殆ど無く、各領域における不純物濃度の制御は
容易である。また、ＭＯＳＦＥＴ部と並列ｐｎ層部が貼
り合せで形成されているので、貼り合せ部での不純物濃
度プロファイルは急峻である。
濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−
Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度プロフ
ァイルを示している。第４の実施の形態では、表面のＭ
ＯＳＦＥＴ部と並列ｐｎ層部とを個別に形成しているの
で、図３３（ｂ）に示すように、ｎ型ドリフト領域１２
の不純物濃度が深さ方向に均一となっており、また、図
３３（ｃ）に示すように、ｐ型仕切領域１１の不純物濃
度も深さ方向に均一となっており、ｐｎ接合面は理想的
な接合である。さらに、補償効果による不純物濃度のば
らつきが殆ど無く、各領域における不純物濃度の制御は
容易である。また、ＭＯＳＦＥＴ部と並列ｐｎ層部が貼
り合せで形成されているので、貼り合せ部での不純物濃
度プロファイルは急峻である。
【００５９】［第５の実施の形態］次に、本発明におけ
る超接合ＭＯＳＦＥＴの第５の実施の形態の製造方法に
ついて説明する。図３４〜３８は、本発明の第５の実施
の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工
程図である。第５の実施の形態が、第４の実施の形態の
工程と異なるところは、並列ｐｎ層部形成におけるｐ型
仕切り領域１１をボロンの高エネルギーイオン注入と熱
処理で形成している点であり、その他は第４の実施の形
態と全く同じである。すなわち、図３５の工程におい
て、ボロンイオン１６を注入して並列ｐｎ層を形成して
いるところのみが第４の実施の形態と異なっている。ま
た、貼り合せされる表面ＭＯＳＦＥＴを形成する工程は
前述の図２４〜図２６の工程と同じである。したがっ
て、図３８に示すように形成された超接合ＭＯＳＦＥＴ
は、図３２の超接合ＭＯＳＦＥＴの構成と全く同じであ
る。
る超接合ＭＯＳＦＥＴの第５の実施の形態の製造方法に
ついて説明する。図３４〜３８は、本発明の第５の実施
の形態における縦型超接合ＭＯＳＦＥＴの製造方法の工
程図である。第５の実施の形態が、第４の実施の形態の
工程と異なるところは、並列ｐｎ層部形成におけるｐ型
仕切り領域１１をボロンの高エネルギーイオン注入と熱
処理で形成している点であり、その他は第４の実施の形
態と全く同じである。すなわち、図３５の工程におい
て、ボロンイオン１６を注入して並列ｐｎ層を形成して
いるところのみが第４の実施の形態と異なっている。ま
た、貼り合せされる表面ＭＯＳＦＥＴを形成する工程は
前述の図２４〜図２６の工程と同じである。したがっ
て、図３８に示すように形成された超接合ＭＯＳＦＥＴ
は、図３２の超接合ＭＯＳＦＥＴの構成と全く同じであ
る。
【００６０】また、図３９は、図３８における各断面の
不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）
はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度
プロファイルを示している。この実施の形態の場合は、
ボロンイオン１６の注入と熱処理によってｐｎ層が形成
されるため、図３９（ｃ）に示すように、ｐ型仕切り領
域１１の不純物濃度プロファイルは波形となっている。
但し、複数領域に亘って所定位置へボロンイオン１６を
注入した後、熱処理を行っているため、深さ方向での不
純物濃度の偏りは生じていない。
不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）
はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度
プロファイルを示している。この実施の形態の場合は、
ボロンイオン１６の注入と熱処理によってｐｎ層が形成
されるため、図３９（ｃ）に示すように、ｐ型仕切り領
域１１の不純物濃度プロファイルは波形となっている。
但し、複数領域に亘って所定位置へボロンイオン１６を
注入した後、熱処理を行っているため、深さ方向での不
純物濃度の偏りは生じていない。
【００６１】［第６の実施の形態］次に、本発明におけ
る超接合ＭＯＳＦＥＴの第６の実施の形態の製造方法に
ついて説明する。図４０〜図４５は、本発明の第６の実
施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の
工程図である。第６の実施の形態が、第５の実施の形態
と異なるところは、並列ｐｎ層部の形成におけるｐ型仕
切領域１１及びｎ型ドリフト領域１２を、ボロンとリン
の高エネルギーイオン注入と熱処理で形成している点で
ある。したがって、第６の実施の形態では、図４１の工
程においてボロンイオン１６を注入した後に、図４２の
工程においてリンイオン１７を注入しており、その他の
工程は第５の実施の形態に示した製造方法と同じであ
る。
る超接合ＭＯＳＦＥＴの第６の実施の形態の製造方法に
ついて説明する。図４０〜図４５は、本発明の第６の実
施の形態における縦型超接合ＭＯＳＦＥＴの製造方法の
工程図である。第６の実施の形態が、第５の実施の形態
と異なるところは、並列ｐｎ層部の形成におけるｐ型仕
切領域１１及びｎ型ドリフト領域１２を、ボロンとリン
の高エネルギーイオン注入と熱処理で形成している点で
ある。したがって、第６の実施の形態では、図４１の工
程においてボロンイオン１６を注入した後に、図４２の
工程においてリンイオン１７を注入しており、その他の
工程は第５の実施の形態に示した製造方法と同じであ
る。
【００６２】また、図４６は、図４５における各断面の
不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）
はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度
プロファイルを示している。すなわち、この実施の形態
の場合は、図２１で説明したように、図４６（ｂ）のｎ
型ドリフト領域１２の不純物濃度プロファイル及び図４
６（ｃ）のｐ型仕切領域１１の不純物濃度プロファイル
は、ボロンイオン及びリンイオン注入と熱処理によって
形成されるため波形となっているが、何れの場合も、深
さ方向での不純物濃度の偏りは生じていない。尚、ｐｎ
接合面は熱拡散が小さいことから、この実施の形態の場
合でも理想的な接合面に近い。
不純物濃度分布を示し、（ａ）はＡ−Ａ’断面、（ｂ）
はＢ−Ｂ’断面、（ｃ）はＣ−Ｃ’断面での不純物濃度
プロファイルを示している。すなわち、この実施の形態
の場合は、図２１で説明したように、図４６（ｂ）のｎ
型ドリフト領域１２の不純物濃度プロファイル及び図４
６（ｃ）のｐ型仕切領域１１の不純物濃度プロファイル
は、ボロンイオン及びリンイオン注入と熱処理によって
形成されるため波形となっているが、何れの場合も、深
さ方向での不純物濃度の偏りは生じていない。尚、ｐｎ
接合面は熱拡散が小さいことから、この実施の形態の場
合でも理想的な接合面に近い。
【００６３】図４７、図４８は、第４〜第６の実施の形
態の製造方法によって製造された縦型超接合ＭＯＳＦＥ
Ｔの断面斜視図であり、図４７は並列ｐｎ層が平行構
造、図４８は並列ｐｎ層が直角構造の超接合ＭＯＳＦＥ
Ｔを示す。すなわち、前述の第４の実施の形態〜第６の
実施の形態によって製造された縦型超接合ＭＯＳＦＥＴ
は、表面に形成されたＭＯＳＦＥＴと、ｐ型仕切領域１
１及びｎ型ドリフト領域１２からなる並列ｐｎ層との平
面的な位置関係は、図４７に示すように平行構造に形成
することもできるし、図４８に示すように直角構造に形
成することもできる。図４８に示すように、表面ＭＯＳ
ＦＥＴに対して並列ｐｎ層を直角構造に形成することに
より、表面ＭＯＳＦＥＴとの合わせの必要がなくなり、
並列ｐｎ層の微細化が一層容易となる。
態の製造方法によって製造された縦型超接合ＭＯＳＦＥ
Ｔの断面斜視図であり、図４７は並列ｐｎ層が平行構
造、図４８は並列ｐｎ層が直角構造の超接合ＭＯＳＦＥ
Ｔを示す。すなわち、前述の第４の実施の形態〜第６の
実施の形態によって製造された縦型超接合ＭＯＳＦＥＴ
は、表面に形成されたＭＯＳＦＥＴと、ｐ型仕切領域１
１及びｎ型ドリフト領域１２からなる並列ｐｎ層との平
面的な位置関係は、図４７に示すように平行構造に形成
することもできるし、図４８に示すように直角構造に形
成することもできる。図４８に示すように、表面ＭＯＳ
ＦＥＴに対して並列ｐｎ層を直角構造に形成することに
より、表面ＭＯＳＦＥＴとの合わせの必要がなくなり、
並列ｐｎ層の微細化が一層容易となる。
【００６４】図４９、図５０は、第４〜第６の実施の形
態の製造方法によって製造された縦型超接合ＭＯＳＦＥ
Ｔで、貼り合せ面を２面とした場合の断面斜視図であ
り、図４９は並列ｐｎ層が平行構造、図５０は並列ｐｎ
層が直角構造の超接合ＭＯＳＦＥＴを示す。すなわち、
図４７、図４８に示したＭＯＳＦＥＴでは、縦型超接合
ＭＯＳＦＥＴの表面ＭＯＳＦＥＴと並列ｐｎ層の貼り合
せ面１８は１面だけであるが、図４９、図５０のよう
に、貼り合せ面１８ａ、１８ｂを２面設けてもよく、且
つそれぞれの面で平面的に直交していても構わない。素
子の高耐圧化を図る場合には、並列ｐｎ層の厚さを厚く
しなければならないが、このような貼り合せ法を用いれ
ば、容易に任意の厚さにすることが可能となる。
態の製造方法によって製造された縦型超接合ＭＯＳＦＥ
Ｔで、貼り合せ面を２面とした場合の断面斜視図であ
り、図４９は並列ｐｎ層が平行構造、図５０は並列ｐｎ
層が直角構造の超接合ＭＯＳＦＥＴを示す。すなわち、
図４７、図４８に示したＭＯＳＦＥＴでは、縦型超接合
ＭＯＳＦＥＴの表面ＭＯＳＦＥＴと並列ｐｎ層の貼り合
せ面１８は１面だけであるが、図４９、図５０のよう
に、貼り合せ面１８ａ、１８ｂを２面設けてもよく、且
つそれぞれの面で平面的に直交していても構わない。素
子の高耐圧化を図る場合には、並列ｐｎ層の厚さを厚く
しなければならないが、このような貼り合せ法を用いれ
ば、容易に任意の厚さにすることが可能となる。
【００６５】以上述べた実施の形態は本発明を説明する
ための一例であり、本発明は、上記の実施の形態に限定
されるものではなく、発明の要旨の範囲で種々の変形が
可能である。例えば、前述の各実施の形態はＭＯＳＦＥ
Ｔの製造方法を例に挙げて述べたが、これに限ることは
なく、ショットキーバリアダイオードやＦＷＤやＩＧＢ
Ｔやバイポーラトランジスタなどの製造方法においても
本発明が適用できることは勿論である。
ための一例であり、本発明は、上記の実施の形態に限定
されるものではなく、発明の要旨の範囲で種々の変形が
可能である。例えば、前述の各実施の形態はＭＯＳＦＥ
Ｔの製造方法を例に挙げて述べたが、これに限ることは
なく、ショットキーバリアダイオードやＦＷＤやＩＧＢ
Ｔやバイポーラトランジスタなどの製造方法においても
本発明が適用できることは勿論である。
【００６６】
【発明の効果】以上説明したように、本発明によれば、
並列ｐｎ層が受ける熱処理回数を削減することができ
て、その特性劣化を防止できると共に、製造工程が簡単
となって、安価に且つ量産性良く製造できる半導体素子
を得ることができるという効果を奏する。
並列ｐｎ層が受ける熱処理回数を削減することができ
て、その特性劣化を防止できると共に、製造工程が簡単
となって、安価に且つ量産性良く製造できる半導体素子
を得ることができるという効果を奏する。
【図１】本発明の実施の形態に係る縦型超接合ＭＯＳＦ
ＥＴの部分断面を示す斜視図である。
ＥＴの部分断面を示す斜視図である。
【図２】本発明の第1の実施の形態における縦型超接合
ＭＯＳＦＥＴの素子断面で示した製造方法の工程図であ
る。
ＭＯＳＦＥＴの素子断面で示した製造方法の工程図であ
る。
【図３】本発明の第1の実施の形態における縦型超接合
ＭＯＳＦＥＴの素子断面で示した製造方法の工程図であ
る。
ＭＯＳＦＥＴの素子断面で示した製造方法の工程図であ
る。
【図４】本発明の第1の実施の形態における縦型超接合
ＭＯＳＦＥＴの素子断面で示した製造方法の工程図であ
る。
ＭＯＳＦＥＴの素子断面で示した製造方法の工程図であ
る。
【図５】本発明の第1の実施の形態における縦型超接合
ＭＯＳＦＥＴの素子断面で示した製造方法の工程図であ
る。
ＭＯＳＦＥＴの素子断面で示した製造方法の工程図であ
る。
【図６】本発明の第1の実施の形態における縦型超接合
ＭＯＳＦＥＴの素子断面で示した製造方法の工程図であ
る。
ＭＯＳＦＥＴの素子断面で示した製造方法の工程図であ
る。
【図７】本発明の第1の実施の形態における縦型超接合
ＭＯＳＦＥＴの素子断面で示した製造方法の工程図であ
る。
ＭＯＳＦＥＴの素子断面で示した製造方法の工程図であ
る。
【図８】図７における各断面の不純物濃度分布を示し、
（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）
はＣ−Ｃ’断面での不純物濃度プロファイルを示す図で
ある。
（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、（ｃ）
はＣ−Ｃ’断面での不純物濃度プロファイルを示す図で
ある。
【図９】本発明の第２の実施の形態における縦型超接合
ＭＯＳＦＥＴの素子断面で示した製造方法の工程図であ
る。
ＭＯＳＦＥＴの素子断面で示した製造方法の工程図であ
る。
【図１０】本発明の第２の実施の形態における縦型超接
合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図で
ある。
合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図で
ある。
【図１１】本発明の第２の実施の形態における縦型超接
合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図で
ある。
合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図で
ある。
【図１２】本発明の第２の実施の形態における縦型超接
合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図で
ある。
合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図で
ある。
【図１３】本発明の第２の実施の形態における縦型超接
合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図で
ある。
合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図で
ある。
【図１４】図１３における各断面の不純物濃度分布を示
し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、
（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示
す図である。
し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、
（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示
す図である。
【図１５】本発明の第３の実施の形態における縦型超接
合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図で
ある。
合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図で
ある。
【図１６】本発明の第３の実施の形態における縦型超接
合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図で
ある。
合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図で
ある。
【図１７】本発明の第３の実施の形態における縦型超接
合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図で
ある。
合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図で
ある。
【図１８】本発明の第３の実施の形態における縦型超接
合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図で
ある。
合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図で
ある。
【図１９】本発明の第３の実施の形態における縦型超接
合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図で
ある。
合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図で
ある。
【図２０】本発明の第３の実施の形態における縦型超接
合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図で
ある。
合ＭＯＳＦＥＴの素子断面で示した製造方法の工程図で
ある。
【図２１】図２０における各断面の不純物濃度分布を示
し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、
（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示
す図である。
し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、
（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示
す図である。
【図２２】第１〜第３の実施の形態の製造方法によって
製造された縦型超接合ＭＯＳＦＥＴの断面斜視図であ
り、並列ｐｎ層が平行構造のものを示す図である。
製造された縦型超接合ＭＯＳＦＥＴの断面斜視図であ
り、並列ｐｎ層が平行構造のものを示す図である。
【図２３】第１〜第３の実施の形態の製造方法によって
製造された縦型超接合ＭＯＳＦＥＴの断面斜視図であ
り、並列ｐｎ層が直角構造の超接合ＭＯＳＦＥＴを示す
図である。
製造された縦型超接合ＭＯＳＦＥＴの断面斜視図であ
り、並列ｐｎ層が直角構造の超接合ＭＯＳＦＥＴを示す
図である。
【図２４】本発明の第４の実施の形態において、縦型超
接合ＭＯＳＦＥＴの製造方法で表面ＭＯＳＦＥＴを形成
する手順を示す工程図である。
接合ＭＯＳＦＥＴの製造方法で表面ＭＯＳＦＥＴを形成
する手順を示す工程図である。
【図２５】本発明の第４の実施の形態において、縦型超
接合ＭＯＳＦＥＴの製造方法で表面ＭＯＳＦＥＴを形成
する手順を示す工程図である。
接合ＭＯＳＦＥＴの製造方法で表面ＭＯＳＦＥＴを形成
する手順を示す工程図である。
【図２６】本発明の第４の実施の形態において、縦型超
接合ＭＯＳＦＥＴの製造方法で表面ＭＯＳＦＥＴを形成
する手順を示す工程図である。
接合ＭＯＳＦＥＴの製造方法で表面ＭＯＳＦＥＴを形成
する手順を示す工程図である。
【図２７】図２４〜図２６で形成された表面ＭＯＳＦＥ
Ｔを用いて超接合ＭＯＳＦＥＴを製造する、第４の実施
の形態の製造方法を示す工程図である。
Ｔを用いて超接合ＭＯＳＦＥＴを製造する、第４の実施
の形態の製造方法を示す工程図である。
【図２８】図２４〜図２６で形成された表面ＭＯＳＦＥ
Ｔを用いて超接合ＭＯＳＦＥＴを製造する、第４の実施
の形態の製造方法を示す工程図である。
Ｔを用いて超接合ＭＯＳＦＥＴを製造する、第４の実施
の形態の製造方法を示す工程図である。
【図２９】図２４〜図２６で形成された表面ＭＯＳＦＥ
Ｔを用いて超接合ＭＯＳＦＥＴを製造する、第４の実施
の形態の製造方法を示す工程図である。
Ｔを用いて超接合ＭＯＳＦＥＴを製造する、第４の実施
の形態の製造方法を示す工程図である。
【図３０】図２４〜図２６で形成された表面ＭＯＳＦＥ
Ｔを用いて超接合ＭＯＳＦＥＴを製造する、第４の実施
の形態の製造方法を示す工程図である。
Ｔを用いて超接合ＭＯＳＦＥＴを製造する、第４の実施
の形態の製造方法を示す工程図である。
【図３１】図２４〜図２６で形成された表面ＭＯＳＦＥ
Ｔを用いて超接合ＭＯＳＦＥＴを製造する、第４の実施
の形態の製造方法を示す工程図である。
Ｔを用いて超接合ＭＯＳＦＥＴを製造する、第４の実施
の形態の製造方法を示す工程図である。
【図３２】図２４〜図２６で形成された表面ＭＯＳＦＥ
Ｔを用いて超接合ＭＯＳＦＥＴを製造する、第４の実施
の形態の製造方法を示す工程図である。
Ｔを用いて超接合ＭＯＳＦＥＴを製造する、第４の実施
の形態の製造方法を示す工程図である。
【図３３】図３２における各断面の不純物濃度分布を示
し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、
（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示
す図である。
し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、
（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示
す図である。
【図３４】本発明の第５の実施の形態における縦型超接
合ＭＯＳＦＥＴの製造方法の工程図である。
合ＭＯＳＦＥＴの製造方法の工程図である。
【図３５】本発明の第５の実施の形態における縦型超接
合ＭＯＳＦＥＴの製造方法の工程図である。
合ＭＯＳＦＥＴの製造方法の工程図である。
【図３６】本発明の第５の実施の形態における縦型超接
合ＭＯＳＦＥＴの製造方法の工程図である。
合ＭＯＳＦＥＴの製造方法の工程図である。
【図３７】本発明の第５の実施の形態における縦型超接
合ＭＯＳＦＥＴの製造方法の工程図である。
合ＭＯＳＦＥＴの製造方法の工程図である。
【図３８】本発明の第５の実施の形態における縦型超接
合ＭＯＳＦＥＴの製造方法の工程図である。
合ＭＯＳＦＥＴの製造方法の工程図である。
【図３９】図３８における各断面の不純物濃度分布を示
し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、
（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示
す図である。
し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、
（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示
す図である。
【図４０】本発明の第６の実施の形態における縦型超接
合ＭＯＳＦＥＴの製造方法の工程図である。
合ＭＯＳＦＥＴの製造方法の工程図である。
【図４１】本発明の第６の実施の形態における縦型超接
合ＭＯＳＦＥＴの製造方法の工程図である。
合ＭＯＳＦＥＴの製造方法の工程図である。
【図４２】本発明の第６の実施の形態における縦型超接
合ＭＯＳＦＥＴの製造方法の工程図である。
合ＭＯＳＦＥＴの製造方法の工程図である。
【図４３】本発明の第６の実施の形態における縦型超接
合ＭＯＳＦＥＴの製造方法の工程図である。
合ＭＯＳＦＥＴの製造方法の工程図である。
【図４４】本発明の第６の実施の形態における縦型超接
合ＭＯＳＦＥＴの製造方法の工程図である。
合ＭＯＳＦＥＴの製造方法の工程図である。
【図４５】本発明の第６の実施の形態における縦型超接
合ＭＯＳＦＥＴの製造方法の工程図である。
合ＭＯＳＦＥＴの製造方法の工程図である。
【図４６】図４５における各断面の不純物濃度分布を示
し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、
（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示
す図である。
し、（ａ）はＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面、
（ｃ）はＣ−Ｃ’断面での不純物濃度プロファイルを示
す図である。
【図４７】第４〜第６の実施の形態の製造方法によって
製造された縦型超接合ＭＯＳＦＥＴの断面斜視図であ
り、並列ｐｎ層が平行構造である場合を示す図である。
製造された縦型超接合ＭＯＳＦＥＴの断面斜視図であ
り、並列ｐｎ層が平行構造である場合を示す図である。
【図４８】第４〜第６の実施の形態の製造方法によって
製造された縦型超接合ＭＯＳＦＥＴの断面斜視図であ
り、並列ｐｎ層が直角構造である場合を示す図である。
製造された縦型超接合ＭＯＳＦＥＴの断面斜視図であ
り、並列ｐｎ層が直角構造である場合を示す図である。
【図４９】第４〜第６の実施の形態の製造方法によって
製造された縦型超接合ＭＯＳＦＥＴで、貼り合せ面を２
面とした場合の断面斜視図であり、並列ｐｎ層が平行構
造である場合を示す図である。
製造された縦型超接合ＭＯＳＦＥＴで、貼り合せ面を２
面とした場合の断面斜視図であり、並列ｐｎ層が平行構
造である場合を示す図である。
【図５０】第４〜第６の実施の形態の製造方法によって
製造された縦型超接合ＭＯＳＦＥＴで、貼り合せ面を２
面とした場合の断面斜視図であり、並列ｐｎ層が直角構
造である場合を示す図である。
製造された縦型超接合ＭＯＳＦＥＴで、貼り合せ面を２
面とした場合の断面斜視図であり、並列ｐｎ層が直角構
造である場合を示す図である。
【図５１】従来の縦型ＭＯＳＦＥＴの部分断面図であ
る。
る。
【図５２】従来の別な縦型ＭＯＳＦＥＴの部分断面図で
ある。
ある。
１ ｎ型半導体基体、２、５３、６３ ｐベース領域、
３ ｐ+ コンタクト領域、４、５４、６４ ｎ+ ソース
領域、５、５６、６６ ゲート電極層、６ 層間絶縁
膜、７ 酸化膜、８ レジストマスク、９ エッチング
イオン、１０ p型エピタキシャル層、１１ ｐ型仕切
領域、１２ ｎ型ドリフト領域、１３、５１，６１ ｎ
+ ドレイン層、１４、５８、６８ ドレイン電極、１
５、５７、６７ ソース電極、１６ ボロンイオン、１
７ リンイオン、１８ 貼り合せ面、２１ ｎ-半導体
基体、３１ ｎ+低抵抗半導体基体、３２ ｎエピタキ
シャル成長層、３３ ｎ-エピタキシャル層、４０ ｎ
チャネル層、４１、５５、６５ゲート絶縁膜、４２ 半
導体基体領域、５２、６２ ドリフト層、６２ａ ｎド
リフト領域、６２ｂ ｐドリフト領域。
３ ｐ+ コンタクト領域、４、５４、６４ ｎ+ ソース
領域、５、５６、６６ ゲート電極層、６ 層間絶縁
膜、７ 酸化膜、８ レジストマスク、９ エッチング
イオン、１０ p型エピタキシャル層、１１ ｐ型仕切
領域、１２ ｎ型ドリフト領域、１３、５１，６１ ｎ
+ ドレイン層、１４、５８、６８ ドレイン電極、１
５、５７、６７ ソース電極、１６ ボロンイオン、１
７ リンイオン、１８ 貼り合せ面、２１ ｎ-半導体
基体、３１ ｎ+低抵抗半導体基体、３２ ｎエピタキ
シャル成長層、３３ ｎ-エピタキシャル層、４０ ｎ
チャネル層、４１、５５、６５ゲート絶縁膜、４２ 半
導体基体領域、５２、６２ ドリフト層、６２ａ ｎド
リフト領域、６２ｂ ｐドリフト領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩本 進 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 佐藤 高広 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 上野 勝典 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 国原 健二 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内
Claims (27)
- 【請求項１】 第一の主面と第二の主面間に第一導電型
第一領域と第二導電型第二領域とを交互に形成してなる
並列ｐｎ層を備える半導体素子の製造方法において、 前記第一の主面にデバイス構造を有し、前記並列ｐｎ層
は、前記第一導電型第一領域と前記第二導電型第二領域
のうち、少なくとも一方の領域の一部を、該ｐｎ層が形
成される基体に対して、前記第二の主面側から形成する
ことによって形成されることを特徴とする半導体素子の
製造方法。 - 【請求項２】 前記デバイス構造がＭＩＳ構造またはｐ
ｎ接合またはショットキー接合のいずれかを含むことを
特徴とする請求項１に記載の半導体素子の製造方法。 - 【請求項３】 前記デバイス構造の少なくとも一部を形
成した後に、前記第一導電型第一領域と前記第二導電型
第二領域のうち、少なくとも一方の領域の一部を形成す
ることを特徴とする請求項１または請求項２に記載の半
導体素子の製造方法。 - 【請求項４】 前記第一導電型第一領域と前記第二導電
型第二領域のうち、少なくとも一方の領域の一部が、選
択的なエッチングにより形成された溝に、エピタキシャ
ル成長による埋め込みを行なって形成されることを特徴
とする請求項１乃至請求項３のいずれかに記載の半導体
素子の製造方法。 - 【請求項５】 前記エピタキシャル成長が選択エピタキ
シャル成長、または液相エピタキシャル成長であること
を特徴とする請求項４に記載の半導体素子の製造方法。 - 【請求項６】 前記選択的なエッチングが異方性エッチ
ングであることを特徴とする請求項４または請求項５に
記載の半導体素子の製造方法。 - 【請求項７】 前記第一導電型第一領域と前記第二導電
型第二領域のうち、少なくとも一方の領域の一部が、一
回以上の選択的なイオン注入による不純物導入と熱処理
により形成されることを特徴とする請求項１乃至請求項
３のいずれかに記載の半導体素子の製造方法。 - 【請求項８】 前記並列ｐｎ層が、該並列ｐｎ層の形成
前あるいは後に、前記第二の主面側からの機械的または
化学的研磨により、前記第一の主面からの厚さが所定の
厚さとなるように形成されることを特徴とする請求項４
乃至請求項７のいずれかに記載の半導体素子の製造方
法。 - 【請求項９】 前記並列ｐｎ層の第二の主面側に、第一
導電型あるいは第二導電型の不純物の導入と熱処理によ
り、第一導電型領域あるいは第二導電型領域を形成する
ことを特徴とする請求項４乃至請求項８のいずれかに記
載の半導体素子の製造方法。 - 【請求項１０】 前記第一導電型領域あるいは前記第二
導電型領域の不純物濃度が1×1018cm-3以上であること
を特徴とする請求項９に記載の半導体素子の製造方法。 - 【請求項１１】 第一の主面と第二の主面間に第一導電
型第一領域と第二導電型第二領域とを交互に形成してな
る並列ｐｎ層を備える半導体素子の製造方法において、 前記第一の主面を含む半導体部分と前記並列ｐｎ層の少
なくとも一部を含む半導体部分とを接続する工程を含む
ことを特徴とする半導体素子の製造方法。 - 【請求項１２】 前記並列ｐｎ層の少なくとも一部を含
む半導体部分が前記第二の主面を含むことを特徴とする
請求項１１に記載の半導体素子の製造方法。 - 【請求項１３】 前記並列ｐｎ層が、該並列ｐｎ層以外
の部分と、少なくとも一回以上の貼り合せによって形成
されることを特徴とする請求項１１または請求項１２に
記載の半導体素子の製造方法。 - 【請求項１４】 前記並列ｐｎ層が少なくとも一回以上
の貼り合せにより形成されていることを特徴とする請求
項１１乃至請求項１３のいずれかに記載の半導体素子の
製造方法。 - 【請求項１５】 前記貼り合わせに際しては、貼り合わ
せ部を研磨した後、酸化膜除去を行い、所定の温度で熱
処理を行うことを特徴とする請求項１３または請求項１
４に記載の半導体素子の製造方法。 - 【請求項１６】 前記並列ｐｎ層の第一導電型第一領域
と前記第二導電型第二領域のうち、少なくとも一方の領
域の一部が、選択的なエッチングにより形成された溝
に、エピタキシャル成長による埋め込みを行なって形成
されていることを特徴とする請求項１１乃至請求項１５
のいずれかに記載の半導体素子の製造方法。 - 【請求項１７】 前記エピタキシャル成長が選択エピタ
キシャル成長、または液相エピタキシャル成長であるこ
とを特徴とする請求項１６に記載の半導体素子の製造方
法。 - 【請求項１８】 前記選択的なエッチングが異方性エッ
チングであることを特徴とする請求項１６または請求項
１７に記載の半導体素子の製造方法。 - 【請求項１９】 前記並列ｐｎ層の第一導電型第一領域
と前記第二導電型第二領域のうち、少なくとも一方の領
域の一部は、一回以上の選択的なイオン注入による不純
物導入と熱処理により形成されることを特徴とする請求
項１１乃至請求項１５のいずれかに記載の半導体素子の
製造方法。 - 【請求項２０】 選択的なエッチングにより形成された
溝をエピタキシャル法により埋め込む際、前記溝の底面
の面方位を（１１０）または（１００）とし、前記溝の
側面の面方位を（１１１）とすることを特徴とする請求
項４、５、６、１６、１７、１８のいずれかに記載の半
導体素子の製造方法。 - 【請求項２１】 第一の主面と第二の主面間に第一導電
型第一領域と第二導電型第二領域とを交互に形成してな
る並列ｐｎ層であって、前記第一導電型第一領域と前記
第二導電型第二領域のうち、少なくとも一方の領域の一
部が、ｐｎ層が形成される基体に対して、前記第二の主
面側から形成されてなるｐｎ層を備える半導体素子にお
いて、 前記第一の主面側に第二導電型のウェルと、該ウェルに
より前記第一導電型第一領域から離間された第一導電型
のソース領域と、該ソース領域に接するウェルの表面に
ゲート絶縁膜を介して設けられたゲート電極とを有し、
前記ウェルが間隔を空けてストライプ状に延びた複数の
部分を含み、且つ前記第二領域が間隔を空けてストライ
プ状に延びた複数の部分を含むことを特徴とする半導体
素子。 - 【請求項２２】 第一の主面と第二の主面間に第一導電
型第一領域と第二導電型第二領域とを交互に形成してな
る並列ｐｎ層を備える半導体素子であって、前記第一の
主面を含む半導体部分と前記並列ｐｎ層の少なくとも一
部を含む半導体部分との間にこれら半導体部分を接続す
る接続部を有する半導体素子において、 前記第一の主面側に第二導電型のウェルと、該ウェルに
より前記第一導電型第一領域から離間された第一導電型
のソース領域と、該ソース領域に接するウェルの表面に
ゲート絶縁膜を介して設けられたゲート電極とを有し、
前記ウェルが間隔を空けてストライプ状に延びた複数の
部分を含み、且つ前記第二領域が間隔を空けてストライ
プ状に延びた複数の部分を含むことを特徴とする半導体
素子。 - 【請求項２３】 前記ウェルの間隔を空けてストライプ
状に延びた複数の部分の間に、前記第一導電型第一領域
より、ネットの不純物濃度の高い部分を含む第一導電型
の表面ドレイン領域を有することを特徴とする請求項２
１または請求項２２に記載の半導体素子。 - 【請求項２４】 前記第一導電型第一領域が、間隔を空
けてストライプ状に延びた複数の部分を含むことを特徴
とする請求項２０乃至請求項２２のいずれかに記載の半
導体素子。 - 【請求項２５】 前記ゲート電極が間隔を空けてストラ
イプ状に延びた複数の部分を含むことを特徴とする請求
項２１乃至請求項２４のいずれかに記載の半導体素子。 - 【請求項２６】 前記ウェルのストライプの方向と前記
第二領域のストライプの方向が異なることを特徴とする
請求項２１ないし請求項２５のいずれかに記載の半導体
素子。 - 【請求項２７】 前記ウェルのストライプの方向と前記
第二領域のストライプの方向が概ね垂交することを特徴
とする請求項２６に記載の半導体素子。
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|---|---|---|---|
| JP2000304473A JP4774586B2 (ja) | 1999-10-21 | 2000-10-04 | 半導体素子の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-300134 | 1999-10-21 | ||
| JP1999300134 | 1999-10-21 | ||
| JP30013499 | 1999-10-21 | ||
| JP2000185655 | 2000-06-21 | ||
| JP2000185655 | 2000-06-21 | ||
| JP2000-185655 | 2000-06-21 | ||
| JP2000304473A JP4774586B2 (ja) | 1999-10-21 | 2000-10-04 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002083962A true JP2002083962A (ja) | 2002-03-22 |
| JP4774586B2 JP4774586B2 (ja) | 2011-09-14 |
Family
ID=27338362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000304473A Expired - Lifetime JP4774586B2 (ja) | 1999-10-21 | 2000-10-04 | 半導体素子の製造方法 |
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|---|---|
| JP (1) | JP4774586B2 (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006024690A (ja) * | 2004-07-07 | 2006-01-26 | Toshiba Corp | 電力用半導体装置 |
| JP2006203151A (ja) * | 2004-12-24 | 2006-08-03 | Fuji Electric Holdings Co Ltd | 半導体素子の濃度評価方法 |
| US7091555B2 (en) | 2003-04-02 | 2006-08-15 | Rohm Co., Ltd. | Semiconductor device for switching |
| JP2007036213A (ja) * | 2005-06-20 | 2007-02-08 | Toshiba Corp | 半導体素子 |
| DE10245049B4 (de) * | 2002-09-26 | 2007-07-05 | Infineon Technologies Ag | Kompensationshalbleiterbauelement |
| JP2007173783A (ja) * | 2005-11-25 | 2007-07-05 | Denso Corp | 半導体装置およびその製造方法 |
| US7601597B2 (en) | 2006-10-19 | 2009-10-13 | Fuji Electric Device Technology Co., Ltd. | Manufacturing method of a super-junction semiconductor device |
| WO2010071015A1 (ja) | 2008-12-17 | 2010-06-24 | ローム株式会社 | 半導体装置 |
| JP2011018877A (ja) * | 2009-06-09 | 2011-01-27 | Toshiba Corp | 電力用半導体素子 |
| JP2012160753A (ja) * | 2012-04-13 | 2012-08-23 | Denso Corp | 半導体装置の製造方法 |
| JP2012527113A (ja) * | 2009-07-15 | 2012-11-01 | 富士電機株式会社 | 超接合半導体装置 |
| JP2014086569A (ja) * | 2012-10-24 | 2014-05-12 | Renesas Electronics Corp | 縦型パワーｍｏｓｆｅｔ |
| US9048313B2 (en) | 2012-03-23 | 2015-06-02 | Kabushiki Kaisha Toshiba | Semiconductor device that can maintain high voltage while lowering on-state resistance |
| JP2017157852A (ja) * | 2017-05-12 | 2017-09-07 | 株式会社東芝 | 半導体装置 |
| JP2020025054A (ja) * | 2018-08-08 | 2020-02-13 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| JP2020150182A (ja) * | 2019-03-14 | 2020-09-17 | 富士電機株式会社 | 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法 |
| US11404550B2 (en) | 2019-12-06 | 2022-08-02 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177473A (ja) * | 1987-01-16 | 1988-07-21 | Nissan Motor Co Ltd | 縦型ｍｏｓｆｅｔ |
| US5216275A (en) * | 1991-03-19 | 1993-06-01 | University Of Electronic Science And Technology Of China | Semiconductor power devices with alternating conductivity type high-voltage breakdown regions |
| JPH1051010A (ja) * | 1996-07-29 | 1998-02-20 | Tokin Corp | 半導体装置の製造方法 |
| WO1999036964A1 (de) * | 1998-01-15 | 1999-07-22 | Siemens Aktiengesellschaft | Fet mit source-substratanschluss |
| JPH11233759A (ja) * | 1997-11-10 | 1999-08-27 | Harris Corp | 高電圧ｍｏｓｆｅｔ構造 |
| WO1999062123A1 (de) * | 1998-05-28 | 1999-12-02 | Infineon Technologies Ag | Leistungsdioden-struktur |
| JPH11340246A (ja) * | 1998-02-03 | 1999-12-10 | Siemens Ag | パワ―半導体デバイスの製造方法 |
-
2000
- 2000-10-04 JP JP2000304473A patent/JP4774586B2/ja not_active Expired - Lifetime
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177473A (ja) * | 1987-01-16 | 1988-07-21 | Nissan Motor Co Ltd | 縦型ｍｏｓｆｅｔ |
| US5216275A (en) * | 1991-03-19 | 1993-06-01 | University Of Electronic Science And Technology Of China | Semiconductor power devices with alternating conductivity type high-voltage breakdown regions |
| JPH1051010A (ja) * | 1996-07-29 | 1998-02-20 | Tokin Corp | 半導体装置の製造方法 |
| JPH11233759A (ja) * | 1997-11-10 | 1999-08-27 | Harris Corp | 高電圧ｍｏｓｆｅｔ構造 |
| WO1999036964A1 (de) * | 1998-01-15 | 1999-07-22 | Siemens Aktiengesellschaft | Fet mit source-substratanschluss |
| JPH11340246A (ja) * | 1998-02-03 | 1999-12-10 | Siemens Ag | パワ―半導体デバイスの製造方法 |
| WO1999062123A1 (de) * | 1998-05-28 | 1999-12-02 | Infineon Technologies Ag | Leistungsdioden-struktur |
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10245049B4 (de) * | 2002-09-26 | 2007-07-05 | Infineon Technologies Ag | Kompensationshalbleiterbauelement |
| US7091555B2 (en) | 2003-04-02 | 2006-08-15 | Rohm Co., Ltd. | Semiconductor device for switching |
| JP2006024690A (ja) * | 2004-07-07 | 2006-01-26 | Toshiba Corp | 電力用半導体装置 |
| JP2006203151A (ja) * | 2004-12-24 | 2006-08-03 | Fuji Electric Holdings Co Ltd | 半導体素子の濃度評価方法 |
| JP2007036213A (ja) * | 2005-06-20 | 2007-02-08 | Toshiba Corp | 半導体素子 |
| JP2007173783A (ja) * | 2005-11-25 | 2007-07-05 | Denso Corp | 半導体装置およびその製造方法 |
| US7601597B2 (en) | 2006-10-19 | 2009-10-13 | Fuji Electric Device Technology Co., Ltd. | Manufacturing method of a super-junction semiconductor device |
| CN102257620A (zh) * | 2008-12-17 | 2011-11-23 | 罗姆股份有限公司 | 半导体装置 |
| US9231099B2 (en) | 2008-12-17 | 2016-01-05 | Rohm Co., Ltd. | Semiconductor power MOSFET device having a super-junction drift region |
| WO2010071015A1 (ja) | 2008-12-17 | 2010-06-24 | ローム株式会社 | 半導体装置 |
| JP2010147176A (ja) * | 2008-12-17 | 2010-07-01 | Rohm Co Ltd | 半導体装置 |
| US9640612B2 (en) | 2008-12-17 | 2017-05-02 | Rohm Co., Ltd. | Semiconductor device |
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