JP2007036213A

JP2007036213A - 半導体素子

Info

Publication number: JP2007036213A
Application number: JP2006170524A
Authority: JP
Inventors: Wataru Saito; 渉齋藤; Ichiro Omura; 一郎大村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-06-20
Filing date: 2006-06-20
Publication date: 2007-02-08

Abstract

【課題】プロセスを複雑にすることなく、高耐圧で低オン抵抗なスーパージャンクション構造を有する半導体素子を提供する。
【解決手段】下部ピラー層ＳＪ１は、下部ｐ型ピラー層１３と下部ｎ型ピラー層１４とを横方向の周期Ａで交互に形成してなる。一方上部ピラー層ＳＪ２は、上部ｐ型ピラー層１５と、上部ｎ型ピラー層１６とを周期Ａよりも小さい横方向の周期Ｂ（Ｂ＜Ａ）で交互に形成してなる。下部ｎ型ピラー層１４は、上部ｎ型ピラー層１６と接続され、これによりドリフト層が連続的に形成されるよう、周期Ａ、Ｂが選択されている。
【選択図】図１

Description

本発明は、半導体素子に関し、より詳しくはドリフト層にｐ型ピラー層とｎ型ピラー層を横方向に交互に埋め込んだスーパージャンクション構造を備えた半導体素子に関する。

縦型パワーＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗は、その不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、不純物濃度が高くなると、ドリフト層がベース層と形成するＰＮ接合の耐圧が下がるため、不純物濃度は耐圧に応じて決まる限界以上には上げることはできない。このように、素子耐圧とオン抵抗との間にはトレードオフの関係が存在する。このトレードオフを改善することは、低消費電力の半導体素子を提供しようとする場合に重要な課題である。このトレードオフには素子材料により決まる限界が有り、この限界を越えることが低オン抵抗の半導体素子の実現への道である。

この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれるｐ型ピラー層とｎ型ピラー層を横方向に交互に埋め込んだ構造が知られている（例えば、特許文献１参照）。スーパージャンクション構造はｐ型ピラー層とｎ型ピラー層に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現するものである。

このようなスーパージャンクション構造のＭＯＳＦＥＴの耐圧は、スーパージャンクション構造の厚さに比例して増加する。従って、高耐圧の素子を実現するためには、スーパージャンクション構造を厚く形成する必要がある。通常、スーパージャンクション構造は、イオン注入とエピタキシャル成長を繰り返す方法や、半導体層にトレンチを形成した後このトレンチ内に結晶成長により半導体層を埋め込む方法などにより形成される。このため、厚いスーパージャンクション構造を形成するためには、イオン注入とエピタキシャル成長の繰り返し数を増やすことや、トレンチ溝の深さを深くすることが必要となる。
特開２００３−２７３３５５号公報

本発明は、プロセスを複雑にすることなく、高耐圧で低オン抵抗なスーパージャンクション構造を有する半導体素子を提供することを目的とする。

本発明の一態様に係る半導体素子は、第１導電型の第１半導体層と、前記第１半導体層上に第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを第１の周期で周期的に交互に配置してなる第１ピラー層と、前記第１ピラー層上に第１導電型の第３半導体ピラー層と第２導電型の第４半導体ピラー層とを前記第１の周期よりも小さい第２の周期で横方向に周期的に交互に配置すると共に前記第１半導体ピラー層に前記第３半導体ピラー層が接続されるように配置してなる第２ピラー層と、前記第１半導体層に電気的に接続された第１の主電極と、前記第４半導体ピラー層の表面に選択的に形成された第２導電型の半導体ベース層と、前記半導体ベース層の表面に選択的に形成された第１導電型の半導体拡散層と、前記半導体ベース層と半導体拡散層に接合するように形成された第２の主電極と、前記半導体ベース層、前記半導体拡散層、及び前記第３半導体ピラー層に絶縁膜を介して隣接するように形成された制御電極とを備えたことを特徴とする。

この発明によれば、プロセスを複雑にすることなく、高耐圧で低オン抵抗なスーパージャンクション構造を有する半導体素子を提供することが可能となる。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。
（第１の実施形態）図１は本発明の第１の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。このＭＯＳＦＥＴは、ｎ＋型ドレイン層１２を有している。このＭＯＳＦＥＴは、ｎ＋型ドレイン層１２の表面に、下部ピラー層ＳＪ１を形成し、さらにこの上に上部ピラー層ＳＪ２とを積み重ね、この下部ピラー層ＳＪ１及び上部ピラー層ＳＪ２の２層構造のドリフト層を有するスーパージャンクション構造を採用している。

下部ピラー層ＳＪ１は、下部ｐ型ピラー層１３と下部ｎ型ピラー層１４とを横方向の周期Ａで交互に形成してなる。一方上部ピラー層ＳＪ２は、上部ｐ型ピラー層１５と、上部ｎ型ピラー層１６とを周期Ａよりも小さい横方向の周期Ｂ（Ｂ＜Ａ）で交互に形成してなる。なお、下部ｎ型ピラー層１４は、上部ｎ型ピラー層１６と接続され、これによりドリフト層が連続的に形成されるよう、周期Ａ、Ｂが選択されている。この実施の形態において各ピラー層１３、１４、１５、１６は、図１に示すように紙面に沿った断面（ＸＺ面）が縦長の矩形で、紙面垂直方向（Ｙ方向）に延在されたストライプ形状を備えている。

上部ピラー層ＳＪ２のｐ型ピラー層１５の表面には、ｐ型ベース層１７が拡散形成され、更にこのｐ型ベース層１７の表面にはｎ型ソース層１８が選択的に拡散形成されている。ｐ型ベース層１７、及びｎ型ソース層１８も、ピラー層１３〜１６と同様に、Ｙ方向に延在するストライプ形状に形成されている。

また、ｐ型ベース層１７及びｎ型ソース層１８から上部ｎ型ピラー層１６を介して他方のｐ型ベース層１７およびｎ型ソース層１８に至る領域上には、膜厚約０．１μｍの酸化シリコン膜からなるゲート絶縁膜１９を介してゲート電極２０がストライプ形状に形成されている。このゲート電極２０を挟むように、ｐ型ベース層１７及びｎ型ソース層１８上には、ソース電極２１が形成されている。ｎ＋型ドレイン層１２の下面には、ドレイン電極１１が形成されている。ゲート電極２０及びソース電極２１も、ｎ型ソース層１８等と同様にＹ方向を長手方向とするようにストライプ状に形成されている。

従来のスーパージャンクション構造のＭＯＳＦＥＴでは、ドリフト層の深さ方向全体亘って同一の横方向周期でｎ型ピラー層とｐ型ピラー層が形成されていた。そして、スーパージャンクション構造の耐圧は、スーパージャンクション構造の厚さに比例するため、高耐圧化するためには、ピラー層を厚くする必要があった。通常、スーパージャンクション構造は、イオン注入と埋め込み成長を複数回繰り返す方法や深いトレンチ溝の埋め込み成長により形成される。高耐圧な素子を形成するためには、埋め込み回数やトレンチ深さが増加し、プロセスが複雑になってしまう。

このため、本実施の形態のＭＯＳＦＥＴでは、図１に示すように横方向周期の異なる複数段のスーパージャンクション構造を上下方向に積み重ねるように形成する。これにより、プロセスを複雑にすることなく、高耐圧と低オン抵抗の両方を実現する。この実施の形態のＭＯＳＦＥＴの耐圧は、上部、下部それぞれのピラー層ＳＪ１、ＳＪ２の耐圧の和に等しくなる。下部ピラー層ＳＪ１は、横方向周期Ａが広くアスペクト比が小さく、その厚さも上部ピラー層ＳＪ2に比べ小さいため、形成が容易である。この下部ピラー層ＳＪ１の上に横方向周期Ｂを小さくして上部ピラー層ＳＪ２を形成する。下部ピラー層ＳＪ１の厚さを、必要な耐圧増加分を賄うように設定すれば、上部ピラー層ＳＪ２の厚さは従来程度で良いことになる。従って、プロセスを複雑にすることなく、高耐圧のパワーＭＯＳＦＥＴを得ることが可能となる。

例えば、９００Ｖの耐圧を有するＭＯＳＦＥＴを形成しようとすると、従来のプロセスでは６００Ｖ耐圧の素子の１．５倍の厚さのスーパージャンクション構造を形成する必要があり、従ってプロセスも複雑になる。しかし、本実施の形態の構造では、下部ピラー層ＳＪ１で３００Ｖの耐圧を保持し、上部ピラー層ＳＪ２では６００Ｖの耐圧を保持することができれば、９００Ｖ耐圧素子を実現することができる。下部ピラー層ＳＪ１のプロセスは単純であり、上部ピラー層ＳＪ２のプロセスは従来の６００Ｖ耐圧素子のままで、厚さも従来と同じ厚さで構わない。従って、本実施の形態によれば、プロセスを複雑にすることなく９００Ｖ耐圧素子を実現することが可能である。

このようなパワーＭＯＳＦＥＴにおいて、ソース・ドレイン間に高電圧が印加されると、上下のピラー層ＳＪ１、ＳＪ２は完全に空乏化する。ゲート電極１０にゲート電圧が印加されてオン状態になると、上下のピラー層ＳＪ１，ＳＪ２にキャリアが流れ込んで空乏層は消滅する。このキャリアが流れ込むために、各下部ｐ型ピラー層１３は、いずれかの上部ｐ型ピラー層１５及びｐ型ベース層１７を介して、ｎ型ソース層１８と接続している必要がある。

この実施の形態のＭＯＳＦＥＴの具体的な製造工程を、図２〜図８を参照して説明する。まず、図２に示すように、ｎ＋型ドレイン層１２上に下部ｎ型ピラー層１４となるｎ型層１４’を結晶成長する。次に、図３に示すように、このｎ型層１４’上にフォトリソグラフィ法によりレジストＭ１を形成し、このレジストＭ１をマスクとしてｎ型層１４’にボロン（Ｂ）をイオン注入する。レジストＭ１の形成間隔は、下部ピラー層ＳＪ１の横方向周期Ａと等しくされている。

Ｂイオン注入の後、図４に示すようにｎ型層１４’を所定の厚さだけ堆積させた後、この上に上部ｎ型ピラー層１６となるｎ型層１６’を形成する。その後、ｎ型層１４’に対し例えば１１５０℃×１０時間程度の熱処理を行って、図５に示すように、ｎ型層１４’に注入されたボロンを拡散させて、下部ｐ型ピラー層１３を形成する。これにより、下部ｐ型ピラー層１３と下部ｎ型ピラー層１４とが横方向に交互に形成されてなる下部ピラー層ＳＪ１が形成される。なお、この工程による場合、各ピラー層１３の不純物プロファイルは、図５に示すような山形又は波形となる。

続いて図６に示すように、フォトリソグラフィとエッチングにより、横方向周期Ｂ（Ｂ＜Ａ）でｎ型層１６’にトレンチ１５’を形成し、更に図７に示すようにこのトレンチ１５’内にｐ型半導体層をエピタキシャル成長により埋め込み形成することにより、上部ｐ型ピラー層１５を形成する。これにより、上部ｐ型ピラー層１５と下部ｎ型ピラー層１６とが横方向に交互に形成されてなる上部ピラー層ＳＪ２が形成される。上部ピラー層ＳＪ２の上面は、化学的機械研磨法（ＣＭＰ法）により平坦化する。最後に、周知のパワーＭＯＳトランジスタの製造工程に従って、ｐ型半導体ピラー層１５の上部にｐ型半導体ベース層１７を形成した後、ｐ型半導体ベース層１７の表面に選択的にｎ型ソース層１８を形成する。次に、周知のＭＯＳトランジスタ製造工程により、ゲート絶縁膜１９、ゲート電極２０、ソース電極２１、ドレイン電極１１をそれぞれ形成してスーパージャンクション構造のパワーＭＯＳＦＥＴが完成する。上述したように、下部ピラー層ＳＪ１は横方向周期Ａが上部ピラー層ＳＪ２の横方向周期Ｂよりも大きいため、少ない埋め込み成長回数で形成することが可能である。一方、上部ピラー層ＳＪ２は、下部ピラー層ＳＪ１があるため、例えば従来と同様のアスペクト比に形成されたとしても、従来よりも高い耐圧のＭＯＳＦＥＴを得ることができる。

また、本実施の形態の構造では、簡単な製造工程により高い耐圧を得ることができるだけでなく、従来の構造と比べてオン抵抗も同程度かそれ以下とすることができる。一例として、従来の６００Ｖ耐圧のスーパージャンクション構造の縦型ＭＯＳＦＥＴのオン抵抗が２０ｍΩｃｍ^２であるとする。このとき、この従来の構造において９００Ｖ耐圧を得ようしてスーパージャンクション構造の厚さを１．５倍に大きくすると、オン抵抗は５５ｍΩｃｍ^２となる。オン抵抗は耐圧の２．５乗に比例するからである。

一方、本実施の形態の構造のように横方向周期の大きい下部ピラー層を追加する場合、オン抵抗は最小で３９ｍΩｃｍ^２程度、最大でも従来構造と同程度の５８ｍΩｃｍ^２程度であると見積もられる。本実施の形態の構造の場合、素子全体の耐圧が、上部ピラー層ＳＪ２の耐圧と下部ピラー層ＳＪ１の耐圧の和により決定される。オン抵抗についても同様に、上部ピラー層ＳＪ２のオン抵抗と下部ピラー層ＳＪ１のオン抵抗の和により素子全体のオン抵抗が決定される。

上部ピラー層ＳＪ２が耐圧６００Ｖ、オン抵抗２０ｍΩｃｍ^２であり、下部ピラー層ＳＪ１に耐圧３００Ｖを持たせて素子全体として９００Ｖ耐圧を得ようとする場合、下部ピラー層ＳＪ１の厚さは２０μｍ程度となる。上記の製造工程のように、エピタキシャル層の成長と不純物のイオン注入工程を１回だけ繰り返して下部ピラー層ＳＪ１を形成する場合、アスペクト比は１〜２であり、このため、下部ピラー層ＳＪ１の横方向周期は２０〜４０μｍとなる。この場合に下部ピラー層ＳＪ１のオン抵抗は、１９〜３８ｍΩｃｍ^２となる。従って、素子全体のオン抵抗は、上部ピラー層ＳＪ２のオン抵抗（２０ｍΩｃｍ^２）と下部ピラー層ＳＪ１のオン抵抗（１９〜３８ｍΩｃｍ^２）の和の３９〜５８ｍΩｃｍ^２程度となる。

このように、１回のエピタキシャル成長と不純物のイオン注入工程を繰り返すだけの下部ピラー層ＳＪ１を上部ピラー層ＳＪ２の下部に積み重ねるだけで、従来と同程度又はそれより低いオン抵抗を実現することが可能である。下部ピラー層ＳＪ１のアスペクト比が１．０４よりも大きいと、従来の構造に比べオン抵抗を小さくすることができる。

この実施の形態のＭＯＳＦＥＴの別の製造工程を、図９〜図１６を参照して説明する。まず、図９及び図１０に示すように、ｎ＋型ドレイン層１２上に成長させたｎ型層１４’上にフォトリソグラフィ法によりレジストＭ２を形成する。そしてこのレジストＭ２をマスクとしてｎ型層１４’にボロン（Ｂ）をイオン注入する。レジストＭ２の形成間隔は、下部ピラー層ＳＪ１の横方向周期Ａと等しくされている。続いてレジストＭ２を剥離させた後、図１１に示すように、レジストＭ２が形成されなかった領域にレジストＭ３を形成する。このレジストＭ３をマスクとして、リン（Ｐ）をｎ型層１４’にイオン注入する。これにより、先に注入されたボロンの間にリンが注入される。

このイオン注入の後、図１２に示すようにｎ型層１４’を所定の厚さだけ堆積させた後、この上に上部ｎ型ピラー層１６となるｎ型層１６’を形成する。その後、ｎ型層１４’に対し例えば１１５０℃×１０時間程度の熱処理を行って、図１３に示すように、ｎ型層１４’に注入されたボロン及びリンを拡散させて、下部ｐ型ピラー層１３及び下部ｎ型ピラー層１４を形成する。これにより、下部ｐ型ピラー層１３と下部ｎ型ピラー層１４とが横方向に交互に形成されてなる下部ピラー層ＳＪ１が形成される。

その後、図１４〜図１６に示すように、図６〜図８に示す工程と同様に、トレンチ１５’の形成、トレンチ１５’へのｐ型半導体層の埋め込み成長及びＣＭＰ法により上部ピラー層ＳＪ２を形成し、周知のＭＯＳトランジスタ製造工程を実行して、図１に示すようなＭＯＳＦＥＴが完成する。

なお、図２〜図８の製造工程、図９〜図１６の製造工程共に、下部ピラー層ＳＪ１はイオン注入とエピタキシャル成長を１回繰り返す工程により製造するものとして説明したが、これを複数回繰り返す工程も実施可能である。また、上部ピラー層ＳＪ２を、イオン注入とエピタキシャル成長を複数回繰り返すプロセスで形成することも可能である。上下のピラー層ＳＪ１とＳＪ２の両方をエピタキシャル成長工程と不純物イオン注入工程を繰り返して形成する場合、上部ピラー層ＳＪ２の横方向周期が下部ピラー層ＳＪ１の横方向周期より狭いことは、素子を形成する上で有効である。すなわち、下部ピラー層ＳＪ１は、横方向周期が長いため、熱工程による不純物の拡散に時間がかかる。一方、上部ピラー層ＳＪ２は、横方向周期が短い分、熱工程による不純物の拡散はより短時間で良い。従って、拡散時間の長い下部ピラー層ＳＪ１の熱工程を行った後、エピタキシャル成長と不純物イオン注入工程を繰り返し、短時間の熱工程により上部ピラー層ＳＪ２を形成することができる。

（第２の実施形態）図１７は本発明の第２の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。図１と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。

図１７に示す構造は、上部と下部のピラー層ＳＪ１、ＳＪ２をストライプ状に形成している点で第１の実施の形態の構造と同一である。しかし、そのストライプ形状の延在方向が直交するようにピラー層ＳＪ１、ＳＪ２が配置されている点で、第１の実施の形態と異なっている。この第２の実施の形態の構造の場合、上下のピラー層ＳＪ１、ＳＪ２の位置合わせズレが生じた場合でも、オン抵抗の増加を抑制することができる。すなわち、第１の実施の形態のように、上部と下部のピラー層ＳＪ１、ＳＪ２をストライプ状に形成し、且つその延在方向を同一とした場合でも、両者の位置合わせが正確である場合、問題はない。ただし、両者の間で位置ズレが生じ、下部ｐ型ピラー層１３が、上部ｐ型ピラー層１５のいずれかに接続されない状態が起きると、電流経路が遮断され、この分だけオン抵抗が増加してしまう。これに対して、この第２の実施の形態に示すように、上下のピラー層ＳＪ１、ＳＪ２の延在方向が直交したものであると、位置合わせズレが生じた場合でも上記のような電流経路の遮断等が生じることはなく、オン抵抗の増加を抑制することができる。

（第３の実施形態）図１８は本発明の第３の実施の形態に係わるパワーＭＯＳＦＥＴの構造を模式的に示す断面図である。図１と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。

図１８に示す構造では、上部ピラー層ＳＪ２は上記の実施の形態と同様のストライプ形状に形成されている。これに対し、下部ピラー層ＳＪ１では、下部ｐ型ピラー層１３が、下部ｎ型ピラー層１４となるｎ型層に格子状に埋め込まれて形成されている。これにより、下部ｐ型ピラー層１３は、上部ｐ型ピラー層１５のいずれかに繋がる電流経路は遮断されず、オン抵抗の増加が抑制されるとともにプロセスの簡略化が可能となる。

ｐ型ピラー層１３の格子形成周期Ａが上部ピラー層ＳＪ２の横方向周期Ｂよりも大きくされているため、多少位置ズレが生じたとしても、下部ｐ型ピラー層１３は、いずれかの上部ｐ型ピラー層１５に接続される。そして、下部ｐ型ピラー層１３の一つ一つは独立で横方向に接続されていないため、素子形成領域端部まで空乏層が伸びることがない。このため、上部ピラー層ＳＪ２を形成する際に、下部ピラー層ＳＪ２との位置合わせが不要となり、製造工程がより一層簡便となる。

なお、下部ｐ型ピラー層１３を格子状に形成する代わりに千鳥状、すなわちある一列に並ぶ下部ｐ型ピラー層１３の隙間に、隣接する一列に並ぶ下部ｐ型ピラー層１３の各々が位置するような配列としてもよい。この場合、上部ｐ型ピラー層１５と下部ｐ型ピラー層１３が確実に接続されるように、下部ｐ型ピラー層１３の格子形成周期Ａは、上部ｐ型ピラー層１５の横方向周期Ｂの整数倍であることが望ましい。

（第４の実施の形態）次に、本発明の第４の実施の形態を、図１９乃至図２１を参照して説明する。図１９はこの第４の実施の形態に係わるパワーＭＯＳＦＥＴの構造を模式的に示す断面図である。また、図２０及び図２１は、それぞれ図１９のＡ−Ａ'、Ｂ−Ｂ'断面図である。図２０に示すように、この実施の形態では、上部ピラー層ＳＪ２も、上部ｎ型ピラー層１６を構成するｎ型層に形成したトレンチに、上部ｐ型ピラー１５を埋め込んで格子状に形成した点で、上記の実施の形態と異なっている。なお、図示は省略するが、ｐ型ベース層１７、ゲート電極２０も、上部ｎ型ピラー層１６に沿って格子状に形成されている。この形態でも、下部ｐ型ピラー層１３の格子形成周期Ａを、上部ｐ型ピラー層１５の格子形成周期Ｂよりも大きくされる。従って、下部ｐ型ピラー層１３は、上部ｐ型ピラー層１５のいずれかに接続されるので、オン抵抗の増加等の問題は生じない。

図２２乃至図２４は、この第４の実施の形態の変形例を示す。この例では、上部ｐ型ピラー層１５、及び下部ｐ型ピラー層１３が、格子状でなく千鳥状に配置されている。この場合にも、上部ｐ型ピラー層１５、及び下部ｐ型ピラー層１３の千鳥状格子の形成周期は、後者の方が前者よりも大きく形成されているものである。この場合も、上部ｐ型ピラー層１５と下部ｐ型ピラー層１３が確実に接続されるように下部ｐ型ピラー層１３の格子周期Ａは、上部ｐ型ピラー層１５の格子周期Ｂの整数倍であることが望ましい。

以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記の実施の形態では、第１の導電型をｎ型、第２の導電型をｐ型として説明をしたが、第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。

また、上記実施の形態ではゲート電極としてプレナーゲート構造を有する素子を用いた例を説明したが、トレンチゲート構造のゲート電極を採用することも可能である。また、上記の実施の形態において、ｐ型ベース層及びｎ型ソース層、及びゲート電極は、ストライプ状、格子状、千鳥状いずれの形状に形成してもよく、特にストライプ状に形成する場合、スーパージャンクション構造と平行に形成しても、直交するように形成してもよい。

また半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）、等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることができる。

更にスーパージャンクション構造を有するＭＯＳＦＥＴを例に挙げて説明したが、本発明の構造は、スーパージャンクション構造を有する素子であれば、ＳＢＤやＭＯＳＦＥＴとＳＢＤとの混載素子、ＳＩＴ、ＩＧＢＴなどの素子でも適用可能である。

本発明の第１の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。第１の実施の形態のパワーＭＯＳＦＥＴの具体的な製造工程の一例を示す。第１の実施の形態のパワーＭＯＳＦＥＴの具体的な製造工程の一例を示す。第１の実施の形態のパワーＭＯＳＦＥＴの具体的な製造工程の一例を示す。第１の実施の形態のパワーＭＯＳＦＥＴの具体的な製造工程の一例を示す。第１の実施の形態のパワーＭＯＳＦＥＴの具体的な製造工程の一例を示す。第１の実施の形態のパワーＭＯＳＦＥＴの具体的な製造工程の一例を示す。第１の実施の形態のパワーＭＯＳＦＥＴの具体的な製造工程の一例を示す。第１の実施の形態のパワーＭＯＳＦＥＴの具体的な製造工程の他の例を示す。第１の実施の形態のパワーＭＯＳＦＥＴの具体的な製造工程の他の例を示す。第１の実施の形態のパワーＭＯＳＦＥＴの具体的な製造工程の他の例を示す。第１の実施の形態のパワーＭＯＳＦＥＴの具体的な製造工程の他の例を示す。第１の実施の形態のパワーＭＯＳＦＥＴの具体的な製造工程の他の例を示す。第１の実施の形態のパワーＭＯＳＦＥＴの具体的な製造工程の他の例を示す。第１の実施の形態のパワーＭＯＳＦＥＴの具体的な製造工程の他の例を示す。第１の実施の形態のパワーＭＯＳＦＥＴの具体的な製造工程の他の例を示す。本発明の第２の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。本発明の第３の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。本発明の第４の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。図１９のＡ−Ａ'断面図である。図１９のＢ−Ｂ'断面図である。本発明の第４の実施の形態の変形例に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。図２２のＡ−Ａ'断面図である。図２２のＢ−Ｂ'断面図である。

符号の説明

１１・・・ドレイン電極、１２・・・ｎ＋型ドレイン層、ＳＪ１・・・下部ピラー層、ＳＪ２・・・上部ピラー層、１３・・・下部ｐ型ピラー層、１４・・・下部ｎ型ピラー層、１５・・・上部ｐ型ピラー層、１６・・・上部ｎ型ピラー層、１７・・・ｐ型ベース層、１８・・・ｎ型ソース層、１９・・・ゲート絶縁膜、２０・・・ゲート電極、２１・・・ソース電極。

Claims

第１導電型の第１半導体層と、
前記第１半導体層上に第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを第１の周期で横方向に周期的に交互に配置してなる第１ピラー層と、
前記第１ピラー層上に第１導電型の第３半導体ピラー層と第２導電型の第４半導体ピラー層とを前記第１の周期よりも小さい第２の周期で横方向に周期的に交互に配置すると共に前記第１半導体ピラー層に前記第３半導体ピラー層が接続されるように配置してなる第２ピラー層と、
前記第１半導体層に電気的に接続された第１の主電極と、
前記第４半導体ピラー層の表面に選択的に形成された第２導電型の半導体ベース層と、
前記半導体ベース層の表面に選択的に形成された第１導電型の半導体拡散層と、
前記半導体ベース層と半導体拡散層に接合するように形成された第２の主電極と、
前記半導体ベース層、前記半導体拡散層、及び前記第３半導体ピラー層に絶縁膜を介して隣接するように形成された制御電極と
を備えたことを特徴とする半導体素子。
複数の前記第２半導体ピラー層の各々は、複数の前記第４半導体ピラー層のいずれかに接続されていることを特徴とする請求項１記載の半導体素子。
前記第１ピラー層は、前記第２ピラー層よりも厚さが小さいことを特徴とする請求項２記載の半導体素子。
前記第１乃至第４半導体ピラー層は同一方向を長手方向とするストライプ形状に形成されていることを特徴とする請求項２又は３記載の半導体素子。
前記第１半導体ピラー層と前記第２半導体ピラー層とが第１の方向を長手方向とするストライプ形状に形成され、
前記第３半導体ピラー層と前記第４半導体ピラー層とが前記第１の方向と交差する第２の方向を長手方向とするストライプ形状に形成されたことを特徴とする請求項２又は３記載の半導体素子。