JP2012060017A - 電力用半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】実施形態の電力用半導体装置は、第1導電形の第1の半導体層1と、第1のドリフト層5と、第2のドリフト層8と、第1の電極24と、第2の電極25とを備え、第1の電極24と第2の電極25との間に電流が流れる素子部とその外周の終端部とを有する。第1のドリフト層5は、素子部において第1の方向に交互に配置された第1の第1導電形ピラー層3と第1の第2導電形ピラー層4とを有し、終端部において第1のエピタキシャル層2を有する。第2のドリフト層8は、第2のエピタキシャル層8中の素子部と終端部において、第1の方向に沿って離間配置された第2及び第3の第2導電形ピラー層7、7aを有し、これらにそれぞれ挟まれた第2のエピタキシャル層8を、それぞれ第2及び第3の第1導電形ピラー層6,6aとする。
【選択図】図2
Description
第1の実施の形態について、図1及び図2を用いて説明する。図1は、第1の実施の形態に係る電力用半導体装置のチップを上からみた上面図である。図2は、第1の実施の形態に係る電力用半導体装置の要部断面図であり、図1のA−Aに沿った断面図である。
なお、第1のn形ピラー層3及び第1のp形ピラー層4は、設計に応じてn+ドレイン層1に達するように形成されてもよい。
第2の実施の形態に係るMOSFET200を、図9を用いて説明する。図9は、第2の実施の形態に係る電力用半導体装置の要部断面図である。なお、第1の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施の形態との相異点について主に説明する。
2、2a、2b、2c n−形エピタキシャル層
3 第1のn形ピラー層
3a ピラー層
4 第2のp形ピラー層
5 第1のドリフト層
6 第2のn形ピラー層
6a 第3のn形ピラー層
6b n形エピタキシャル層
7 第2のp形ピラー層
7a 第3のp形ピラー層
8 第2のドリフト層
9、9a、9b p形ベース層
10、10a n+形ソース層
11、11a、11b p+コンタクト層
12 ゲート絶縁膜
13 絶縁膜
14 ゲート電極
15 ゲート配線層
16 チャネルストッパ層
17 チャネルストッパ電極
18 第1の開口部
19 第2の開口部
20〜23 開口部
24 ドレイン電極
25 ソース電極
26 ゲート金属配線層
27 フィールドストッパ電極
31a、31b、35 レジストマスク
33 リン注入層
34 ボロン注入層
100、200 MOSFET
SJ1 第1のスーパージャンクション
SJ2 第2のスーパージャンクション
SJ3 第3のスーパージャンクション
Claims (11)
- 対向する第1の電極と第2の電極との間に垂直方向に電流が流れる素子部と、前記垂直方向と直交する水平面内で前記素子部を囲んだ環状構造の終端部と、を有する電力用半導体装置であって、
第1導電形の第1の半導体層と、
前記第1の半導体層の上に形成された前記第1の半導体層よりも第1導電形の不純物濃度が低い第1導電形の第1のエピタキシャル層と、前記第1のエピタキシャル層中の前記素子部においてのみ前記水平面に平行な第1の方向に交互に繰り返し配置され前記第1のエピタキシャル層よりも第1導電形の不純物濃度が高い第1の第1導電形ピラー層と第1の第2導電形ピラー層と、を有する、第1のドリフト層と、
前記第1のドリフト層上に形成され、前記第1のエピタキシャル層よりも第1導電形の不純物濃度が高い第1導電形の第2のエピタキシャル層と、前記第2のエピタキシャル層中の前記素子部において前記第1の方向に沿って離間配置され前記第1の第2導電形ピラー層と接続された第2の第2導電形ピラー層と、隣り合う前記第2の第2導電形ピラー層に挟まれた前記第2のエピタキシャル層からなり前記第1の第1導電形ピラー層と接続された第2の第1導電形ピラー層と、前記第2のエピタキシャル層中の前記終端部において前記第1の方向に沿って離間配置され前記第1のエピタキシャル層上に配置された第3の第2導電形ピラー層と、隣り合う前記第3の第2導電形ピラー層に挟まれた前記第2のエピタキシャル層からなり前記第1のエピタキシャル層上に配置された第3の第1導電形ピラー層と、を有する第2のドリフト層と、
前記素子部において、前記第2のドリフト層の表面に選択的に形成され、前記第2の第2導電形ピラー層と電気的に接続された複数の第2導電形ベース層と、
前記第2導電形ベース層の表面に選択的に形成された第1導電形のソース層と、
前記ソース層、前記ベース層、前記第2の第2導電形ピラー層の上に、ゲート絶縁膜を介して形成されたゲート電極と、
を備え、
前記第1の電極は、前記第1の半導体層の前記第1のドリフト層とは反対側の表面に電気的に接続され、
前記第2の電極は、前記ソース層及び前記ベース層と電気的に接続されていることを特徴とする電力用半導体装置。 - 前記第1のドリフト層中の前記第1の第1導電形ピラー層は、前記垂直方向における前記第1導電形不純物の濃度分布の中心に前記第1導電形不純物濃度の極大値を有する複数の第1導電形層が前記垂直方向に第1の結合部で結合して形成され、前記第1の結合部において前記第1導電形不純物濃度が極小値を有しており、
前記第1のドリフト層中の前記第1の第2導電形ピラー層は、前記垂直方向における前記第2導電形不純物の濃度分布の中心に前記第2導電形不純物濃度の極大値を有する複数の第2導電形層が前記垂直方向に第2の結合部で結合して形成され、前記第2の結合部において前記第2導電形不純物濃度が極小値を有しており、
前記第2のドリフト層中の前記第前記第2の第2導電形ピラー層は、前記垂直方向における前記第2導電形不純物の濃度分布に前記第2導電形不純物濃度の極大値を有しない、
ことを特徴とする請求項1記載の電力用半導体装置。 - 前記複数の第1導電形層と前記複数の第2導電形層とは、それぞれ、中心に不純物濃度の極大値を有する拡散層であり、
前記第2のドリフト層の前記第2の第2導電形ピラー層は、前記第2の第1導電形エピタキシャル層に形成されたトレンチに埋め込まれた埋込層であることを特徴とする請求項2記載の電力用半導体装置。 - 前記第2のドリフト層の前記第2の第1導電形ピラー層は、前記第1のドリフト層の前記第1の第1導電形ピラー層よりも第1導電形の不純物濃度が高く、
前記第2のドリフト層の前記第2の第2導電形ピラー層は、前記第1のドリフト層の第1の第2導電形ピラー層よりも第2の導電形の不純物の濃度が高いことを特徴とする請求項1〜3のいずれか1つに記載の電力用半導体装置。 - ダイシングされたチップ端部に隣接した前記第1のドリフト層中において、前記垂直方向における前記第1導電形不純物の濃度分布の中心に前記第1導電形不純物濃度の極大値を有する複数の第2の第1導電形層が前記垂直方向に結合して形成されたピラー層がさらに配置されていることを特徴とする請求項1〜4のいずれか1つに記載の電力用半導体装置。
- 前記第2のドリフト層の前記第2の第2導電形ピラー層は、前記第2の電極側に向かうほど前記第2の方向における幅が広くなることを特徴とする請求項1〜5のいずれか1つに記載の電力用半導体装置。
- 第2導電形のコレクタ層が前記第1の電極と前記第1の半導体層との間にさらに設けられ、
前記第2導電形のコレクタ層は、前記第1の電極と前記第1の半導体層とにそれぞれ電気的に接続されていることを特徴とする請求項1〜6のいずれか1つに記載の電力用半導体装置。 - 第1の電極と第2の電極との間に垂直方向に電流が流れる素子部と、前記垂直方向と直交する水平面内で前記素子部を囲んだ環状構造の終端部と、を有する電力用半導体装置を製造する方法であって、
第1導電形の第1の半導体層を形成する工程と、
前記第1の半導体層よりも第1導電形の不純物濃度が低い第1導電形の第1のエピタキシャル層を有する第1のドリフト層を前記第1の半導体層の上に形成する工程と、
前記第1のエピタキシャル層よりも第1導電形の不純物濃度が高い第1導電形の第2エピタキシャル層と、前記第2エピタキシャル層中の前記素子部に設けられた第2の第2導電形ピラー層と、前記第2エピタキシャル層中の前記素子部に設けられ前記第2のエピタキシャル層からなる第2の第1導電形ピラー層と、前記第2エピタキシャル層中の前記終端部に設けられ前記第1のエピタキシャル層上に配置された第3の第2導電形ピラー層と、前記第2エピタキシャル層中の前記終端部に設けられ前記第2のエピタキシャル層からなり前記第1のエピタキシャル層上に配置された第3の第1導電形ピラー層と、を有する第2のドリフト層を前記第1のドリフト層上に形成する工程と、
熱処理の工程と、
素子部において、ゲート絶縁膜を介してゲート電極を形成する工程と、
素子部において、前記第2のドリフト層の表面に選択的に形成され、前記第2の第2導電形ピラー層と電気的に接続された複数の第2導電形ベース層を形成する工程と、
前記第2導電形ベース層の表面に選択的に形成された第1導電形ソース層を形成する工程と、
前記第1の半導体層の前記第1のドリフト層と反対側の表面に電気的に接続されるように前記第1の電極を形成する工程と、
前記第1導電形ソース層と前記第2導電形ベース層と電気的に接続されるように前記第2の電極を形成する工程と、
を備え、
前記第1のドリフト層を形成する工程は、
前記第1のエピタキシャル層の第1層を前記第1の半導体層上にエピタキシャル成長する工程と、
前記素子部においてだけ、前記第1のエピタキシャル層の第1層の表面に、第1のマスクを介して、前記水平面に平行な第1の方向に離間して第1導電形不純物を含む第1の第1導電形不純物層を形成する工程と、
素子部においてだけ、前記第1のエピタキシャル層の第1層の表面に、第2のマスクを介して、前記第1の方向に所定の間隔で離間しそれぞれの隣り合う前記第1の第1導電形不純物層の間に第2導電形不純物を含む第2導電形不純物層を形成する工程と、
前記第1の第1導電形不純物層及び第2導電形不純物層が形成された前記第1のエピタキシャル層の前記第1層上に、前記第1のエピタキシャル層の第2層をエピタキシャル成長する工程と、
を含み、
前記第2のドリフト層を形成する工程は、
前記第2のエピタキシャル層を前記第1のドリフト層上にエピタキシャル成長する工程と、
前記素子部において、前記第1の方向に離間配置され、前記第1の第1導電形不純物層の直上で前記第1のドリフト層に達する第1のトレンチ、及び、前記終端部において、前記第1の方向に離間配置され、前記第1のドリフト層の前記第1のエピタキシャル層に達する第2のトレンチを、それぞれ第3のマスクを介して前記第2のエピタキシャル層に形成することで、隣り合う前記第1のトレンチ間に前記第2の第1導電形ピラー層を、隣り合う前記第2のトレンチ間に前記第3の第1導電形ピラー層をそれぞれ形成する工程と、
前記第2のエピタキシャル層の前記第1のトレンチ及び前記第2のトレンチ内に、前記第2の第2導電形ピラー層及び前記第3の第2導電形ピラー層を埋込形成する工程と、
を含み、
前記熱処理の工程は、前記第1導電形不純物を拡散させることで前記第1の第1導電形不純物層から第1の第1導電形ピラー層を、前記第2の第1導電形ピラー層に電気的に接続されるように前記第1のドリフト層中に形成し、前記第2導電形不純物を拡散させることで前記第2導電形不純物層から第1の第2導電形ピラー層を、前記第2の第2導電形ピラー層に電気的に接続されるように前記第1のドリフト層中に形成する工程を含む、
ことを特徴とする電力用半導体装置の製造方法。 - 前記第1のドリフト層を形成する工程中の、前記素子部においてだけ前記第1のマスクを介して第1導電形不純物層を形成する工程は、前記第1のマスクを介して、前記終端部のダイシングされてチップ端部となるべき位置に隣接して、前記第1導電形不純物を含む第2の第1導電形不純物層も一体に形成する工程を含むことを特徴とする請求項8記載の電力用半導体装置の製造方法。
- 前記第1のトレンチ及び前記第2のトレンチは、前記垂直方向において前記第1のドリフト層から離れるほど、前記第1の方向における幅が広くなることを特徴とする請求項8または9に記載の電力用半導体装置の製造方法。
- 前記第1の電極と前記第1の半導体層との間に、第2導電形のコレクタ層を形成する工程をさらに含むことを特徴とする請求項10に記載の電力用半導体装置の製造方法。
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