JP6185440B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体装置には、耐圧とオン抵抗あるいはオン電圧のトレードオフ関係を改善するために、ドリフト層内にｐ形半導体領域とｎ形半導体領域を交互に設けたスーパージャンクション構造を有するものがある。この構造を用いることにより、ドリフト層の実効的なドーピング濃度を増加させることが可能となり、耐圧とオン抵抗あるいはオン電圧のトレードオフが改善される。
しかし、終端領域にスーパージャンクション構造を有する半導体装置においては、終端領域の半導体領域表面に電界が印加されると、終端領域の半導体領域上に設けられた絶縁層に含まれるイオンが、電界により絶縁層中を移動する。そして、絶縁層中を移動するイオンの一部は、絶縁層の半導体領域側の電界が強い領域に局所的に集まる。この結果、絶縁層の半導体領域側に集まったイオンによって半導体領域の表面が局所的に帯電してしまう。例えば、半導体領域表面が負イオンにより帯電し、その帯電量が大きくなると、終端領域における空乏層の延びが大きくなる。その結果、終端領域の最外周の領域における電界が強くなり、終端領域の耐圧が劣化することで、半導体装置の耐圧が低下する場合がある。
特開２０１４−３２００号公報
本発明が解決しようとする課題は、耐圧の低下を抑制できる半導体装置を提供することである。
実施形態の半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、素子領域と、終端領域と、を有する。
第２半導体領域は、第１半導体領域内に設けられている。第２半導体領域は、第１方向に延びている。第２半導体領域は、第１方向に直交する第２方向において複数設けられている。
素子領域は、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、ゲート電極と、を有する。
第３半導体領域は、第２半導体領域上に設けられている。
第４半導体領域は、第３半導体領域上に選択的に設けられている。
ゲート電極は、ゲート絶縁層を介して、第３半導体領域及び第４半導体領域に向かい合っている。
終端領域は、第１電極を有する。終端領域は、素子領域を囲んでいる。
第１電極は、第１方向に延びる第１部分と、第２方向に延びる第２部分と、を有する。第１電極は、第１半導体領域上及び第２半導体領域上に複数設けられている。第２方向において隣り合う第１部分の間隔は、第１方向において隣り合う第２部分の間隔よりも狭い。
第１実施形態に係る半導体装置を表す平面図である。 第１実施形態に係る半導体装置の一部を表す平面図である。 第１実施形態に係る半導体装置の一部を表す断面図である。（ａ）は、図２のＡ−Ａ´断面図であり、（ｂ）は、図２のＢ−Ｂ´断面図である。 第１実施形態に係る半導体装置の終端領域における等電位線を表す断面図である。（ａ）は、図２のＡ−Ａ´断面図であり、（ｂ）は、図２のＢ−Ｂ´断面図である。 第２実施形態に係る半導体装置の一部を表す平面図である。 第３実施形態に係る半導体装置の一部を表す平面図である。 第３実施形態に係る半導体装置の一部を表す断面図である。（ａ）は、図６のＡ−Ａ´断面図であり、（ｂ）は、図６のＢ−Ｂ´断面図である。 第３実施形態に係る半導体装置の製造工程を表す工程断面図である。 第４実施形態に係る半導体装置の一部を表す平面図である。 第４実施形態に係る半導体装置の一部を表す断面図である。（ａ）は、図９のＡ−Ａ´断面図であり、（ｂ）は、図９のＢ−Ｂ´断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
各図面中の矢印Ｘ、Ｙ、Ｚは互いに直交する三方向を表しており、例えば、矢印Ｘが表す方向（Ｘ方向）、矢印Ｙが表す方向（Ｙ方向）は半導体基板の主面に平行な方向であり、矢印Ｚが表す方向（Ｚ方向）は半導体基板の主面に垂直な方向を表している。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて実施することも可能である。
（第１実施形態）
第１実施形態について、図１〜図４を用いて説明する。
図１は、第１実施形態に係る半導体装置１００を表す平面図である。
図２は、第１実施形態に係る半導体装置１００の一部を表す平面図である。
図３は、第１実施形態に係る半導体装置１００の一部を表す断面図である。
図２は、図１の領域Ｃを拡大した平面図である。
図３（ａ）は、図２のＡ−Ａ´断面図であり、図３（ｂ）は、図２のＢ−Ｂ´断面図である。
図４は、第１実施形態に係る半導体装置１００の終端領域２における等電位線を表す断面図である。図４（ａ）は、図２のＡ−Ａ´断面における等電位線を表している。図４（ｂ）は、図２のＢ−Ｂ´断面における等電位線を表している。
なお、図１および図２では、後述する、ｎ形ピラー１２１、ｐ形ピラー１２２、およびフィールドプレート電極１４の間の位置関係を説明するために、半導体装置１００の一部の構成は省略されている。
第１実施形態に係る半導体装置１００は、例えば、ＭＯＳＦＥＴである。
第１実施形態に係る半導体装置は、半導体基板と、ゲート電極と、ゲート絶縁層と、第１電極（フィールドプレート電極１４）と、第２電極（ドレイン電極３０）と、第３電極（ソース電極３２）と、第１絶縁層（絶縁層１６）と、を備える。半導体基板は、第１導電形の第１半導体領域（ｎ形半導体領域１１）と、複数の第２導電形の第２半導体領域（ｐ形ピラー１２２）と、第２導電形の第３半導体領域（ベース領域２０）と、第１導電形の第４半導体領域（ソース領域２２）と、第１導電形の第５半導体領域（ドレイン領域１０）と、を有する。
半導体基板Ｓ（以下、基板Ｓという）は、第１主面（表面）と第２主面（裏面）を有する。
以降では、各実施形態の説明を容易とするため、基板Ｓのうち、ベース領域２０やソース領域２２を含む、ＭＯＳＦＥＴが形成された領域を素子領域１と称する。また、素子領域１に対して、基板Ｓの外縁側の領域を終端領域２と称する。
図１および図２に表すように、素子領域１は、終端領域２によって囲まれている。
図３に表すように、基板Ｓの表面上には、ソース電極３２が設けられている。基板Ｓの裏面上には、ドレイン電極３０が設けられている。
ドレイン領域１０は、基板Ｓ中において、基板Ｓの裏面側に設けられている。ドレイン領域１０は、素子領域１および終端領域２に設けられている。ドレイン領域１０は、ｎ形の半導体領域である。ドレイン領域１０は、ドレイン電極３０と電気的に接続されている。
ｎ形半導体領域１１は、ドレイン領域１０上に設けられている。ｎ形半導体領域１１のｎ形不純物濃度は、ドレイン領域１０のｎ形不純物濃度よりも低い。
ｐ形ピラー１２２は、ｎ形半導体領域１１上に選択的に設けられている。ｐ形ピラー１２２は、Ｘ方向において、複数設けられている。ｐ形ピラー１２２は、例えば、Ｘ方向において、等間隔に設けられている。
ｐ形ピラー１２２のｐ形の不純物濃度は、例えば、ｎ形半導体領域１１のｎ形不純物濃度よりも高い。ただし、ｐ形ピラー１２２のｐ形不純物濃度は、ｎ形半導体領域１１のｎ形不純物濃度と等しくてもよい。
ｎ形半導体領域１１のうち、隣り合うｐ形ピラー１２２の間に位置する領域が、ｎ形ピラー１２１に相当する。従って、ｎ形ピラー１２１とｐ形ピラー１２２は、Ｘ方向において交互に設けられている。
以降の説明では、ｎ形ピラー１２１とｐ形ピラー１２２を、まとめて半導体領域１２とも称する。
例えば、ｎ形半導体領域１１は、１つのｎ形半導体層、あるいはｎ形半導体基板とその上に設けられたｎ形半導体層との積層体、に含まれる領域であり、ｎ形ピラー１２１は、そのｎ形半導体領域１１上に形成されたｐ形ピラー１２２の間の一部である。一例として、ｎ形半導体領域１１およびｐ形ピラー１２２は、ｎ形半導体層を形成した後に、ｎ形半導体層の表面にトレンチを形成し、トレンチにｐ形半導体を埋め込むことで形成される。このとき、トレンチに埋め込まれたｐ形半導体層がｐ形ピラー１２２となり、残ったｎ形半導体層がｎ形半導体領域１１となる。そして、ｎ形半導体領域１１のうち、ｐ形ピラー１２２の間の領域がｎ形ピラー１２１となる。
図２に表すように、ｎ形ピラー１２１およびｐ形ピラー１２２は、素子領域１と終端領域２の両方に設けられている。
ｎ形ピラー１２１およびｐ形ピラー１２２は、素子領域１と終端領域２において、Ｙ方向に延びている。
ベース領域２０は、基板Ｓの表面側において、ｐ形ピラー１２２上に設けられている。ベース領域２０は、素子領域１に設けられている。ベース領域２０の一部は、ｎ形ピラー１２１上に設けられている。ベース領域２０は、ｐ形の半導体領域である。
ソース領域２２は、基板Ｓの表面側において、ベース領域２０上に選択的に設けられている。ソース領域２２は、素子領域１に設けられている。ソース領域２２は、ｎ形の半導体領域である。ソース領域２２のｎ形不純物濃度は、ｎ形半導体領域１１のｎ形不純物濃度よりも高い。また、ソース領域２２のｎ形不純物濃度は、ｎ形ピラー１２１のｎ形不純物濃度よりも高い。
ゲート電極２４は、ゲート絶縁層２６を介して、ｎ形ピラー１２１、ベース領域２０、およびソース領域２２と対面している。
ベース領域２０上およびソース領域２２上には、ソース電極３２が設けられている。ソース領域２２は、ソース電極３２と電気的に接続されている。
ゲート電極２４とソース電極３２の間には、絶縁層２８が設けられている。ゲート電極２４は、絶縁層２８により、ソース電極３２から絶縁されている。
ゲート電極２４に閾値以上の電圧が加えられることで、ＭＯＳＦＥＴがオン状態となる。このとき、ｐベース領域２０のゲート絶縁層２６近傍の領域にチャネル（反転層）が形成される。
ＭＯＳＦＥＴがオフ状態であり、かつソース電極３２の電位に対してドレイン電極３０に正の電位が印加されているときは、ｎ形ピラー１２１とｐ形ピラー１２２のｐｎ接合面からｎ形ピラー１２１およびｐ形ピラー１２２に空乏層が広がる。ｎ形ピラー１２１およびｐ形ピラー１２２が、ｎ形ピラー１２１とｐ形ピラー１２２の接合面に対して鉛直方向に空乏化し、ｎ形ピラー１２１とｐ形ピラー１２２の接合面に対して平行方向の電界集中を抑制するため、高い耐圧が得られる。
ｎ形ピラー１２１およびｐ形ピラー１２２の上方であって、ベース領域２０およびソース領域２２に対して、基板Ｓの外縁側には、絶縁層１６を介して、フィールドプレート電極１４が設けられている。フィールドプレート電極１４は、絶縁層１８で覆われている。フィールドプレート電極１４は、例えば、電位がフローティングの電極である。フィールドプレート電極１４は、例えば、不純物を含む多結晶シリコンで構成される。
フィールドプレート電極１４は、終端領域２において、素子領域１を囲うように複数設けられている。フィールドプレート電極１４は、終端領域２における空乏層が、終端領域２の外周（ダイシングライン）にまで達することを抑制している。また、フィールドプレート電極１４は、ｎ型ピラー１２１およびｐ型ピラー１２２の境界における電界強度を低減している。
フィールドプレート電極１４は、第１部分１４ａと第２部分１４ｂを含む。
第１部分１４ａは、半導体領域１２のうち、素子領域１からＸ方向に位置する領域１２ａの上方に設けられている。
第２部分１４ｂは、半導体領域１２のうち、素子領域１からＹ方向に位置する領域１２ｂの上方に設けられている。
第１部分１４ａは、Ｙ方向に延びている。第１部分１４ａは、Ｘ方向において、複数設けられている。
第２部分１４ｂは、Ｘ方向に延びている。第２部分１４ｂが延びている方向は、第１部分１４ａが延びている方向に対して直交している。第２部分１４ｂは、Ｙ方向において、複数設けられている。
第１部分１４ａは、例えば、ｎ形ピラー１２１とｐ形ピラー１２２の界面の上方に、当該界面に沿って設けられている。具体的には、第１部分１４ａは、ｐ形ピラー１２２と、当該ｐ形ピラー１２２に対して素子領域１側と反対側において当該ｐ形ピラー１２２に隣接するｎ形ピラー１２１と、の界面の上方に設けられている。他の表現によると、第１部分１４ａは、ｐ形ピラー１２２と、当該ｐ形ピラー１２２と素子領域１から終端領域２に向かう方向において隣接するｎ形ピラー１２１と、の界面の上方に設けられている。
Ｘ方向において隣り合う第１部分１４ａの間隔は、例えば、一定である。図２に表す例では、フィールドプレート電極１４１の第１部分１４ａと、フィールドプレート電極１４２の第１部分１４ａと、の間の、Ｘ方向における間隔ａ３は、フィールドプレート電極１４２の第１部分１４ａと、フィールドプレート電極１４３の第１部分１４ａと、の間の、Ｘ方向における間隔ａ２と等しい。同様に、間隔ａ２は、間隔ａ１と等しい。
第１部分１４ａは、隣接する１組のｎ形ピラー１２１およびｐ形ピラー１２２に対して、１つ設けられている。
次に、Ｙ方向において隣り合う第２部分１４ｂの間隔について説明する。
まず、図１〜４に表す例のように、ｐ形ピラー１２２のｐ形不純物濃度が、ｎ形ピラー１２１のｎ形不純物濃度よりも高い場合について説明する。この場合、Ｙ方向において隣り合う第２部分１４ｂの間隔は、素子領域１に近いほど広くなる。すなわち、図２に表すように、基板Ｓの外縁から離れた位置における、Ｙ方向において隣り合う第２部分１４ｂの間隔は、基板Ｓの外縁に近い位置における、Ｙ方向において隣り合う第２部分１４ｂの間隔よりも広い。
図２に表す例を用いて説明すると、フィールドプレート電極１４１の第２部分１４ｂと、フィールドプレート電極１４２の第２部分と、の間の、Ｙ方向における間隔ｂ３は、フィールドプレート電極１４２の第２部分１４ｂと、フィールドプレート電極１４３の第２部分と、の間の、Ｙ方向における間隔ｂ２より狭い。間隔ｂ２は、フィールドプレート電極１４３の第２部分１４ｂと、フィールドプレート電極１４４の第２部分と、の間の、Ｙ方向における間隔ｂ１より狭い。
他の一例として、ｎ形ピラー１２１のｎ形不純物濃度が、ｐ形ピラー１２２のｐ形不純物濃度よりも高い場合について説明する。この場合、Ｙ方向において隣り合う第２部分１４ｂの間隔は、素子領域１に遠いほど広い。すなわち、基板Ｓの外縁から離れた位置における、Ｙ方向において隣り合う第２部分１４ｂの間隔は、基板Ｓの外縁に近い位置における、Ｙ方向において隣り合う第２部分１４ｂの間隔よりも狭い。
図２に表す例に倣って説明すると、この場合、間隔ｂ３は、間隔ｂ２より広くなる。そして、間隔ｂ２は、間隔ｂ１よりも広くなる。
他の一例として、ｎ形ピラー１２１のｎ形不純物濃度が、ｐ形ピラー１２２のｐ形不純物濃度と等しい場合、Ｙ方向において隣り合う第２部分１４ｂの間隔は、一定となる。
図２に表す例に倣って説明すると、この場合、間隔ｂ３は、間隔ｂ２と等しくなる。そして、間隔ｂ２は、間隔ｂ１と等しくなる。
このとき、間隔ａ１は間隔ｂ１よりも狭くなる。同様に、間隔ａ２は、間隔ｂ２よりも狭く、間隔ａ３は、間隔ｂ３よりも狭くなる。
これは、ｎ形ピラー１２１とｐ形ピラー１２２が延びている方向では、ｎ形ピラー１２１とｐ形ピラー１２２が交互に設けられている方向に比べて、空乏層が延びやすいことに起因する。
従って、上述したｎ形ピラー１２１のｎ形不純物濃度とｐ形ピラー１２２のｐ形不純物濃度との関係がいずれの場合でも、Ｘ方向において隣り合う少なくとも２つの第１部分１４ａの間隔は、Ｙ方向において隣り合う少なくとも２つの第２部分１４ｂの間隔よりも狭い。例えば、図２に表す例では、間隔ａ３は、間隔ｂ３よりも広い。しかし、間隔ａ２は、間隔ｂ２よりも狭い。また、間隔ａ１は、間隔ｂ１よりも狭い。
次に、図４を用いて、終端領域２における電位の分布について説明する。図４は、ｐ形ピラー１２２のｐ形不純物濃度が、ｎ形ピラー１２１のｎ形不純物濃度よりも高い場合において、半導体装置１００がオフの状態であり、ソース電極３２の電位に対してドレイン電極３０に正の電位が印加されている状態における、終端領域２における電位の分布を表している。
図４の等電位線は、一定の電位ごとに記載されている。一例として、図４に表す等電位線は、素子領域１から近い順に、１００Ｖ、２００Ｖ、３００、４００Ｖ、および５００Ｖの電位を表している。
なお、図４において、各ピラー領域やベース領域、ゲート電極などは省略されている。
図４（ａ）に表すように、半導体領域１２のうち、領域１２ａでは、等電位線のＸ方向における間隔は、ほぼ一定である。
これに対して、図４（ｂ）に表すように、半導体領域１２のうち、領域１２ｂでは、等電位線のＹ方向における間隔は、一定ではない。具体的には、素子領域１に近い領域の等電位線の間隔は、素子領域１から遠い領域の等電位線の間隔よりも大きい。
また、領域１２ｂの１００〜４００Ｖの間のＹ方向における等電位線の間隔は、領域１２ａのＸ方向における等電位線の間隔よりも広い。領域１２ｂの４００Ｖと５００Ｖの間のＹ方向における等電位線の間隔は、領域１２ａのＸにおける等電位線の間隔よりも狭い。
これは、上述した通り、ｎ形ピラー１２１およびｐ形ピラー１２２が延びている方向においては、ｎ形ピラー１２１およびｐ形ピラー１２２が交互に設けられている方向に比べて、空乏層が延びやすいためである。
ここで、本実施形態に係る半導体装置１００の比較例として、Ｙ方向において隣り合う第２部分１４ｂの間隔が、Ｘ方向において隣り合う第１部分１４ａの間隔と等しい場合を考える。
上述した通り、領域１２ａと、領域１２ｂとでは、空乏層の延びやすさが異なるために、等電位線の間隔が異なる。
従って、この場合、半導体領域１２のうち、ある１つのフィールドプレート電極１４の第１部分１４ａとＺ方向において対面する領域の電位は、当該フィールドプレート電極１４の第２部分１４ｂとＺ方向において対面する領域の電位と大きく異なる。
この結果、フィールドプレート電極１４の電位は、領域１２ａの電位と、領域１２ｂの電位と、のほぼ中間の電位となる。フィールドプレート電極１４の電位が、フィールドプレート電極１４直下の半導体領域１２の電位と異なると、フィールドプレート電極１４と半導体領域１２との間に電界が生じる。絶縁層１６に含まれるイオンは、フィールドプレート電極１４と半導体領域１２との間の電界によって、絶縁層１６のうち半導体領域１２側に移動する。絶縁層１６のうち半導体領域１２側に移動したイオンにより、半導体領域１２の表面は帯電する。この半導体領域１２の表面の帯電により、半導体領域１２における電界は影響を受ける。その結果、終端領域２における空乏層の延びが変動し、半導体装置の耐圧が低下する場合がある。
これに対して、本実施形態では、Ｘ方向において隣り合う少なくとも２つの第１部分１４ａの間隔は、Ｙ方向において隣り合う少なくとも２つの第２部分１４ｂの間隔よりも狭い。すなわち、半導体装置１００は、Ｘ方向において隣り合う第１部分１４ａの間隔が、Ｙ方向において隣り合う第２部分１４ｂの間隔よりも狭い複数のフィールドプレート電極１４を有する。
図２に表す例において、このようなフィールドプレート電極１４は、例えば、フィールドプレート電極１４２、１４３、および１４４である。これらのフィールドプレート電極１４において、間隔ａ１は間隔ｂ１よりも狭い。また、間隔ａ２は間隔ｂ２よりも狭い。
このため、間隔ａ１が間隔ｂ１と等しい場合に比べて、フィールドプレート電極１４４の第１部分１４ａとＺ方向において対面する領域の電位と、第２部分１４ｂとＺ方向において対面する領域の電位との差を小さくすることができる。あるいは、フィールドプレート電極１４３の第１部分１４ａとＺ方向において対面する領域の電位と、第２部分１４ｂとＺ方向において対面する領域の電位との差を小さくすることができる。
この結果、フィールドプレート電極１４と半導体領域１２との間に生じる電界が弱まり、半導体領域１２の表面における帯電量が低減される。この結果、半導体装置における耐圧の低下を抑制することが可能となる。
ｎ形ピラー１２１のｎ形不純物濃度が、ｐ形ピラー１２２のｐ形不純物濃度よりも高い場合についても、同様に、Ｘ方向において隣り合う少なくとも２つの第１部分１４ａの間隔を、Ｙ方向において隣り合う少なくとも２つの第２部分１４ｂの間隔よりも小さくすることで、半導体装置における耐圧の低下を抑制することが可能である。
この場合は、前述したとおり、基板Ｓの外縁から離れた位置における、Ｙ方向において隣り合う第２部分１４ｂの間隔は、基板Ｓの外縁に近い位置における、Ｙ方向において隣り合う第２部分１４ｂの間隔よりも狭くなる。
従って、Ｘ方向において隣り合う第１部分１４ａの間隔を、基板Ｓの外縁に近い位置において、Ｙ方向に隣り合う第２部分１４ｂの間隔よりも狭くすることで、フィールドプレート電極１４と半導体領域１２との間に生じる電界を弱めることが可能である。
また、フィールドプレート電極１４と半導体領域１２との間に生じる電界をより弱めるため、Ｙ方向において隣り合う第２部分１４ｂの間隔を、素子領域１に近い位置と、素子領域１から離れた位置と、で異ならせることが望ましい。これは、上述した通り、例えば、ｎ形ピラー１２１のｎ形不純物濃度と、ｐ形ピラー１２２のｐ形不純物濃度と、の関係に応じて、素子領域１に近い位置と、素子領域１から離れた位置と、で、領域１２ｂにおける等電位線のＹ方向における間隔が異なるためである。
例えば、ｐ形ピラー１２２のｐ形不純物濃度が、ｎ形ピラー１２１のｎ形不純物濃度よりも高い場合は、Ｙ方向において隣り合う第２部分１４ｂの間隔を、素子領域１に近いほど広くすることで、より等電位線に沿ってフィールドプレート電極１４を設けることが可能となる。この結果、半導体領域１２のうち、ある１つのフィールドプレート電極１４の第１部分１４ａとＺ方向において対面する領域の電位と、当該フィールドプレート電極１４の第２部分１４ｂとＺ方向において対面する領域の電位と、の差をより一層低減することが可能となる。
ｎ形ピラー１２１のｎ形不純物濃度が、ｐ形ピラー１２２のｐ形不純物濃度よりも高い場合は、Ｙ方向において隣り合う第２部分１４ｂの間隔を、素子領域１に近いほど広くすることで、より等電位線に沿ってフィールドプレート電極１４を設けることが可能となる。
また、ｎ形ピラー１２１およびｐ形ピラー１２２において、ｐ形ピラー１２２と、当該ｐ形ピラー１２２と素子領域１から終端領域２に向かう方向において隣接するｎ形ピラー１２１と、の界面は、他の領域よりも電界が強い。第１部分１４ａを、当該の上方に、当該界面に沿って設けることで、当該界面における電界を、外部に対して遮蔽することができる。このため、当該界面における電界によって絶縁層１６中のイオンが移動し、半導体領域１２の表面が帯電することを抑制できる。
（第２実施形態）
次に、本発明に係る第２実施形態について、図５を用いて説明する。
図５は、第２実施形態に係る半導体装置２００の一部を表す平面図である。
半導体装置２００は、半導体装置１００と比較して、フィールドプレート電極３４をさらに備える点で異なる。
図５に表すように、フィールドプレート電極３４は、Ｙ方向に延びている。フィールドプレート電極３４は、第１部分１４ａの間に設けられている。一方で、フィールドプレート電極３４は、第２部分１４ｂの間には設けられていない。
フィールドプレート電極３４は、第１部分１４ａと同様に、ｐ形ピラー１２２と、当該ｐ形ピラー１２２と素子領域１から終端領域２に向かう方向において隣接するｎ形ピラー１２１と、の界面の上方に設けられている。
上述した通り、領域１２ａには、ｎ形ピラー１２１とｐ形ピラー１２２の接合界面の上方に、フィールドプレート電極が設けられていることが望ましい。
一方で、ｐ形ピラー１２２のｐ形不純物濃度が、ｎ形ピラー１２１のｎ形不純物濃度よりも高い場合、領域１２ｂにおいて、素子領域１に近い領域では、等電位線の間隔は広く、素子領域１から遠い領域では、等電位線の間隔は狭い。このため、第２部分１４ｂの間隔は、素子領域１から遠い領域において狭くすることが望ましい。
しかし、領域１２ｂのうち素子領域１から遠い領域において、等電位線の間隔が過度に狭い場合、フィールドプレート電極１４を等電位線に合わせて設けることが困難なことがある。フィールドプレート電極１４が密に設けられると、隣り合うフィールドプレート電極１４が接触してしまうためである。
本実施形態では、一部のフィールドプレート電極１４に代えて、フィールドプレート電極３４を設けている。フィールドプレート電極３４を設けることで、領域１２ａにおいて、ｎ形ピラー１２１とｐ形ピラー１２２の接合界面の上方に、フィールドプレート電極を設けつつ、領域１２ａと領域１２ｂにおいて、等電位線に沿ってフィールドプレート電極１４を設けることが可能となる。
なお、本実施形態は、ｎ形ピラー１２１のｎ形不純物濃度が、ｐ形ピラー１２２のｐ形不純物濃度よりも高い場合にも用いることができる。
また、本実施形態によれば、第１実施形態と同様に、半導体装置における耐圧の低下を抑制することが可能となる。
（第３実施形態）
第３実施形態について、図６および図７を用いて説明する。
図６は、第３実施形態に係る半導体装置３００の一部を表す平面図である。
図７は、第３実施形態に係る半導体装置３００の一部を表す断面図である。
図７（ａ）は、図６のＡ−Ａ´断面図であり、図７（ｂ）は、図６のＢ−Ｂ´断面図である。
本実施形態に係る半導体装置３００は、第１の実施形態に係る半導体装置と比較して、フィールドプレート電極１４および絶縁層１６において、差異を有する。
具体的には、フィールドプレート電極１４の第１部分１４ａは、Ｘ方向において、等間隔に設けられている。第２部分１４ｂも同様に、Ｙ方向において、等間隔に設けられている。また、Ｘ方向において隣り合う第１部分１４ａの間隔は、Ｙ方向において隣り合う第２部分１４ｂの間隔と等しい。
そして、絶縁層１６において、第２部分１４ｂが設けられている部分１６ｂの膜厚が、第１部分１４ａが設けられている部分１６ａの膜厚よりも厚くなっている。
本実施形態に係る絶縁層１６の作製方法の一例を、図８を用いて説明する。
図８は、本実施形態に係る半導体装置３００の製造工程を表す工程図である。
図８（ａ）〜（ｃ）および（ｅ）の各図において、左側の図は、図６のＡ−Ａ´断面における製造工程を表しており、右側の図は、図６のＢ−Ｂ´断面における製造工程を表している。図８（ｄ）は、図８（ｃ）に表す工程における、平面図である。
まず、図８（ａ）に表すように、基板Ｓの表面上に一様に絶縁膜１６１を形成する。
次に、図８（ｂ）に表すように、フォトリソグラフィ法とエッチング法を用いて絶縁膜１６１を加工し、終端領域２のみを覆う絶縁層１６２を作製する。
次に、図８（ｃ）に表すように、絶縁層１６２のうち、形成されるフィールドプレート電極１４と、ｎ形ピラー１２１およびｐ形ピラー１２２と、が交差する領域の上に、フォトリソグラフィ法によりマスク１７を形成する。このときのマスク１７が形成される領域を、図８（ｄ）の平面図にも表す。
次に、図８（ｅ）に表すように、絶縁層１６２のうち、マスクが形成されていない領域の表面をエッチングし、膜厚を減少させることで、絶縁層１６が得られる。
部分１６ｂの膜厚が部分１６ａの膜厚よりも厚いことで、第２部分１４ｂと領域１２ｂの間の距離は、第１部分１４ａと領域１２ａの間の距離よりも大きくなる。
このとき、フィールドプレート電極１４の電位は、距離が近い領域１２ａの電位に大きく影響される。すなわち、フィールドプレート電極１４と領域１２ａとの間の電位差は小さく、フィールドプレート電極１４と領域１２ｂとの間の電位差は大きくなる。
しかし、第２部分１４ｂと領域１２ｂの間の距離が大きいため、第２部分１４ｂと領域１２ｂの間に生じる電界は、部分１６ａの膜厚と部分１６ｂの膜厚とが等しい場合に比べて、弱くなる。
このため、本実施形態によれば、第１実施形態と同様に、第２部分１４ｂと領域１２ｂの間に生じる電界強度を低減し、半導体装置３００における耐圧の低下を抑制することが可能となる。
また、第１部分１４ａと領域１２ａの間の距離は、第２部分１４ｂと領域１２ｂの間の距離よりも小さいため、ｎ形ピラー１２１とｐ形ピラー１２２の界面における電界を外部に対して効果的に遮蔽することが可能である。
なお、上述した第３実施形態の一例では、Ｘ方向において隣り合う第１部分１４ａの間隔は、Ｙ方向において隣り合う第２部分１４ｂの間隔と等しい。しかし、これに限らず、Ｘ方向において隣り合う少なくとも２つの第１部分１４ａの間隔は、Ｙ方向において隣り合う少なくとも２つの第２部分１４ｂのＹ方向における間隔よりも小さくてもよい。あるいは、Ｙ方向において隣り合う第２部分１４ｂの間隔を、それぞれ異なっていてもよい。
もしくは、第２実施形態と同様に、第１部分１４ａの間に、フィールドプレート電極３４が設けられていてもよい。
第１実施形態または第２実施形態と、本実施形態とを組み合わせることで、より一層、フィールドプレート電極と半導体領域との間に生じる電界が低減される。
（第４実施形態）
第４実施形態について、図９および図１０を用いて説明する。
図９は、第４実施形態に係る半導体装置４００の一部を表す平面図である。
図１０は、第４実施形態に係る半導体装置４００の一部を表す断面図である。
図１０（ａ）は、図９のＡ−Ａ´断面図であり、図１０（ｂ）は、図９のＢ−Ｂ´断面図である。
なお、図９および図１０において、第１実施形態と同様の構成を採用可能な要素については、図２および図３と同じ符号を付し、その詳細な説明は適宜省略する。
第４実施形態に係る半導体装置４００は、例えば、ＩＧＢＴを含む。
半導体装置４００は、半導体装置１００におけるドレイン領域１０に代えて、基板Ｓの裏面側に設けられた、バッファ領域３６およびコレクタ領域３８を有する。また、半導体装置４００は、基板Ｓの表面上に設けられたエミッタ電極３２を備える。また、半導体装置４００は、基板Ｓの表面側に設けられた、エミッタ領域２２およびコレクタ電極３０を有する。
バッファ領域３６は、ｎ形の半導体領域である。バッファ領域３６のｎ形不純物濃度は、ｎ形半導体領域１１のｎ形不純物濃度よりも高い。
コレクタ領域３８は、ｐ形の半導体領域である。コレクタ領域３８のｐ形不純物濃度は、ｎ形半導体領域１１のｎ形不純物濃度よりも高い。コレクタ領域３８のｐ形不純物濃度は、例えば、バッファ領域３６のｎ形不純物濃度と等しい。
バッファ領域３６は、コレクタ領域３８上に設けれている。
コレクタ領域３８は、コレクタ電極３０と電気的に接続されている。また、エミッタ領域２２は、エミッタ電極３２と電気的に接続されている。
ｎ形半導体領域１１は、バッファ領域３６上に設けられている。半導体領域１２は、半導体領域１１上に設けられている。半導体領域１２の上方には、フィールドプレート電極１４が設けられている。フィールドプレート電極１４は、第１実施形態と同様に、Ｘ方向において隣り合う少なくとも２つの第１部分１４ａの間隔が、Ｙ方向において隣り合う少なくとも２つの第２部分１４ｂの間隔よりも狭い。
本実施形態によれば、第１実施形態と同様に、半導体装置における耐圧の低下を抑制することが可能となる。
上述した各実施形態では、ゲート電極がトレンチ内に設けられた、いわゆるトレンチ型のＭＯＳＦＥＴあるいはＩＧＢＴを説明した。しかし、本発明はこれに限らず、ゲート電極が半導体基板の表面上に、平面的に設けられた、いわゆるプレーナ型のＭＯＳＦＥＴあるいはＩＧＢＴにも適用可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１…素子領域 ２…終端領域 １０…ドレイン領域 １１…ｎ形半導体領域 １２１…ｎ形ピラー １２２…ｐ形ピラー １４…フィールドプレート電極 １６…絶縁層 ２０…ベース領域 ２２…エミッタ領域 ２２…ソース領域 ２４…ゲート電極 ３０…ドレイン電極 ３２…ソース電極 ３４…フィールドプレート電極 ３６…バッファ領域 ３８…コレクタ領域

Claims (6)

  1. 第１導電形の第１半導体領域と、
    前記第１半導体領域内に設けられ、第１方向に延び、且つ前記第１方向に直交する第２方向において複数設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域上に設けられた第２導電形の第３半導体領域と、
    前記第３半導体領域上に選択的に設けられた第１導電形の第４半導体領域と、
    ゲート絶縁層を介して、前記第３半導体領域、及び前記第４半導体領域に向かい合うゲート電極と、
    を有する素子領域と、
    前記第１方向に延びる第１部分と、
    前記第２方向に延びる第２部分と、
    を有し、前記第１半導体領域上及び前記第２半導体領域上に複数設けられ、前記第２方向において隣り合う前記第１部分の間隔は、前記第１方向において隣り合う前記第２部分の間隔よりも狭い第１電極と、
    を有し、前記素子領域を囲む終端領域と、
    を有する半導体装置。
  2. 前記第１方向において隣り合う複数の前記第２部分の間隔は、それぞれ異なる請求項１記載の半導体装置。
  3. 前記第１方向において隣り合う前記第２部分の間隔は、前記第４半導体領域に近いほど広い請求項１記載の半導体装置。
  4. 前記第２方向において隣り合う前記第１部分の間に設けられた第２電極をさらに備え、
    前記第２電極は、前記第１方向において隣り合う前記第２部分の間には設けられていない請求項１〜３のいずれか１つに記載の半導体装置。
  5. 第１導電形の第１半導体領域と、
    前記第１半導体領域内に設けられ、第１方向に延び、且つ前記第１方向に直交する第２方向において複数設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域上に設けられた第２導電形の第３半導体領域と、
    前記第３半導体領域上に選択的に設けられた第１導電形の第４半導体領域と、
    ゲート絶縁層を介して、前記第３半導体領域、及び前記第４半導体領域に向かい合うゲート電極と、
    を有する素子領域と、
    前記第１方向に延びる第１部分と、
    前記第２方向に延びる第２部分と、
    を有し、前記第１半導体領域上及び前記第２半導体領域上に複数設けられた第１電極であって、前記複数の第１部分は、前記第２方向において等間隔に設けられ、前記複数の第１電極のうち前記第１方向において隣り合う少なくとも２つの前記第２部分の間隔は、前記第２方向において隣り合う前記第１部分の間隔よりも狭く、前記複数の第１電極のうち前記第１方向において隣り合う別の少なくとも２つの前記第２部分の間隔は、前記第２方向において隣り合う前記第１部分の間隔よりも広い、前記複数の第１電極と、
    を有し、前記素子領域を囲む終端領域と、
    を有する半導体装置。
  6. 第１導電形の第１半導体領域と、
    前記第１半導体領域内に設けられ、第１方向に延び、且つ前記第１方向に直交する第２方向において複数設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域上に設けられた第２導電形の第３半導体領域と、
    前記第３半導体領域上に選択的に設けられた第１導電形の第４半導体領域と、
    ゲート絶縁層を介して、前記第３半導体領域、及び前記第４半導体領域に対面するゲート電極と、
    を有する素子領域と、
    前記第１方向に延びる第１部分と、
    前記第２方向に延びる第２部分と、
    を有し、前記第１半導体領域上及び前記第２半導体領域上に複数設けられた第１電極と、
    前記第１半導体領域と前記複数の第１電極との間および前記第２半導体領域と前記複数の第１電極との間に設けられ、前記第２部分が設けられた部分の膜厚が、前記第１部分が設けられた部分の膜厚よりも厚い絶縁層と、
    を有し、前記素子領域を囲む終端領域と、
    を有する半導体装置。
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