JP5509908B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタ、ダイオード等に適用可能の高耐圧かつ大電流容量の半導体装置およびその製造方法に関する。
一般に半導体装置は、半導体基板の片面のみに電極部を備え、主電流が主面に沿って流れる横型半導体装置と、両面に電極部を有し、主電流が両主面の電極間に流れる縦型半導体装置とに大別される。縦型半導体装置は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアス電圧による空乏層が延びる方向とが同じである。たとえば、通常のプレーナーゲート型ｎチャネル縦型ＭＯＳＦＥＴの場合、高抵抗のｎ-ドリフト層の部分は、ＭＯＳＦＥＴがオン状態の時は縦方向にドリフト電流を流す領域として働き、オフ状態の時は空乏化して耐圧を保持する領域となる。この高抵抗のｎ-ドリフト層の電流経路を短くすることすなわち高抵抗ｎ-ドリフト層を薄くすることは、ドリフト抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン抵抗を下げる効果に繋がる。しかし、ｐ型ベース領域とｎ-ドリフト層の境界のｐｎ接合から進行するドレイン−ベース間空乏層の広がる幅が狭くなり、シリコンの臨界電界強度に速く達するため、耐圧が低下する。逆に耐圧の高い半導体装置では、ｎ-ドリフト層が厚くなるため必然的にオン抵抗が大きくなり、損失が増すことになる。このようなオン抵抗と耐圧との間の関係はトレードオフ関係と言われる。このトレードオフ関係は、ＩＧＢＴ、バイポーラトランジスタ、ダイオード等の半導体装置においても同様に成立することが知られている。
一方、縦型半導体装置において高耐圧を実現するためには、主電流の流れる素子活性部外周を環状に取り囲む素子周縁部が必要となる。しかし、素子周縁部は主電流の経路の観点では不活性領域であり、半導体材料の使用効率の観点から、可能な限り狭いことが求められる。この点に関しては、素子周縁部内で、複数のｐ型ガードリングとポリシリコンからなる第１フィールドプレートと金属膜からなる第２フィールドプレートを形成する技術が開示されている。同電位に接触させるコンタクト部をコーナー部に形成する構造とすることにより、直線部１０２ａの素子周縁部の幅を狭くし、その分、素子活性部面積を広くする技術が開示されている（特許文献１）。
さらに、素子周縁部に複数のガードリングが形成され、各ガードリングの内周側と外周側の表面上に絶縁膜を介してポリシリコンフィールドプレートがそれぞれ載置され、前記ガードリングとフィールドプレート間を導電接続させるアルミニウム電極を備える構成にすることにより、前記複数のフィールドプレート間の間隔を狭めることができる半導体装置に関する技術が別途公開されている（特許文献２）。
特開２００８−１９３０４３号公報（図５−１、図５−２） 特開２００９−１１７７１５公報（要約、図１）
しかしながら、前記特許文献１に記載のＭＯＳＦＥＴでは、狭い素子周縁部幅で、電界緩和機能および誘起電荷遮断性能の高い素子周縁部は達成されるものの、ｐ型ガードリングをポリシリコンフィールドプレート形成前に形成する必要がある。この場合、ポリシリコンゲートおよびポリシリコンフィールドプレート形成後にｐ型ベース領域およびｐ型ガードリングを形成するプロセスでは、ｐ型ガードリングを形成するためのフォトリソグラフィとイオン注入工程が追加で必要となる。これら追加工程は製造コストを増加させるだけでなく、ｐ型ガードリングとポリシリコンフィールドプレートのアライメントずれが発生し易くなり、電界緩和性能、誘起電荷遮断性能を変動または劣化させる要因となる。
本発明は、以上説明した点に鑑みてなされたものであり、本発明の目的は、素子周縁部の幅が狭く、素子周縁部の電界緩和機能および誘起電荷遮断性能が高い半導体装置およびその製造方法を提供することにある。
前記本発明の目的を達成するために、本発明は、第１導電型半導体基板の一方の主面に、主電流の流れる素子活性部と、該素子活性部を取り囲む素子周縁部を備え、該素子周縁部が、直線部と該直線部を連結する曲率部とで前記素子活性部を取り囲むように前記一方の主面の表層に形成される第２導電型領域からなるガードリングと、該ガードリング表面上に第一絶縁膜を介して該ガードリングの内周側と外周側とに分離して配置されるリング状のポリシリコンフィールドプレートと、前記曲率部内の前記ガードリング表面上の前記第一絶縁膜上に前記両ポリシリコンフィールドプレートから両者の間方向にそれぞれ延びるポリシリコンつなぎ領域と、前記ポリシリコンフィールドプレートおよび前記ポリシリコンつなぎ領域を覆う第二絶縁膜と、前記第二絶縁膜および前記第一絶縁膜を開口して前記ポリシリコンつなぎ領域および前記ガードリングに達するように設けられたコンタクトホールと、前記コンタクトホールに配置され、前記ポリシリコンつなぎ領域と前記曲率部内の前記ガードリングとを、導電接続する金属膜と、を備える半導体装置とする。
前記両ポリシリコンフィールドプレートから両者の間方向にそれぞれ延びるポリシリコンつなぎ領域が接続されていても、離れていてもよい。
本発明は、前記素子活性部と前記素子周縁部が超接合並列ｐｎ層を備え、該超接合並列ｐｎ層が、半導体基板の主面に垂直方向に形成されるｐ型領域とｎ型領域が主面に沿った方向では交互に隣接配置される構造を有し、前記素子周縁部に形成される前記超接合ｐｎ層が、前記一方の主面側は前記第２導電型領域のガードリングより深く、前記超接合並列ｐｎ層より低不純物濃度の第１導電型領域で覆われる構造を有する半導体装置とすることもできる。
本発明は、前記素子周縁部の曲率部におけるガードリングの幅が前記直線部のガードリングの幅より広い半導体装置とすることが望ましい。この構造とすることにより、前記素子周縁部の直線部の幅を狭くすることができ、その分チップ幅を縮小できるメリットが得られる。
本発明は、前記ポリシリコンつなぎ領域の幅が第２導電型領域からなるガードリングの深さの１／２以下である半導体装置とすることがより望ましい。この構造とすることにより、ガードリングを連続するリング状とすることができ、耐圧低下を防ぐことができる。
本発明は、上記の半導体装置の製造方法するにあたり、
素子周縁部に第一の前記第一絶縁膜を形成する工程と、
前記絶縁膜に前記ガードリングを形成するための窓開けをする工程と、
該窓に第二の前記第一絶縁膜を形成する工程と、
前記両ポリシリコンフィールドプレートを前記窓を挟んで前記第一の第一絶縁膜上にそれぞれ形成すると同時に、前記ポリシリコンつなぎ領域を前記第二の第一絶縁膜上に形成する工程と、
前記第一の第一絶縁膜および前記両フィールドプレートをマスクとして前記ガードリングを形成工程と、
前記両フィールドプレートおよび前記ポリシリコンつなぎ領域を覆う第二絶縁膜を形成する工程と、
前記コンタクトホールを前記第一絶縁膜および前記第二絶縁膜をエッチングすることにより形成する工程と、
をこの順に有する製造方法とすることにより、前記本発明の目的が達成される。
また、素子活性部の第２導電型ベース領域と素子周縁部の第２導電型ガードリングとを形成するための絶縁膜窓開け工程、素子活性部のポリシリコンゲート電極と、素子周縁部内の内周側および外周側に分離されるリング状のポリシリコンフィールドプレートおよび曲率部で前記内周側および外周側に分離されるフィールドプレートから該両フィールドプレート間に延びるポリシリコンつなぎ領域の形成工程、前記ポリシリコンゲート電極をマスクとする素子活性部の第２導電型ベース領域と前記絶縁膜をマスクとする前記素子周縁部の第２導電型ガードリングの形成工程、素子活性部での主電極の接触用コンタクトホールと、素子周縁部の曲率部で前記ポリシリコンつなぎ領域と前記第２導電型ガードリング表面とに金属膜を接触させて導電接続させるためのコンタクトホールの形成工程をこの順に有する半導体装置の製造方法とすることにより、前記本発明の目的が達成される。
本発明によれば、主電流の流れる素子活性部と、該素子活性部を取り囲む素子周縁部を備えた半導体装置を形成する際に、ｐ型ガードリングをポリシリコンフィールドプレート形成前に形成するために必要な、ｐ型ガードリング形成用フォトリソグラフィ工程とイオン注入工程を追加すること無しに、素子周縁部の幅が狭く、素子周縁部の電界緩和機能および誘起電荷遮断性能が高い半導体装置およびその製造方法を提供することができる。
本発明の半導体装置の実施例１にかかる縦型ＭＯＳＦＥＴの平面図である。 本発明にかかる図１のＡ−Ａ’線断面図である。 本発明にかかる図１のＢ−Ｂ’線断面図である。 本発明にかかる図１のＣ−Ｃ’線断面図である。 本発明の半導体装置の実施例２にかかる縦型ＭＯＳＦＥＴの平面図である。 本発明の図５のＤ−Ｄ’線断面図である。 本発明の半導体装置の製造方法を説明するための酸化膜形成工程における縦型ＭＯＳＦＥＴの断面図である。 本発明の半導体装置の製造方法を説明するための表面ｎ型領域形成工程における縦型ＭＯＳＦＥＴの断面図である。 本発明の半導体装置の製造方法を説明するためのゲート電極形成工程における縦型ＭＯＳＦＥＴの断面図である。 本発明の半導体装置の製造方法を説明するためのｐ型ベース領域形成工程における縦型ＭＯＳＦＥＴの断面図である。 本発明の半導体装置の製造方法を説明するためのｐ+コンタクト形成工程における縦型ＭＯＳＦＥＴの断面図である。 本発明の半導体装置の製造方法を説明するためのコンタクトホール形成工程における縦型ＭＯＳＦＥＴの断面図である。 本発明の半導体装置の製造方法を説明するためのソース電極形成工程における縦型ＭＯＳＦＥＴの断面図である。 特許文献１に記載の図１に相当するトレンチゲート型ＭＯＳＦＥＴの耐圧構造部の断面図である。 特許文献１に記載の図２に相当するトレンチゲート型ＭＯＳＦＥＴの耐圧構造部の曲率部における断面図である。 本発明の半導体装置にかかるポリシリコンつなぎ領域が連結していない場合のトレンチゲート型ＭＯＳＦＥＴの耐圧構造部の曲率部における断面図である。 図２において活性部をトレンチゲート型としたＭＯＳＦＥＴの断面図である。 図２において活性部をダイオードとした断面図である。
以下、本発明の半導体装置にかかる実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。以下の説明では、第１導電型をｎ型、第２導電型をｐ型として説明するが、ｎ型とｐ方を逆にすることもできる。＋、−記号はｎ型、またはｐ型の不純物濃度が相対的に高濃度、低濃度であることを表す。
図１（ａ）は、図１（ｂ）に示すプレーナーゲート型の縦型ＭＯＳＦＥＴ素子の部分平面図で、破線枠で示す１／４素子サイズを拡大して示したものである。図２、図３、図４はそれぞれ、図１（ａ）のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図、Ｃ−Ｃ’線断面図である。プレーナーゲート型とはトレンチゲート型に対する用語であり、半導体基板の平らな表面上にゲート絶縁膜を介してゲート電極が設けられるゲート構造を言う（以下半導体基板の表面という場合は、第１主面とする）。図１（ａ）では、主電流が流れる素子活性部１０１内のｐ型ベース領域２、ポリシリコンからなるゲート電極７、コンタクトホール２６ａおよび素子周縁部１０２内のｐ型ガードリング２１、ポリシリコンフィールドプレート２２ａ、２２ｂ、２２ｃ、曲率部１０２ｂ内のポリシリコンつなぎ領域２５、コンタクトホール２６ｂおよび最外周ｐ型領域１２を示す。しかし、図１（ａ）ではフィールド絶縁膜、層間絶縁膜および金属膜、金属電極等は、図面の理解を容易にするために省略されている。図２の断面図に示すように、各ｐ型ガードリング２１の表面上の両サイドには、フィールド酸化膜８（以降、フィールド絶縁膜としてフィールド酸化膜を用いることにする）を介してポリシリコンフィールドプレート２２がそれぞれ載置されている。ｐ型ガードリング表面上で両サイドにそれぞれ分けられたポリシリコンフィールドプレート２２ａ、２２ｂ、２２ｃと前記ｐ型ガードリング２１ａ、２１ｂ、２１ｃの各表面とは、素子周縁部の曲率部１０２ｂに設けられたコンタクトホール２６ｂ（図１（ａ））のところでそれぞれ金属膜２４を接触させることによって導電接続され、このコンタクトホール２６ｂ以外ではフィールド酸化膜８で絶縁分離されている。なお、このコンタクトホール２６ｂを形成するために、曲率部１０２ｂのｐ型ガードリング２１の幅（図３）は直線部１０２ａのｐ型ガードリング２１の幅（図２）より広くされている。ポリシリコンフィールドプレート２２ａ、２２ｂ、２２ｃは曲率部１０２ｂで、前述のようにｐ型ガードリング２１ａ、２１ｂ、２１ｃの表面と金属膜２４ａ、２４ｂ、２４ｃの接触によって導電接続するために、図３の断面図に示すように、この金属膜２４との接触を容易にするポリシリコンつなぎ領域２５を設けることが好ましい。図４に示す断面図では、金属膜２４がｐ型ガードリング２１の表面と、ポリシリコンフィールドプレート２２から延長されているポリシリコンつなぎ領域２５の表面とに接触することにより前記ｐ型ガードリング２１とポリシリコンフィールドプレート２２を導電接続していることを示している。図４でｐ型ガードリング２１の表面に形成されているｐ+型コンタクト領域４は金属膜２４とｐ型ガードリング２１との接触性を良好にするためのｐ+領域であり、ポリシリコンつなぎ領域２５とｐ型ガードリング２１の表面に挟まれた部分は、ゲート絶縁膜と同時に形成される絶縁膜６である。
ｐ型ガードリング２１とポリシリコンフィールドプレート２２とを導電接続するための金属膜２４を形成するためには、コンタクトに必要な開口幅を確保する必要がある。しかしながら、前記図２、図３、図４からも分かるように、図１（ａ）のＡ−Ａ’線断面図である図２のｐ型ガードリング２１の直線部ではポリシリコンフィールドプレート２２とｐ型ガードリング２１とはフィールド酸化膜８によって絶縁され、導電接続されない。よって、上記のコンタクトに必要な開口幅を確保する必要がなく素子周縁部の幅を最大限狭くすることができる。そして素子周縁部の曲率部（図４）の幅のみを広くすることにより、上記のコンタクトに必要な開口幅を確保することにより、前述のようにポリシリコンフィールドプレーと２２とｐ型ガードリング２１を導電接続して同電位にし易くしているのである。また、金属膜２４ｃは、環状に形成されており、さらに、外周側のポリシリコンフィールドプレート２２ｃよりも外側に張り出し部を備えている。この張り出し部は、フィールドプレートとして機能する。
なお、前述の説明で参照した図２に記載の符号について、説明に用いなかった符号について、以下まとめて説明する。１はｎ型ドリフト層、２はｐ型ベース領域、３は表面ｎ型ドリフト領域、４はｐ+型コンタクト領域、５はｎ+型ソース領域、６はゲート絶縁膜、７はポリシリコンゲート電極、８はフィールド酸化膜、８ａは層間絶縁膜、９はソース電極、１０はｎ+型半導体基板、１１はドレイン電極、１２は最外周ｐ型領域である。
以下、前記特許文献１に記載の図１、２の断面図に示すＭＯＳＦＥＴ特許文献、本発明の実施例１のＭＯＳＦＥＴとの相違点について説明する。以下、前記特許文献１に記載の図１を図１４、図２を図１５に置き換えて説明する。前記特許文献１に記載のＭＯＳＦＥＴは、図１４に示すように、まず、半導体基板２００の活性領域２０２内のｐ型ベース領域２１０表層に形成されたソース領域２１７表面からトレンチ２１４を形成する。このトレンチ２１４内にゲート絶縁膜２５１を介してゲート電極２１６を形成するトレンチゲート構造であるために、耐圧構造部２０３（本発明の実施例１の素子周縁部に相当する）内のｐ型ガードリング２０４を形成後にポリシリコンフィールドプレート２０７を形成するプロセスとなる。このため、耐圧構造部２０３の直線部ではｐ型ガードリング２０４全体の表面上をフィールド酸化膜２０５を介して覆うようにポリシリコンフィールドプレート２０７が配置される。また、図１５の断面図に示すように、前記特許文献１に記載のｐ型ガードリング２０４−１とポリシリコンフィールドプレート２０７とは、破線で示す部分で、層間絶縁膜２０６表面からｐ型ガードリング２０４−１表面に到達するように形成されたコンタクトホールＡを埋める金属電極２０８−１により両者が導電接続して同電位にされている。この導電接続を耐圧構造部２０３の直線部で形成すると、素子周縁部の幅が広くなるため、直線部では前記コンタクトホールＡを設けず、狭いままとする。曲率半径を変えて幅を広げた曲率部で、前記コンタクトホールＡを形成して金属電極２０８−１で埋めて導電接続し、同電位にする。
一方、本発明の実施例１のＭＯＳＦＥＴのようなプレーナーゲート構造の場合、前述の特許文献１の記載とは逆に、図２でポリシリコンからなるゲート電極７を形成後に、このポリシリコンゲート電極７をマスクにしてｐ型ベース領域２が形成される。素子周縁部のポリシリコンフィールドプレート２２はポリシリコンからなるゲート電極７を形成するときと同時に、そしてｐ型ガードリングは２１ｐ型ベース領域２を形成するときと同時にフィールド酸化膜をマスクにして形成されるので、ポリシリコンフィールドプレート２２の直下にはｐ型ガードリングが原則的には形成されない。熱拡散時にｐ型ガードリングがポリシリコンフィールドプレートの下方に拡がることはある。
それ故、電界緩和機能よび耐電荷性（以降、誘起電荷遮断機能）を持たせるためのポリシリコンフィールドプレート２２を厚いフィールド酸化膜８上に形成した後、イオン注入部を窓開けし、前記フィールド酸化膜８をマスクにしてｐ型ガードリング２１をイオン注入部と熱拡散で形成することになる。その結果、前述の特許文献１に記載のトレンチゲート構造ではｐ型ガードリング２０４表面の全体をポリシリコンフィールドプレート２０７が覆う形になるが、本実施例１では熱拡散で拡がるｐ型ガードリング２１の内周側、外周側のみを覆うことになる。ポリシリコンフィールドプレート２２とｐ型ガードリング２１は電界緩和機能および誘起電荷遮断機能を確保するために、同電位にするための導電接続が必要になるが、そのためのコンタクト領域を素子周縁部の直線部１０２ａで形成すると、素子周縁部幅が広くなるので、曲率部１０２ｂで両者のコンタクト（導電接続）を取るようにしている。ポリシリコンフィールドプレート２２とｐ型ガードリング２１とを同電位にするために、素子周縁部の曲率部で導電接続させるという考え方は本発明と前記特許文献１の記載とで共通であるが、前述のように導電接続させる構造は異なる。すなわち、繰り返しになるが、本実施例１では、図３、図４に示すようにｐ型ガードリング２１表面と、この表面上の内周側と外周側にフィールド酸化膜８を介して分離されて形成されている両側のポリシリコンフィールドプレート２２とが、好ましくはポリシリコンつなぎ領域２５を介して曲率部１０２ｂにおいて金属膜２４の接触によって相互に導電接続される構造である。図３、図４ではポリシリコンつなぎ領域２５は内周側と外周側とで分離されるポリシリコンフィールドプレート２２を直接連結させる領域として描かれているが、内周側と外周側のポリシリコンフィールドプレート２２の間で切断されていても、別の手段、たとえば、金属膜２４で切断部が連結されるならば、機能的に問題は無い。要は、両側のポリシリコンフィールドプレート２２が電気的に接続されることが必要と言うことである。
図１６は、ポリシリコンつなぎ領域が連結していない例を示す素子周縁部の曲率部の断面図であり、同図（ａ）は、図１のＢ−Ｂ’線断面図であり、同図（ｂ）は、図１のＣ−Ｃ’線断面図であり、かつ図１６（ａ）のＥ−Ｅ’線における断面図である。連結していないポリシリコンつなぎ領域を以下の説明ではポリシリコン延在部と表記する。図１６に示すように、内周側のポリシリコンフィールドプレート２２ａ−１、２２ｂ−１および２２ｃ−１から外周側に向かって延長して形成されるポリシリコン延在部２７ａ、２７ｃおよび２７ｅと外周側のポリシリコンフィールドプレート２２ａ−２、２２ｂ−２および２２ｃ−２から内周側に向かって延長して形成されるポリシリコン延在部２７ｂ，２７ｄおよび２７ｆを設けた構成とする。この構成においても、ポリシリコン延在部２７とｐ型ガードリング２１とを金属膜２４で接触させることにより導電接続することができる。図１６では、前記図３に記載のポリシリコンつなぎ領域２５と異なり、ポリシリコン延在部２７ａ、２７ｃおよび２７ｅとポリシリコン延在部２７ｂ，２７ｄおよび２７ｆとは直接には連結されていない。
前述のように、本発明にかかる実施例１では、両側のポリシリコンフィールドプレート２２間でポリシリコンつなぎ領域２５が連結されている場合、ｐ型ガードリング形成のためのイオン注入の際には、このポリシリコンつなぎ領域２５直下はマスクされてイオン注入されないので、熱拡散によってｐ型ガードリングが連結される必要がある。その結果、ポリシリコンつなぎ領域の幅をあまり広くすることはできない。すなわち、ポリシリコンつなぎ領域２５直下でｐ型ガードリングが分離されていると、耐圧の低下が懸念されるからである。故に、ポリシリコンつなぎ領域２５の幅は、イオン注入後の熱拡散による拡がりによりｐ型ガードリング２１がポリシリコンつなぎ領域２５の直下で繋がることができるように、ｐ型ガードリング２１の深さの１／２以下である必要がある。同様に、ポリシリコン延在部２７の幅についても、ポリシリコンつなぎ領域２５と同様にｐ型ガードリング２１の深さの１／２以下となるように形成することが好ましい。
また、曲率部１０２ｂのｐ型ガードリング２１の幅は素子周縁部の直線部より広くしているので、曲率部１０２ｂのｐ型ガードリング２１の曲率半径が小さくなっても電界が緩和される長所がある。また、コンタクトホール２６ｂ内での金属膜２４とｐ型ガードリング２１表面のコンタクトはポリシリコンつなぎ領域２５の線に対して線対称に形成されるので、ポリシリコンつなぎ領域２５を挟むいずれかでのコンタクトホール部分がゴミなどでコンタクト不良となっても、もう片方でｐ型ガードリング２１とコンタクトすることができる。このように、実施例１によれば、ｐ型ガードリング２１に導電接続するポリシリコンフィールドプレート２２を追加工程無しに形成することができるだけでなく、電界緩和機能、誘起電荷遮断機能を確保して高耐圧を保持する素子周縁部の幅を狭くすることができるので、その分、主電流が流れる素子活性部を広くすることができる。
次に、前記実施例１に記載のプレーナーゲート型ＭＯＳＦＥＴの製造方法について、詳細に説明する。図７〜図９に、それぞれフィールド酸化膜形成、ｎ型領域形成、ゲート電極形成の工程ごとに、プレーナーゲート型ＭＯＳＦＥＴの半導体基板の部分断面図を示す。図７中の（ａ）、（ｂ）、（ｃ）はそれぞれ素子活性部１０１、素子周縁部の直線部１０２ａ（図１（ａ）のＡ−Ａ’線断面の一部）、素子周縁部の曲率部１０２ｂ（図１（ａ）のＢ−Ｂ’線断面の一部）の各部分断面図を示す。
先ず、ｎ+型半導体基板１０（通常ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ Ｍｅｔｈｏｄ）結晶を用いる）上のｎ型エピタキシャル層１の表面に熱酸化によって酸化膜１−１を形成する。パターニングとエッチングによって素子周縁部１０２に厚い酸化膜１−１を残すとともに、ｐ型ガードリング２１となる領域上の酸化膜１−１に窓開け部１−２を形成する（図７）。次に、オン抵抗を低減するために素子活性部１０１全面にリンをイオン注入し、表面側に表面ｎ型ドリフト領域３を形成する。一方、同時に素子周縁部１０２では酸化膜１−１がマスクになり、ｐ型ガードリング２１が形成される予定の領域のみにリンがイオン注入される（図８）。続いて、シリコン酸化膜からなるゲート絶縁膜６の形成とゲートポリシリコン層の成長を行い、パターニングとドライエッチングで素子活性部１０１のゲート電極７と素子周縁部のポリシリコンフィールドプレート２２と素子周縁部の曲率部１０２ｂのポリシリコンつなぎ領域２５を形成する。ポリシリコン層の加工にはドライエッチングを用いるので、サブミクロンの寸法精度を出すことができ、電界緩和機能と誘起電荷遮断機能による安定的な耐圧の確保を容易にする（図９）。
次に、図１０〜図１２に、それぞれｐ型ベース領域２の形成、ｐ+型コンタクト領域形成、コンタクトホール形成工程ごとの、プレーナーゲート型ＭＯＳＦＥＴの半導体基板の部分断面図を示す。図１０の素子活性部１０１では、ポリシリコンからなるゲート電極７を、素子周縁部の直線部１０２ａと曲率部１０２ｂでは酸化膜１−１を、それぞれマスクにして、ボロンイオン注入と熱拡散を行い、ｐ型ベース領域２とｐ型ガードリング２１を同時に形成する。ｐ型ガードリング２１はポリシリコンフィールドプレート２２とセルフアラインにより形成するため、寸法精度を出すことができ素子周縁部の直線部１０２ａと曲率部１０２ｂの幅を低減することができる。
続いて、図１１に示すように、素子活性部１０１では図示しないレジストマスクにてボロンを所定の位置にイオン注入し熱拡散でｐ+型コンタクト領域４を形成し、同様にレジストマスクで砒素を所定領域にイオン注入しｎ+型ソース領域５を形成する。このとき素子周縁部の直線部１０２ａと曲率部１０２ｂはレジスト（図示しない）でカバーし、ボロン、砒素を導入しないようにする。
その後、図１２に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）で層間絶縁膜８ａを堆積し、パターニングで素子活性部１０１のコンタクトホール２６ａを形成するが、素子周縁部の直線部１０２ａにはコンタクトホールは開けず、曲率部１０２ｂでは、コンタクトホール２６ｂとしてｐ型ガードリング表面（図示せず）とポリシリコンつなぎ領域の表面のみを部分的に開口する。
開口後、図１３に示すように、Ａｌ−Ｓｉなどの金属をスパッタなどで堆積被着させ、堆積させた金属膜をウエットエッチングすることによりソース電極９を形成すると同時に、素子周縁部の曲率部１０２ｂのｐ型ガードリング（図示せず）とポリシリコンフィールドプレートを導電接続し同電位とする金属膜２４を形成する。以降、表面保護のパシベーション膜形成、裏面電極を蒸着・スパッタを行い、実施例１の縦型ＭＯＳＦＥＴとなる。
前記図９、図１０を参照して説明したように、本発明の実施例１にかかるＭＯＳＦＥＴでは、素子活性部１０１のゲート電極７と素子周縁部のポリシリコンフィールドプレート２２を形成してから、それらおよび素子周縁部では厚いフィールド酸化膜をマスクにしてｐ型ベース領域２とｐ型ガードリング２１を同時に形成する点が前記特許文献１に記載のＭＯＳＦＥＴの製造方法と異なる。この製造工程の順番が異なるので、実施例１ではｐ型ガードリング２１の表面とポリシリコンフィールドプレート２２の表面を金属膜２４で導電接続させる製造方法が異なるのである。
以上では、ＭＯＳＦＥＴについて説明したが、図２において、ｎ+型半導体基板１０とドレイン電極１１との間にｐ+層を形成することで、このｐ+層をアノードとし、ｎ+型ソース領域５をエミッタとするＩＧＢＴでも同様に効果を得ることができる。
また、図１７は、図２において活性部をトレンチゲート型としたＭＯＳＦＥＴの断面図である。図１７に示すように、トレンチゲート型のＭＯＳＦＥＴにおいても、適用することができる。特に、トレンチ内にポリシリコンゲート電極を埋めてからｐ型ベース領域２を形成するものにおいては、上記と同様の効果を得ることができる。また、図１７のトレンチゲート型ＭＯＳＦＥＴのｎ+型半導体基板１０とドレイン電極１１との間にｐ+層を形成することで、このｐ+層をアノードとし、ｎ+型ソース領域５をエミッタとするトレンチゲート型のＩＧＢＴにも適用することができる。
また、図１８は、図２において活性部がＭＯＳＦＥＴではなくダイオードとした断面図である。このように活性部にポリシリコンを形成しないものであっても素子周縁部にガードリングを形成するものにおいて適用することができる。この場合も、同様に素子周縁部の曲率部において、ガードリングとポリシリコンフィールドプレートとを金属膜を介して導電接続することにより、素子周縁部の面積を小さくすることができる。
図５、図６は、実施例１とは異なる実施例２にかかるプレーナーゲート型の超接合型ＭＯＳＦＥＴの、それぞれ平面図、断面図を示し、図５（ｂ）は素子の全体の平面図、図５（ａ）は、図５（ｂ）の内、破線枠で示す１／４素子サイズを拡大して示し、図６は、図５（ａ）のＤ−Ｄ’線断面図である。図６に示す符号で、前記図２と同符号は同様の機能を示す部位を示す。
実施例２にかかる縦型ＭＯＳＦＥＴが前述の実施例１の縦型ＭＯＳＦＥＴと異なる点は、実施例２ではｎ型ドリフト領域の不純物濃度が、半導体基板の主面に垂直方向に形成されるｐ型領域４２とｎ型ドリフト領域４１とが主面に沿った方向では交互に隣接配置される、いわゆる、超接合並列ｐｎ層で構成されている点と、素子周縁部の超接合ｐｎ層の表面側にｎ-型低不純物濃度領域４３を備える点および全てのｐ型ガードリング２１ａ、２１ｂ，２１ｃの上に金属膜２４が形成されている点である。このｎ-型低不純物濃度領域４３内に形成されるｐ型ガードリング２１ａ、２１ｂ、２１ｃは実施例１のｐ型ガードリング２１と同じ作用を有するので、実施例１と同様の効果が得られる。たとえば、実施例２においても、実施例１と同様に、ｐ型ガードリング２１ａ、２１ｂ、２１ｃに導電接続されるポリシリコンフィールドプレートを追加工程無しに形成するとともに、電界緩和機能と誘起電荷遮断機能を確保して高耐圧を保持する素子周縁部の幅を狭くすることができるので、その分、主電流が流れる素子活性部を広くすることができる。従って、同一電流容量の半導体装置ならば、チップサイズを小さくできる。また、金属膜２４を全てのｐ型ガードリング２１ａ，２１ｂ，２１ｃの上に形成することで、誘起電荷遮断機能をさらに向上することができる。実施例１の構成においても金属膜２４を全てのｐ型ガードリング２１の上に形成することができる。
以上、前述の実施例１、２で説明したプレーナーゲート構造のＭＯＳＦＥＴ素子によれば、ｐ型ガードリング形成用フォトリソグラフィ工程とイオン注入工程を追加すること無しに、素子周縁部幅が狭くてチップサイズを縮小でき、かつ電界緩和機能および誘起電荷遮断性能の高い素子周縁部を備える半導体装置およびその製造方法を提供することができる。なお、本発明は、前述の実施例１、２に記載のＭＯＳＦＥＴだけでなく、耐圧構造にガードリング構造とフィールドプレート構造を有する高耐圧電力用半導体装置に適用できる。そのような半導体装置として、たとえば、ＩＧＢＴ、バイポーラトランジスタ、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）、ショットキーダイオード等でも同様に本発明の効果が得られる。
１−１ 酸化膜
１−２ 窓開け部
１ ｎ型ドリフト層
２ ｐ型ベース領域
３ 表面ｎ型ドリフト領域
４ ｐ+型コンタクト領域
５ ｎ+型ソース領域
６ ゲート絶縁膜
７ ゲート電極、ポリシリコンゲート電極
８ フィールド酸化膜
８ａ 層間絶縁膜
９ ソース電極
１０ ｎ+型半導体基板
１１ ドレイン電極
１２ 最外周ｐ型領域
２１、２１ａ、２１ｂ，２１ｃ ｐ型ガードリング
２２、２２ａ、２２ｂ、２２ｃ ポリシリコンフィールドプレート
２２ａ−１、２２ｂ−１，２２ｃ−１ ポリシリコンフィールドプレート
２４、２４ａ、２４ｂ、２４ｃ 金属膜
２５ ポリシリコンつなぎ領域
２６ａ、２６ｂ コンタクトホール
２７、２７ａ、２７ｂ、２７ｃ ポリシリコン延在部
２７ｄ，２７ｅ，２７ｆ ポリシリコン延在部
４１ ｎ型ドリフト領域
４２ ｐ型領域
４３ ｎ-型低不純物濃度領域
１０１ 素子活性部
１０２ 素子周縁部
１０２ａ 直線部
１０２ｂ 曲率部

Claims (8)

  1. 第１導電型半導体基板の一方の主面に、主電流の流れる素子活性部と、該素子活性部を取り囲む素子周縁部を備え、該素子周縁部が、直線部と該直線部を連結する曲率部とで前記素子活性部を取り囲むように前記一方の主面の表層に形成される第２導電型領域からなるガードリングと、該ガードリング表面上に第一絶縁膜を介して該ガードリングの内周側と外周側とに分離して配置されるリング状のポリシリコンフィールドプレートと、前記曲率部内の前記ガードリング表面上の前記第一絶縁膜上に前記両ポリシリコンフィールドプレートから両者の間方向にそれぞれ延びるポリシリコンつなぎ領域と、前記ポリシリコンフィールドプレートおよび前記ポリシリコンつなぎ領域を覆う第二絶縁膜と、前記第二絶縁膜および前記第一絶縁膜を開口して前記ポリシリコンつなぎ領域および前記ガードリングに達するように設けられたコンタクトホールと、前記コンタクトホールに配置され、前記ポリシリコンつなぎ領域と前記曲率部内の前記ガードリングとを、導電接続する金属膜と、を備えることを特徴とする半導体装置。
  2. 前記両ポリシリコンフィールドプレートから両者の間方向にそれぞれ延びるポリシリコンつなぎ領域が接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記両ポリシリコンフィールドプレートから両者の間方向にそれぞれ延びるポリシリコンつなぎ領域が距離を有して配置されることを特徴とする請求項１に記載の半導体装置。
  4. 前記素子活性部と前記素子周縁部が超接合並列ｐｎ層を備え、該超接合並列ｐｎ層が、半導体基板の主面に垂直方向に形成されるｐ型領域とｎ型領域が主面に沿った方向では交互に隣接配置される構造を有し、前記素子周縁部に形成される前記超接合ｐｎ層が、前記一方の主面側では、前記第２導電型領域のガードリングより深くて前記超接合並列ｐｎ層より低不純物濃度の第１導電型領域で覆われる構造を有することを特徴とする請求項１ないし３のいずれか一項に記載の半導体装置。
  5. 前記素子周縁部の曲率部におけるガードリングの幅が前記直線部のガードリングの幅より広いことを特徴とする請求項１ないし４のいずれか一項に記載の半導体装置。
  6. 前記ポリシリコンつなぎ領域の幅が第２導電型領域からなるガードリングの深さの１／２以下であることを特徴とする請求項１ないし５のいずれか一項に記載の半導体装置。
  7. 請求項１に記載の半導体装置の製造方法において、
    素子周縁部に第一の前記第一絶縁膜を形成する工程と、
    前記絶縁膜に前記ガードリングを形成するための窓開けをする工程と、
    該窓に第二の前記第一絶縁膜を形成する工程と、
    前記両ポリシリコンフィールドプレートを前記窓を挟んで前記第一の第一絶縁膜上にそれぞれ形成すると同時に、前記ポリシリコンつなぎ領域を前記第二の第一絶縁膜上に形成する工程と、
    前記第一の第一絶縁膜および前記両フィールドプレートをマスクとして前記ガードリングを形成工程と、
    前記両フィールドプレートおよび前記ポリシリコンつなぎ領域を覆う第二絶縁膜を形成する工程と、
    前記コンタクトホールを前記第一絶縁膜および前記第二絶縁膜をエッチングすることにより形成する工程と、
    をこの順に有することを特徴とする半導体装置の製造方法。
  8. 素子活性部の第２導電型ベース領域と素子周縁部の第２導電型ガードリングとを形成するための絶縁膜窓開け工程、素子活性部のポリシリコンゲート電極と、素子周縁部内の内周側および外周側に分離されるリング状のポリシリコンフィールドプレートおよび曲率部で前記内周側および外周側に分離されるフィールドプレートから該両フィールドプレート間に延びるポリシリコンつなぎ領域の形成工程、前記ポリシリコンゲート電極をマスクとする素子活性部の第２導電型ベース領域と前記絶縁膜をマスクとする素子周縁部の第２導電型ガードリングの形成工程、素子活性部での主電極の接触用コンタクトホールと、素子周縁部の曲率部で前記ポリシリコンつなぎ領域と前記第２導電型ガードリング表面とに金属膜を接触させて導電接続させるためのコンタクトホールの形成工程をこの順に有することを特徴とする半導体装置の製造方法。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5182376B2 (ja) * 2008-12-10 2013-04-17 トヨタ自動車株式会社 半導体装置
JP2012204811A (ja) * 2011-03-28 2012-10-22 Sony Corp 半導体装置
WO2013021727A1 (ja) * 2011-08-05 2013-02-14 富士電機株式会社 半導体装置および半導体装置の製造方法
JP5676002B2 (ja) * 2011-09-28 2015-02-25 三菱電機株式会社 半導体装置
CN103035634B (zh) * 2011-10-09 2015-06-03 上海华虹宏力半导体制造有限公司 能够提高雪崩耐量能力的超结器件结构
JP2013149761A (ja) * 2012-01-18 2013-08-01 Fuji Electric Co Ltd 半導体装置
WO2013140572A1 (ja) * 2012-03-22 2013-09-26 トヨタ自動車株式会社 半導体装置
CN102723278B (zh) * 2012-06-26 2017-03-29 上海华虹宏力半导体制造有限公司 半导体结构形成方法
EP2927961B1 (en) 2012-11-29 2017-10-18 Fuji Electric Co., Ltd. Semiconductor device
US8829613B1 (en) * 2013-05-03 2014-09-09 Texas Instruments Incorporated Stepped dielectric for field plate formation
CN105393363B (zh) 2013-06-27 2018-01-02 三菱电机株式会社 半导体器件及其制造方法
JP2015126193A (ja) * 2013-12-27 2015-07-06 株式会社豊田中央研究所 縦型半導体装置
JP2015185656A (ja) * 2014-03-24 2015-10-22 サンケン電気株式会社 半導体装置
DE102014109208A1 (de) 2014-07-01 2016-01-07 Infineon Technologies Austria Ag Ladungskompensationsvorrichtung und ihre herstellung
JP6185440B2 (ja) * 2014-09-16 2017-08-23 株式会社東芝 半導体装置
JP6319454B2 (ja) * 2014-10-24 2018-05-09 富士電機株式会社 半導体装置および半導体装置の製造方法
CN104377234A (zh) * 2014-11-05 2015-02-25 中国东方电气集团有限公司 采用金属截止场板的半导体器件终端单元结构及制造方法
JP6358343B2 (ja) * 2015-01-29 2018-07-18 富士電機株式会社 半導体装置
JP6649102B2 (ja) * 2016-02-05 2020-02-19 ルネサスエレクトロニクス株式会社 半導体装置
WO2018012159A1 (ja) * 2016-07-15 2018-01-18 富士電機株式会社 炭化珪素半導体装置
CN107134491B (zh) * 2017-03-29 2019-11-29 西安电子科技大学 基于弧形源场板的垂直结构电力电子器件
JP6804379B2 (ja) 2017-04-24 2020-12-23 三菱電機株式会社 半導体装置
JP2018186160A (ja) * 2017-04-25 2018-11-22 パナソニックＩｐマネジメント株式会社 半導体素子
EP3490006A1 (en) * 2017-11-24 2019-05-29 Nexperia B.V. Semiconductor device with edge termination structure and method of manufacture
JP7201288B2 (ja) * 2018-07-26 2023-01-10 ラピスセミコンダクタ株式会社 半導体装置
CN111106168B (zh) * 2018-10-26 2022-07-01 珠海零边界集成电路有限公司 半导体器件的终端耐压结构、半导体器件及其制造方法
CN114823873B (zh) * 2022-04-28 2023-10-27 电子科技大学 一种超结功率器件终端结构

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09205198A (ja) * 1996-01-24 1997-08-05 Toyota Motor Corp 電界効果型半導体装置及び半導体装置の製造方法
JP5011612B2 (ja) * 2000-10-31 2012-08-29 富士電機株式会社 半導体装置
JP4126915B2 (ja) * 2002-01-30 2008-07-30 富士電機デバイステクノロジー株式会社 半導体装置
US20070087067A1 (en) * 2005-10-18 2007-04-19 Yuan Yuan Semiconductor die having a protective periphery region and method for forming
US8008734B2 (en) * 2007-01-11 2011-08-30 Fuji Electric Co., Ltd. Power semiconductor device
JP5205856B2 (ja) * 2007-01-11 2013-06-05 富士電機株式会社 電力用半導体素子
JP2009117715A (ja) * 2007-11-08 2009-05-28 Toshiba Corp 半導体装置及びその製造方法

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