CN102723278B - 半导体结构形成方法 - Google Patents

Abstract

一种半导体结构形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和包围所述第一区域的第二区域；在所述半导体衬底的第二区域内形成第一保护环，所述第一保护环围绕所述第一区域；在所述半导体衬底的第一区域内形成体区和贯穿所述体区的至少一个沟槽；利用同一光刻、刻蚀工艺，在所述半导体衬底的第二区域上成具有开口的多晶硅场板，在所述沟槽内形成栅氧化层和多晶硅栅，所述多晶硅场板的开口暴露出第一保护环的中间区域；在靠近所述多晶硅栅的体区内形成源区。由于所述多晶硅场板、栅氧化层和多晶硅栅在同一光刻、刻蚀工艺中形成，形成多晶硅场板、第一保护环、栅氧化层和多晶硅栅只需要2步光刻刻蚀工艺，提高了工艺集成度。

Description

半导体结构形成方法

技术领域

本发明涉及半导体制造技术，特别涉及一种集成度高的半导体结构形成方法。

背景技术

在现有技术中，DMOS（双扩散MOS）晶体管一般作为功率晶体管，以提供用于功率集成电路应用的高压电路。DMOS晶体管的一个具体类型是沟槽DMOS晶体管，其中沟道出现在从源极向漏极延伸的沟槽的外壁上，且栅极形成在沟槽内。沟槽DMOS因为其高压、大电流驱动（器件结构决定漏端能承受高压，高集成度指可在小面积内做超大的器件沟道宽/长比）的特点而被广泛应用于驱动电路，尤其是高压功率的驱动电路。

由于沟槽DMOS晶体管需要承受几十伏至几百伏的高压，为了防止沟槽DMOS晶体管被高压击穿，需要在沟槽DMOS晶体管外围设置结终端区。所述结终端包括场板、保护环等。由于沟槽DMOS晶体管的整个衬底都是漏极，当所述漏极施加高反偏电压时，沟槽DMOS晶体管的体区与衬底之间的PN结可能会被击穿，且由于位于沟槽DMOS晶体管的体区终端的PN结会发生弯曲，电场线更集中，且由于半导体衬底表面通常具有界面电荷，所述界面电荷会使得半导体衬底表面的载流子浓度高于半导体衬底内的载流子浓度，位于半导体衬底表面的耗尽层的厚度会变窄，更容易发生击穿，因此，在沟槽DMOS晶体管的体区外围设置有所述结终端，能使沟槽DMOS晶体管的实际击穿电压更接近平行平面结的理想击穿电压，能减小局部电场，提高沟槽DMOS晶体管的可靠性。

图1至图5为现有技术形成所述沟槽DMOS晶体管和结终端的过程的剖面结构示意图。所述结终端包括保护环和金属场板。具体的，请参考图1，提供半导体衬底10，所述半导体衬底10包括第一区域11和包围所述第一区域11的第二区域12，所述第一区域11为功率器件区，所述第二区域12为结终端区。在所述半导体衬底10表面形成氧化硅薄膜，并对所述氧化硅薄膜进行刻蚀，在所述半导体衬底10的第二区域12表面利用光刻刻蚀工艺形成具有开口25的绝缘层20，所述绝缘层20之间的开口25定义后续形成的保护环的位置。其中，为了便于图示，所述图1至图5中仅包括第一区域11和位于所述第一区域11一侧的第二区域12。

请参考图2，在所述半导体衬底10、绝缘层20表面形成图形化的光刻胶层（未图示），所述图形化的光刻胶层暴露出所述绝缘层20之间的开口25，以所述图形化的光刻胶层和绝缘层20为掩膜，对所述开口25暴露出来的半导体衬底10进行离子注入，形成保护环30，所述保护环30位于第二区域12内且围绕所述第一区域11。形成所述保护环30后，再对所述保护环30进行高温退火，使得保护环30靠近第一区域11和远离第一区域11的边缘扩展到绝缘层20的下方。

请参考图3，在所述半导体衬底10的第一区域11内形成体区41和贯穿所述体区41的至少一个沟槽42。

请参考图4，在所述半导体衬底10表面和沟槽42（图3所示）内形成栅氧化层（未图示），在所述栅氧化层表面形成多晶硅层50。

请参考图5，利用光刻刻蚀工艺除去半导体衬底10表面的多晶硅层，所述沟槽内的多晶硅层形成沟槽DMOS晶体管的多晶硅栅55，位于体区41表面的多晶硅层形成多晶硅互连层（未图示），利用所述多晶硅互连层将若干个多晶硅栅55电学连接，在靠近所述多晶硅栅55的体区41内形成源区60。其中，为了提高DMOS晶体管的大电流驱动，通常是将若干个DMOS晶体管并联起来，所述若干个DMOS晶体管的栅极通过位于体区41表面的多晶硅互连层电学连接。

请参考图6，在所述半导体衬底10和绝缘层20表面形成金属层，利用光刻刻蚀工艺除去半导体衬底10表面的金属层，在绝缘层20表面形成金属场板70，所述金属场板70通过导电插塞（未图示）与外界电路相连，且所述保护环30通过导电插塞（未图示）与外界电路相连，通过在金属场板70上施加电压，使得金属场板70下方对应的半导体衬底表面的位置会发生耗尽，使得原来保护环30靠近表面的PN结因为界面电荷变窄后重新变厚，从而可以提高沟槽DMOS晶体管的击穿电压。

但现有技术的方法形成绝缘层、金属场板、保护环和多晶硅栅至少需要4步光刻工艺，工艺较为繁琐，集成度不高。

更多关于沟槽DMOS晶体管的形成工艺请参考公开号为US2003/0168696A1的美国专利文献。

发明内容

本发明解决的问题是提供一种用于形成沟槽DMOS晶体管和结终端区的半导体结构形成方法，可以节省工艺步骤，提高了工艺集成度。

为解决上述问题，本发明技术方案提供了一种半导体结构形成方法，包括：

提供半导体衬底，所述半导体衬底包括第一区域和包围所述第一区域的第二区域；

在所述半导体衬底的第二区域内形成第一保护环，所述第一保护环围绕所述第一区域；

在所述半导体衬底的第一区域内形成体区和贯穿所述体区的至少一个沟槽；

利用同一光刻、刻蚀工艺，在所述半导体衬底的第二区域上成具有开口的多晶硅场板，在所述沟槽内形成栅氧化层和多晶硅栅，所述多晶硅场板的开口暴露出第一保护环的中间区域；

在靠近所述多晶硅栅的体区内形成源区。

可选的，所述多晶硅场板内掺杂有杂质离子，所述多晶硅场板的导电类型与半导体衬底的导电类型相反。

可选的，在所述多晶硅场板的开口暴露出的第一保护环表面形成金属互连层，且所述金属互连层至少覆盖部分多晶硅场板表面，所述多晶硅场板与第一保护环电学连接。

可选的，在所述多晶硅场板的开口暴露出的第一保护环表面形成第一金属互连层和位于所述第一金属互连层表面的第一导电插塞，在所述多晶硅场板表面形成第二金属互连层和位于所述第二金属互连层表面的第二导电插塞，所述第一导电插塞和第二导电插塞通过层间金属层电学连接。

可选的，在所述多晶硅场板表面形成金属互连层和导电插塞的金属互连结构，所述金属互连结构与外界控制电压端电学连接。

可选的，形成所述多晶硅场板、栅氧化层和多晶硅栅的具体工艺包括：在所述沟槽和半导体衬底表面形成栅介质层，在所述栅介质层表面形成多晶硅层，所述多晶硅层填充满所述沟槽；对所述多晶硅层和栅介质层进行刻蚀，位于半导体衬底的第二区域表面的栅介质层和多晶硅层对应形成具有开口的绝缘层和多晶硅场板，位于所述沟槽内的栅介质层和多晶硅层对应形成栅氧化层和多晶硅栅的堆叠结构，所述绝缘层和多晶硅场板的开口暴露出第一保护环的中间区域。

可选的，形成所述多晶硅场板、栅氧化层和多晶硅栅的具体工艺包括：在所述沟槽侧壁和底部表面形成栅介质层；然后在所述沟槽侧壁和底部的栅介质层表面、在所述半导体衬底表面形成多晶硅层；对所述多晶硅层和栅介质层进行刻蚀，位于半导体衬底的第二区域表面的多晶硅层形成具有开口的多晶硅场板，位于所述沟槽内的栅介质层和多晶硅层对应形成栅氧化层和多晶硅栅，所述多晶硅场板的开口暴露出第一保护环的中间区域。

可选的，所述第一保护环、体区具有第一导电类型，所述半导体衬底、源区具有第二导电类型。

可选的，所述第一保护环的数量为一个或多个。

可选的，当所述第一保护环的数量为多个时，多个第一保护环间隔地围绕所述第一区域。

可选的，所述体区和第一保护环在同一离子注入工艺中形成。

可选的，在所述第一保护环和第一区域之间形成第二保护环，所述第二保护环的深度大于所述体区的深度且所述第二保护环与第一区域的体区相接触。

可选的，所述第一保护环、第二保护环在同一离子注入工艺中形成。

可选的，所述第一保护环、第二保护环、体区具有第一导电类型，所述半导体衬底、源区具有第二导电类型。

可选的，在形成所述多晶硅场板后，以所述多晶硅场板为掩膜，对所述多晶硅场板的开口暴露出来的半导体衬底的第二区域进行离子注入，并对所述离子注入区域进行退火，形成第一保护环，使得所述多晶硅场板的开口暴露出第一保护环的中间区域。

可选的，当所述多晶硅栅的数量为多个时，所述多个多晶硅栅通过位于体区表面的多晶硅互连层电学连接。

可选的，形成所述多晶硅互连层的具体工艺包括：对所述多晶硅层进行刻蚀，在形成多晶硅场板和多晶硅栅的同时，在所述体区表面形成多晶硅层互连层，利用所述多晶硅层互连层将多个多晶硅栅电学连接。

与现有技术相比，本发明具有以下优点：

本发明实施例的用于形成沟槽DMOS晶体管和结终端的半导体结构形成方法包括：提供半导体衬底，所述半导体衬底包括第一区域和包围所述第一区域的第二区域；在所述半导体衬底的第二区域内形成第一保护环，所述第一保护环围绕所述第一区域；在所述半导体衬底的第一区域内形成体区和贯穿所述体区的至少一个沟槽；利用同一光刻、刻蚀工艺，在所述半导体衬底的第二区域上成具有开口的多晶硅场板，在所述沟槽内形成栅氧化层和多晶硅栅，所述多晶硅场板的开口暴露出第一保护环的中间区域；在靠近所述多晶硅栅的体区内形成源区。由于所述多晶硅场板、栅氧化层和多晶硅栅在同一光刻、刻蚀工艺中形成，形成多晶硅场板、第一保护环、栅氧化层和多晶硅栅只需要2步光刻刻蚀工艺，至少可以节省一步光刻刻蚀工艺，提高了工艺集成度。

进一步的，所述多晶硅层内掺杂有杂质离子，所述多晶硅层的导电类型与半导体衬底的导电类型相反，使得多晶硅场板的导电类型与半导体衬底的导电类型相反，位于多晶硅场板下方的半导体衬底表面的位置会发生耗尽，使得第一保护环靠近表面的PN结变厚，从而可以提高沟槽DMOS晶体管的击穿电压。

进一步的，通过利用导电插塞或金属互连层将所述多晶硅场板与第一保护环电学连接，使得多晶硅场板和第一保护环的电位相等。当两者的电位相等，因为沟槽DMOS晶体管的漏极电压导致第一保护环与半导体衬底之间形成一定厚度的PN结时，多晶硅场板与半导体衬底之间且靠近半导体衬底表面的位置也会形成一定厚度的PN结，使得第一保护环靠近表面的PN结变厚，从而可以提高沟槽DMOS晶体管的击穿电压。

附图说明

图1至图6是现有技术形成沟槽DMOS晶体管和结终端的过程的剖面结构示意图；

图7为本发明实施例的半导体结构形成方法的流程示意图；

图8至图14为本发明实施例的半导体结构形成过程的剖面结构示意图；

图15为本发明实施例的具有多晶硅场板和现有技术的具有金属场板的沟槽DMOS晶体管的击穿电压的实验对比图。

具体实施方式

由于现有技术形成绝缘层、金属场板、保护环和多晶硅栅至少需要4步光刻工艺，工艺较为繁琐，集成度不高，发明人经过研究，提出了一种半导体结构形成方法，请参考图7，为本发明实施例的半导体结构形成方法的流程示意图，具体包括：

步骤S101，提供半导体衬底，所述半导体衬底包括第一区域和包围所述第一区域的第二区域；

步骤S102，在所述半导体衬底的第二区域内形成第一保护环和第二保护环，所述第一保护环和第二保护环围绕所述第一区域；

步骤S103，在所述半导体衬底的第一区域内形成体区；

步骤S104，在所述半导体衬底的第一区域内形成至少一个沟槽，所述沟槽的深度大于或等于体区的深度；

步骤S105，在所述沟槽和半导体衬底表面形成栅介质层，在所述栅介质层表面形成多晶硅层，所述多晶硅层填充满所述沟槽；

步骤S106，对所述多晶硅层和栅介质层进行刻蚀，位于半导体衬底的第二区域表面的栅介质层和多晶硅层对应形成具有开口的绝缘层和多晶硅场板，位于所述沟槽内的栅介质层和多晶硅层对应形成栅氧化层和多晶硅栅的堆叠结构，所述绝缘层和多晶硅场板的开口暴露出第一保护环的中间区域；

步骤S107，在靠近所述多晶硅栅的体区内形成源区。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

图8至图14为本发明实施例的半导体结构形成过程的剖面结构示意图。

请参考图8，提供半导体衬底100，所述半导体衬底100包括硅基底101和位于所述硅基底101表面的外延层102，所述半导体衬底100包括第一区域Ⅰ和包围所述第一区域Ⅰ的第二区域Ⅱ。

在本实施例中，所述硅基底101内重掺杂有N型杂质离子，所述外延层102中轻掺杂有N型杂质离子。所述外延层102的导电类型与硅基底101的导电类型一致，所述外延层102和硅基底101用来作为沟槽DMOS晶体管的漏极。

在其他实施例中，所述半导体衬底包括硅基底和位于所述硅基底表面的外延层，所述硅基底内重掺杂有P型杂质离子，所述外延层内轻掺杂有P型杂质离子。

在其他实施例中，所述半导体衬底为硅衬底、锗衬底或锗硅衬底等单层衬底，所述单层衬底内掺杂有杂质离子，所述单层衬底用来作为沟槽DMOS晶体管的漏极。

所述半导体衬底100包括第一区域Ⅰ和包围所述第一区域Ⅰ的第二区域Ⅱ，所述第一区域Ⅰ为功率器件区，所述第二区域Ⅱ为结终端区。其中，为了便于图示，所述图7至图14中仅包括第一区域Ⅰ和位于所述第一区域Ⅰ一侧的第二区域Ⅱ。所述第一区域Ⅰ内用于形成沟槽DMOS晶体管、IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管）等功率器件。在本实施例中，所述第一区域Ⅰ内至少形成有一个沟槽DMOS晶体管。在其他实施例中，所述第一区域Ⅰ内可以形成多个沟槽DMOS晶体管。由于沟槽DMOS晶体管的漏极为整个衬底，当所述漏极施加高反偏电压时，沟槽DMOS晶体管的体区与衬底之间的PN结可能会被击穿，且由于位于沟槽DMOS晶体管的体区终端的PN结会发生弯曲，电场线更集中，相对于体内平行平面PN结更容易发生提前击穿的现象。因此，在沟槽DMOS晶体管的周围需要设置有结终端区，在本实施例中，所述结终端区的结终端包括第一保护环、第二保护环及多晶硅场板，利用所述第一保护环、第二保护环及多晶硅场板，可以提高沟槽DMOS晶体管的击穿电压。

请参考图9，在所述半导体衬底100的第二区域Ⅱ内形成第一保护环110和第二保护环120，所述第一保护环110和第二保护环120围绕所述第一区域Ⅰ。

所述第一保护环110可以为一个，也可以为多个。当所述第一保护环110的数量为多个时，多个第一保护环110间隔设置且都围绕所述第一区域Ⅰ，其中，最靠近第一区域Ⅰ的第一保护环110与第一区域Ⅰ之间具有一定的距离。所述第一保护环110的形成工艺为离子注入工艺，且所述第一保护环110的导电类型与半导体衬底100的导电类型相反。在本实施例中，所述第一保护环110中掺杂有P型离子。

通过控制最靠近第一区域的第一保护环110与第一区域之间的间距，使得第一区域Ⅰ的沟槽DMOS晶体管的体区与半导体衬底之间的PN结受到反偏高压时，当所述体区的PN结受到的反偏高压小于体区的PN结的击穿电压，体区的PN结已扩展到第一保护环与半导体衬底之间的PN结，使得体区的PN结与第一保护环的PN结发生串通，当体区的PN结受到反偏高压继续增大时，所增加的电压大部分由第一保护环的PN结承担，从而提高了沟槽DMOS晶体管的体区与半导体衬底之间的PN结的击穿电压。且通过控制不同的第一保护环之间的间距，当体区的PN结受到反偏高压继续增大时，所述体区的PN结还可以与多个第一保护环的PN结串通，利用所述多个第一保护环的PN结承担部分体区的PN结受到的反偏高压，从而提高了沟槽DMOS晶体管的体区与半导体衬底之间的PN结的击穿电压。

在本实施例中，所述第二保护环120紧靠第一区域Ⅰ，与后续形成的第一区域Ⅰ的体区的侧壁相接触，所述第二保护环120的深度大于所述后续形成的第一区域Ⅰ的体区的深度。且所述第二保护环120的导电类型与第一保护环110的导电类型相同，与后续形成的体区的导电类型相同，与半导体衬底100的导电类型相反。在本实施例中，所述第二保护环120中掺杂有P型离子。

由于所述第二保护环120与后续形成的第一区域Ⅰ的体区的侧壁相接触，且所述第二保护环120的深度大于所述后续形成的第一区域Ⅰ的体区的深度，使得第二保护环120与半导体衬底100之间PN结在弯曲处的弯曲角度大于沟槽DMOS晶体管的体区与半导体衬底100之间PN结在弯曲处的弯曲角度，所述第二保护环120与半导体衬底100之间PN结在弯曲处的电场线较疏，使得所述沟槽DMOS晶体管的体区与半导体衬底100之间的PN结的击穿电压变大。

在本实施例中，所述第一保护环110和第二保护环120围绕所述第一区域Ⅰ设置，都有利于提高沟槽DMOS晶体管的击穿电压。在其他实施例中，也可以在半导体衬底的第二区域内只形成第一保护环，只利用所述第一保护环和多晶硅场板作为结终端来提高沟槽DMOS晶体管的击穿电压。

在本实施例中，形成所述第一保护环110和第二保护环120的具体工艺包括：在半导体衬底100表面利用热氧化工艺形成垫氧化层（未图示），所述垫氧化层用以防止后续的离子注入工艺对半导体衬底表面造成损伤；在所述垫氧化层表面形成图形化的第一光刻胶层115，所述图形化的第一光刻胶层115的开口对应于第一保护环110的位置和第二保护环120的位置；以所述图形化的第一光刻胶层115为掩膜，在所述半导体衬底100的第二区域Ⅱ进行P型离子注入，在半导体衬底100的第二区域Ⅱ内形成第一保护环110和第二保护环120。

由于形成了所述第一保护环110和第二保护环120后，在形成沟槽DMOS晶体管的过程中，还需要若干次高温的热氧化工艺、化学气相沉积工艺和退火工艺，所述第一保护环110和第二保护环120利用所述高温工艺进行杂质扩散、激活和修复离子注入产生的缺陷，不需要额外的退火工艺，可节省一步退火工艺。

在本实施例中，所述第一保护环110和第二保护环120采用同一工艺同时形成，从而节省了工艺步骤，提高了工艺集成度。在其他实施例中，所述第一保护环110和第二保护环120也可分步形成。

在形成了所述第一保护环110和第二保护环120后，利用灰化工艺除去图形化的第一光刻胶层115。

请参考图10，在所述半导体衬底100的第一区域Ⅰ内形成体区210。

所述体区210用于形成沟槽DMOS晶体管的沟道区，所述体区210的导电类型与半导体衬底的导电类型相反。在本实施例中，所述体区210内掺杂有P型离子。

在本实施例中，形成所述体区210的具体工艺包括：在所述半导体衬底100表面形成图形化的第二光刻胶层（未图示），所述图形化的第二光刻胶层暴露出半导体衬底100的第一区域Ⅰ；以所述图形化的第二光刻胶层为掩膜，对半导体衬底100的第一区域Ⅰ进行P型离子注入，形成体区210。

在其他实施例中，所述体区还可以与第一保护环在同一离子注入工艺中形成，可以节省一步光刻工艺，有利于提高工艺集成度。

在其他实施例中，所述体区还可以在后续形成多晶硅栅后，再以图形化的光刻胶层为掩膜，对半导体衬底的第一区域通过离子注入形成。

在形成所述体区210后，利用灰化工艺除去图形化的第二光刻胶层。

请参考图11，在所述半导体衬底100的第一区域Ⅰ内形成至少一个沟槽230，所述沟槽230的深度大于或等于体区210的深度。

形成所述沟槽230的具体工艺包括：在所述半导体衬底100表面形成氮化硅薄膜（未图示），在所述氮化硅薄膜表面形成图形化的第三光刻胶层（未图示），所述图形化的第三光刻胶层定义出沟槽的位置和大小；以所述图形化的第三光刻胶层为掩膜，对所述氮化硅薄膜进行刻蚀，形成具有沟槽开口的硬掩膜层240；利用灰化工艺除去所述图形化的第三光刻胶层后，以所述具有沟槽开口的硬掩膜层240为掩膜，对半导体衬底100进行干法刻蚀，在所述半导体衬底100的第一区域Ⅰ内形成至少一个沟槽230。所述沟槽230的深度大于或等于体区210的深度，且小于外延层102的总深度，使得所述沟槽230贯穿所述体区210。

在形成所述沟槽230后，利用热氧化工艺在所述沟槽230内表面形成一层牺牲氧化层（未图示），并利用干法刻蚀工艺或湿法刻蚀工艺除去所述牺牲氧化层，使得所述沟槽230侧壁尽可能平滑，且可消除干法刻蚀工艺对沟槽侧壁所造成的损伤。

在其他实施例中，还可以在所述沟槽的底部的外延层区域进行N型离子重掺杂，使得源漏导通电阻变小。

请参考图12，在所述沟槽230（图11所示）和半导体衬底100表面形成栅介质层250，在所述栅介质层250表面形成多晶硅层260，所述多晶硅层260填充满所述沟槽230。

在形成栅介质层250之前，除去所述硬掩膜层240（图11所示），除去所述硬掩膜层的工艺包括湿法刻蚀工艺、化学机械研磨工艺等。

所述栅介质层250的材料为氧化硅或掺杂有氮的氧化硅，形成所述栅介质层250的工艺为热氧化工艺或化学气相沉积工艺。

形成所述多晶硅层260的工艺为化学气相沉积工艺，由于所述多晶硅层260在后续工艺中会用于形成多晶硅场板和多晶硅栅，所述多晶硅层260内还可以原位掺杂有杂质离子，所述多晶硅层260内的杂质离子的导电类型与半导体衬底100的导电类型相反，所述杂质离子可以降低多晶硅栅的电阻，且由于后续形成的多晶硅场板其中部分位于第一保护环的边缘区域上，部分位于靠近第一保护环的半导体衬底上，使得位于多晶硅场板下方的半导体衬底100表面的位置会发生耗尽。在现有技术中，第一保护环110靠近半导体衬底表面的PN结因表面电荷等原因会变薄，使得第一保护环靠近表面的表面击穿电压变小，影响了沟槽DMOS晶体管的击穿电压。但本发明实施例的位于多晶硅场板下方的半导体衬底100表面的位置会发生耗尽，使得第一保护环靠近表面的PN结重新变厚，从而可以提高沟槽DMOS晶体管的击穿电压。

所述多晶硅层260的厚度范围为可以使得沟槽内能够填充满多晶硅，而且所述厚度与现有技术中的氧化硅绝缘层的厚度相近，当后续形成的多晶硅场板的表面还需形成有金属互连结构时，由于两者厚度相近，与现有工艺兼容，可以降低成本。

在其他实施例中，在所述半导体衬底的第一区域Ⅰ内形成至少一个沟槽后，在除去所述硬掩膜层之前，在所述沟槽侧壁和底部表面形成栅介质层，然后除去所述硬掩膜层，在所述沟槽侧壁和底部的栅介质层表面、在所述半导体衬底表面形成多晶硅层，所述多晶硅层内掺杂有杂质离子，所述杂质离子的类型与半导体衬底内掺杂离子的类型相反。在后续工艺中，通过光刻刻蚀工艺在第二区域表面形成具有开口的多晶硅场板，所述多晶硅场板的开口暴露出第一保护环的中间区域，在沟槽内形成多晶硅栅。由于多晶硅场板与半导体衬底相接触，且多晶硅层内的杂质离子的类型与半导体衬底内掺杂离子的类型相反，可以使得位于多晶硅场板下方的半导体衬底表面的位置会发生耗尽，使得保护环靠近表面的PN结重新变厚，从而可以提高沟槽DMOS晶体管的击穿电压。

请参考图13，利用图形化的第四光刻胶层265为掩膜，对所述多晶硅层260（图12所示）和栅介质层250（图12所示）进行刻蚀，位于半导体衬底100的第二区域Ⅱ表面的栅介质层250和多晶硅层260对应形成具有开口262的绝缘层251和多晶硅场板261，位于所述沟槽内的栅介质层250和多晶硅层260对应形成栅氧化层252和多晶硅栅263，体区210内靠近沟槽230的区域用于形成沟道区，所述开口262暴露出第一保护环110的中间区域。

所述多晶硅场板261和绝缘层251的位置与第一保护环110的位置相对应，所述多晶硅场板261至少包括两个围绕第一区域Ⅰ的且间隔设置的多晶硅环，所述相邻的间隔设置的多晶硅环之间的开口暴露出第一保护环110的中间区域，且所述多晶硅场板261和绝缘层251至少覆盖着第一保护环110的靠近第一区域Ⅰ和远离第一区域Ⅰ的两个边缘的位置。在本实施例中，由于第一保护环的数量为1个，所述多晶硅场板261包括两个围绕第一区域Ⅰ且间隔设置的多晶硅环，所述多晶硅环至少覆盖第一保护环110的靠近第一区域Ⅰ和远离第一区域Ⅰ的两个边缘的位置。在其他实施例中，所述多晶硅场板和绝缘层还覆盖相邻的第一保护环之间的半导体衬底表面。

在现有技术中，通过在金属场板表面施加电压，使得金属场板下方对应的半导体衬底表面的位置会发生耗尽，使得保护环靠近表面的PN结重新变厚，从而可以提高沟槽DMOS晶体管的击穿电压。而在本发明实施例中，所述多晶硅场板261内掺杂有杂质离子，所述多晶硅层260内的杂质离子的导电类型与半导体衬底100的导电类型相反，且所述栅介质层形成的绝缘层251很薄，所述多晶硅层260内的杂质离子可以使得位于多晶硅场板261下方的半导体衬底100表面的位置会发生耗尽或部分耗尽，使得保护环靠近表面的PN结重新变厚，从而可以提高沟槽DMOS晶体管的击穿电压。

在其他实施例中，形成第一保护环的工艺可以在形成具有开口的多晶硅场板之后进行。以所述具有开口的多晶硅场板和光刻胶层为掩膜，对所述开口暴露出来的半导体衬底进行离子注入，形成第一保护环，在形成第一保护环后还需要进行退火工艺，利用所述退火工艺可以对第一保护环进行杂质扩散、杂质激活和修复离子注入产生的缺陷，使得第一保护环的靠近第一区域的边缘和远离第一区域的边缘都位于所述多晶硅场板的下方。

在本实施例中，形成所述多晶硅场板261、绝缘层251和多晶硅栅263、栅氧化层252的具体工艺包括：在所述多晶硅层260表面形成图形化的第四光刻胶层265，以所述图形化的第四光刻胶层265为掩膜，对所述多晶硅层260和栅介质层250进行刻蚀，位于半导体衬底100的第二区域Ⅱ表面的栅介质层250和多晶硅层260对应形成具有开口262的绝缘层251和多晶硅场板261，位于所述沟槽内的栅介质层250和多晶硅层260对应形成栅氧化层252和多晶硅栅263的堆叠结构，在所述体区210上形成多晶硅互连层（未图示），所述多晶硅互连层与多个多晶硅栅263的顶部表面相连接，使得多个不同沟槽DMOS晶体管的多晶硅栅263电学连接。在后续工艺中，只需要将栅极电压施加到所述多晶硅互连层上，所述多个不同沟槽DMOS晶体管的多晶硅栅263也会同时施加上栅极电压，即可同时控制多个沟槽DMOS晶体管。由于本发明实施例的多晶硅场板、绝缘层和多晶硅栅、多晶硅互连层在同一光刻、刻蚀工艺步骤中形成，比现有工艺少了一步薄膜沉积和光刻刻蚀工艺，提高了工艺集成度。

在其他实施例中，也可以不形成所述多晶硅互连层，每一个沟槽DMOS晶体管的栅极分别连接栅极电压。

在其他实施例中，多个不同沟槽DMOS晶体管的多晶硅栅也可以利用后续工艺形成的导电插塞、金属互连层电学连接，然后通过对金属互连层施加上栅极电压，也可同时控制多个沟槽DMOS晶体管。

在其他实施例中，所述体区还可以在形成所述多晶硅栅后形成，具体包括：在半导体衬底和场板表面形成图形化的第五光刻胶层，所述图形化的第五光刻胶层暴露出半导体衬底的第一区域，以所述图形化的第五光刻胶层为掩膜，对所述半导体衬底的第一区域进行离子注入，形成体区，所述体区的深度小于或等于沟槽的深度。

在形成多晶硅场板261后，利用灰化工艺去除第四光刻胶层265。

请参考图14，在靠近所述多晶硅栅263的体区210内形成源区270。

形成所述源区270的工艺包括：在半导体衬底100和多晶硅场板261表面形成第六光刻胶层（未图示），所述图形化的第六光刻胶层定义出源区270的位置，所述源区位于靠近所述多晶硅栅263的体区210内；以所述图形化的第六光刻胶层为掩膜，对所述体区210进行重掺杂的离子注入，形成源区270，所述源区270与多晶硅栅263相接触，且所述源区270的深度小于体区210的深度，所述源区270的导电类型与体区210的导电类型相反，与半导体衬底100的导电类型相同。在本实施例中，所述源区270重掺杂有N型杂质离子。

在其他实施例中，所述源区还可以在形成了体区后、形成沟槽前采用离子注入工艺形成，或者在形成了沟槽后、形成栅介质层前采用离子注入工艺形成。

在其他实施例中，在形成所述源区之后，在所述半导体衬底和多晶硅场板表面形成金属层，利用光刻刻蚀工艺除去部分半导体衬底表面的金属层，在所述多晶硅场板的开口暴露出的第一保护环表面形成金属互连层，且所述金属互连层至少覆盖部分多晶硅场板表面，利用所述金属互连层将第一保护环和多晶硅场板电学连接，使得两者的电位相等。当两者的电位相等，因为沟槽DMOS晶体管的漏极电压导致第一保护环与半导体衬底之间形成一定厚度的PN结时，半导体衬底表面靠近多晶硅场板的位置也会形成一定厚度的PN结，使得第一保护环靠近半导体衬底表面的PN结变厚，从而可以提高沟槽DMOS晶体管的击穿电压。

在其他实施例中，在形成所述源区之后，在所述半导体衬底和多晶硅场板表面形成金属层，利用光刻刻蚀工艺除去部分半导体衬底表面的金属层，在所述多晶硅场板的开口暴露出的第一保护环表面形成第一金属互连层，并在第一金属互连层表面形成第一导电插塞，在所述多晶硅场板表面形成第二金属互连层，并在第二金属互连层表面形成第二导电插塞，所述第一导电插塞和第二导电插塞通过层间金属层电学连接，使得多晶硅场板和第一保护环的电位相等。当两者的电位相等，因为沟槽DMOS晶体管的漏极电压导致第一保护环与半导体衬底之间形成一定厚度的PN结时，半导体衬底表面靠近多晶硅场板的位置也会形成一定厚度的PN结，使得第一保护环靠近半导体衬底表面的PN结变厚，从而可以提高沟槽DMOS晶体管的击穿电压。

在其他实施例中，利用光刻刻蚀工艺在所述多晶硅场板表面形成金属互连层和导电插塞的金属互连结构，所述金属互连结构与外界控制电压端电学连接。外界控制电压端利用所述金属互连结构控制多晶硅场板的电压，使得半导体衬底表面靠近多晶硅场板的位置也会形成一定厚度的PN结，使得第一保护环靠近表面的PN结变厚，从而可以提高沟槽DMOS晶体管的击穿电压。

当所述多晶硅场板表面还形成有金属互连结构时，用于形成多晶硅场板的多晶硅层内可以掺杂有杂质离子，所述杂质离子与半导体衬底的掺杂离子类型可以相同，也可以不同，且所述多晶硅层内也可以不掺杂有杂质离子。

请参考图15，为本发明实施例的具有多晶硅场板和现有技术的具有金属场板的沟槽DMOS晶体管的击穿电压的实验对比图。图15中的横坐标为功率器件的击穿电压，纵坐标为漏极电流。虚线表示现有技术的金属场板，实线表示本发明实施例的多晶硅场板。由图中可以非常清楚的看到，本发明实施例的具有多晶硅场板和位于多晶硅场板表面的金属互连结构对应的功率器件的击穿电压为87.1948V，现有技术的具有绝缘层和位于绝缘层表面的金属场板对应的功率器件的击穿电压为83.8562V，两者对于提高功率器件的击穿电压的能力相似。且形成本发明实施例中的绝缘层、多晶硅场板、第一保护环和多晶硅栅只需要2步光刻工艺，形成本发明实施例中的绝缘层、多晶硅场板、位于多晶硅场板表面的金属互连层、第一保护环和多晶硅栅也只需要3步光刻工艺，而现有技术形成绝缘层、金属场板、保护环和多晶硅栅至少需要4步光刻工艺，因此本发明实施例还可以节省工艺步骤。

综上，本发明实施例的用于形成沟槽DMOS晶体管和结终端的半导体结构形成方法包括：提供半导体衬底，所述半导体衬底包括第一区域和包围所述第一区域的第二区域；在所述半导体衬底的第二区域内形成第一保护环，所述第一保护环围绕所述第一区域；在所述半导体衬底的第一区域内形成体区和贯穿所述体区的至少一个沟槽；利用同一光刻、刻蚀工艺，在所述半导体衬底的第二区域上成具有开口的多晶硅场板，在所述沟槽内形成栅氧化层和多晶硅栅，所述多晶硅场板的开口暴露出第一保护环的中间区域；在靠近所述多晶硅栅的体区内形成源区。由于所述多晶硅场板、栅氧化层和多晶硅栅在同一光刻、刻蚀工艺中形成，形成多晶硅场板、第一保护环、栅氧化层和多晶硅栅只需要2步光刻刻蚀工艺，至少可以节省一步光刻刻蚀工艺，提高了工艺集成度。

进一步的，所述多晶硅层内掺杂有杂质离子，所述多晶硅层的导电类型与半导体衬底的导电类型相反，使得多晶硅场板的导电类型与半导体衬底的导电类型相反，位于多晶硅场板下方的半导体衬底表面的位置会发生耗尽，使得第一保护环靠近表面的PN结变厚，从而可以提高沟槽DMOS晶体管的击穿电压。

进一步的，通过利用导电插塞或金属互连层将所述多晶硅场板与第一保护环电学连接，使得多晶硅场板和第一保护环的电位相等。当两者的电位相等，因为沟槽DMOS晶体管的漏极电压导致第一保护环与半导体衬底之间形成一定厚度的PN结时，多晶硅场板与半导体衬底之间且靠近半导体衬底表面的位置也会形成一定厚度的PN结，使得第一保护环靠近表面的PN结变厚，从而可以提高沟槽DMOS晶体管的击穿电压。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (13)

1.一种半导体结构形成方法，其特征在于，所述半导体结构为沟槽DMOS晶体管，所述半导体结构的形成方法包括：

提供半导体衬底，所述半导体衬底包括第一区域和包围所述第一区域的第二区域；

在所述半导体衬底的第二区域内形成第一保护环，所述第一保护环围绕所述第一区域，在所述第一保护环和第一区域之间形成第二保护环，所述第二保护环的深度大于第一区域内体区的深度且所述第二保护环与第一区域的体区相接触；

在所述半导体衬底的第一区域内形成体区和贯穿所述体区的至少一个沟槽；

利用同一光刻、刻蚀工艺，在所述半导体衬底的第二区域上成具有开口的多晶硅场板，在所述沟槽内形成栅氧化层和多晶硅栅，所述多晶硅场板的开口暴露出第一保护环的中间区域；

在靠近所述多晶硅栅的体区内形成源区；

其中，形成所述多晶硅场板、栅氧化层和多晶硅栅的具体工艺包括：在所述沟槽和半导体衬底表面形成栅介质层且所述栅介质层仅位于所述沟槽和半导体衬底表面，在所述栅介质层表面形成多晶硅层且所述多晶硅层仅位于栅介质层表面，所述多晶硅层填充满所述沟槽；对所述多晶硅层和栅介质层进行刻蚀，位于半导体衬底的第二区域表面的栅介质层和多晶硅层对应形成具有开口的绝缘层和多晶硅场板，位于所述沟槽内的栅介质层和多晶硅层对应形成栅氧化层和多晶硅栅的堆叠结构，所述绝缘层和多晶硅场板的开口暴露出第一保护环的中间区域。

2.如权利要求1所述的半导体结构形成方法，其特征在于，所述多晶硅场板内掺杂有杂质离子，所述多晶硅场板的导电类型与半导体衬底的导电类型相反。

3.如权利要求1所述的半导体结构形成方法，其特征在于，在所述多晶硅场板的开口暴露出的第一保护环表面形成金属互连层，且所述金属互连层至少覆盖部分多晶硅场板表面，所述多晶硅场板与第一保护环电学连接。

4.如权利要求1所述的半导体结构形成方法，其特征在于，在所述多晶硅场板的开口暴露出的第一保护环表面形成第一金属互连层和位于所述第一金属互连层表面的第一导电插塞，在所述多晶硅场板表面形成第二金属互连层和位于所述第二金属互连层表面的第二导电插塞，所述第一导电插塞和第二导电插塞通过层间金属层电学连接。

5.如权利要求1所述的半导体结构形成方法，其特征在于，在所述多晶硅场板表面形成金属互连层和导电插塞的金属互连结构，所述金属互连结构与外界控制电压端电学连接。

6.如权利要求1所述的半导体结构形成方法，其特征在于，所述第一保护环、体区具有第一导电类型，所述半导体衬底、源区具有第二导电类型。

7.如权利要求1所述的半导体结构形成方法，其特征在于，所述第一保护环的数量为一个或多个。

8.如权利要求7所述的半导体结构形成方法，其特征在于，当所述第一保护环的数量为多个时，多个第一保护环间隔地围绕所述第一区域。

9.如权利要求1所述的半导体结构形成方法，其特征在于，所述体区和第一保护环在同一离子注入工艺中形成。

10.如权利要求1所述的半导体结构形成方法，其特征在于，所述第一保护环、第二保护环在同一离子注入工艺中形成。

11.如权利要求1所述的半导体结构形成方法，其特征在于，所述第一保护环、第二保护环、体区具有第一导电类型，所述半导体衬底、源区具有第二导电类型。

12.如权利要求1所述的半导体结构形成方法，其特征在于，当所述多晶硅栅的数量为多个时，所述多个多晶硅栅通过位于体区表面的多晶硅互连层电学连接。

13.如权利要求12所述的半导体结构形成方法，其特征在于，形成所述多晶硅互连层的具体工艺包括：对所述多晶硅层进行刻蚀，在形成多晶硅场板和多晶硅栅的同时，在所述体区表面形成多晶硅层互连层，利用所述多晶硅层互连层将多个多晶硅栅电学连接。