CN103050523A - 绝缘栅双极型晶体管及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 230000001105 regulatory effect Effects 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 123
- 239000002184 metal Substances 0.000 claims description 82
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 68
- 229920005591 polysilicon Polymers 0.000 claims description 63
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 56
- 229910052710 silicon Inorganic materials 0.000 claims description 56
- 239000010703 silicon Substances 0.000 claims description 56
- 238000000034 method Methods 0.000 claims description 44
- 230000015572 biosynthetic process Effects 0.000 claims description 41
- 238000002347 injection Methods 0.000 claims description 39
- 239000007924 injection Substances 0.000 claims description 39
- 238000005516 engineering process Methods 0.000 claims description 31
- 239000000126 substance Substances 0.000 claims description 23
- 238000001039 wet etching Methods 0.000 claims description 23
- 239000011229 interlayer Substances 0.000 claims description 22
- 238000002513 implantation Methods 0.000 claims description 19
- 238000005468 ion implantation Methods 0.000 claims description 18
- 238000009792 diffusion process Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 9
- 238000001259 photo etching Methods 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 abstract description 9
- 230000004888 barrier function Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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- Ceramic Engineering (AREA)
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- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Thyristors (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种绝缘栅双极型晶体管，在电流流动区的P型阱下方分别设置有P型柱，电流流动区的P型柱能够在器件正向导通时向N型外延层中注入空穴，能降低漂移区的导通电阻以及降低器件导通时的通态电压；在终端保护区外部设置有底部和集电区相接触的P型柱，当集电极接反向电压时，和集电区相连的P型柱能够对其周侧的N型外延层产生较宽的耗尽层，从而能够提高器件的反向阻断电压。本发明的各区域的P型柱的深度和宽度尺寸能够方便调整，能够进一步的使器件的性能优化。本发明还公开了一种绝缘栅双极型晶体管的制造方法。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种绝缘栅双极型晶体管(IGBT)。本发明还涉及一种绝缘栅双极型晶体管的制造方法。
背景技术
现有绝缘栅双极型晶体管，就是在垂直型MOSFET的基础上，在硅片背面增加一P型区，形成一个背面的集电区。如图1所示，是现有绝缘栅双极型晶体管的结构示意图；包括：
形成于硅片上的N型外延层101，由N型外延层101组成漂移区。
形成于硅片背面的由P+区组成的集电区102，集电区102和N型外延层101的底部接触。
形成于N型外延层101中的P型阱103。
形成于P型阱103中的N+区组成的源区104。
栅氧化层105和栅极多晶硅106，栅极多晶硅106覆盖P型阱103，且被栅极多晶硅106所覆盖的P型阱103的表面用于沟道连接源区104和N型外延层101。
介质层109覆盖于栅极多晶硅106周侧。
在硅片的背面形成有背面金属107，该背面金属107和集电区102相接触并引出集电极。
在硅片的正面形成有正面金属108，正面金属108分别引出发射极和栅极，发射极和源区104以及P型阱103相接触，栅极和栅极多晶硅106相接触。
P型阱103包括P+区和P-区，称为亚沟道区（Subchannel region）。在集电区102和N型外延层101的接触位置处也能形成一由N+区组成的场阻断层，该场阻断层用于将N型外延层101中的电场降为零实现正向电压耐压能力的提高。
当栅极加正向电压时，器件开启，P型阱103表面形成沟道实现源区104和N型外延层101之间的导通；集电极接高压使集电区102中的空穴注入到N型外延层101中，注入的空穴能够对N型外延层101进行导电调制，降低N型外延层101的电阻，以降低器件的通态电压。同时由P型阱103、N型外延层101和集电区102之间的形成的PNP晶体管也由于漏区104注入的基极电流而导通。
当栅极加反向电压时，器件关闭，P型阱103表面的沟道消除，源区104注入到N型外延层101的基极电流切断，由P型阱103、N型外延层101和集电区102之间的形成的PNP晶体管也关闭，整个绝缘栅双极型晶体管关闭。
由上可知，IGBT的驱动方法和MOSFET基本相同，具有高输入阻抗特性。当MOSFET的沟道形成后，从P+集电区注入到N-层即N型外延层的空穴（少子），对N-层进行电导调制，减小N-层的电阻，使IGBT在具有低的通态电压。在截止状态下的IGBT，栅极电压切断，集电极所加电压为正向电压即集电极处于高电位，该高电位由P型阱103和N型外延层101之间形成的PN结J2承担，由源区104和P型阱103之间形成的PN结J1、以及集电区102和N型外延层101之间形成的PN结J3都不承担正向电压。由于通常硅片正面有专门设计的终端保护结构，如P型环、场板等，正向阻断电压可以做的很高，即集电极能够承受很高的正向电压。
当在集电极所加电压为反向电压即集电极处于低电位时，也即集电极的电压低于P型阱103的电压时，该反向电压由PN结J3承担，由于背面没有终端结构，器件在该方向的阻断电压就会很低，至少比正向阻断电压差很多。
发明内容
本发明所要解决的技术问题是提供一种绝缘栅双极型晶体管，能降低器件导通时的通态电压、能提高器件的反向阻断电压以及能优化器件的性能。为此，本发明还提供一种绝缘栅双极型晶体管的制造方法。
为解决上述技术问题，本发明提供的绝缘栅双极型晶体管形成于硅衬底上，在俯视面上所述绝缘栅双极型晶体管包括电流流动区以及围绕所述电流流动区周侧的终端保护区；在剖面上，所述绝缘栅双极型晶体管包括：
形成于硅片正面的N型外延层，位于所述电流流动区的所述N型外延层中形成有多个P型柱一，所述P型柱一和各相邻的所述P型柱一之间的N型外延层组成交替排列的P型薄层和N型薄层的结构。
P型阱形成于各所述P型柱一的上方并延伸到各所述P型柱一两侧的所述N型外延层中。
位于所述终端保护区的所述N型外延层中形成有多个P型柱二，所述P型柱二和各相邻的所述P型柱二之间的N型外延层组成交替排列的P型薄层和N型薄层的结构；在所述终端保护区的所述P型柱二和所述N型外延层上方形成有金属场板，且所述金属场板和所述终端保护区的所述P型柱二和所述N型外延层之间隔离有介质层一。
在所述硅片背面形成有由P+区组成的集电区，所述集电区和所述N型外延层的底部相接触。
在所述终端保护区的外周的所述N型外延层中形成有P型柱三，所述P型柱三的底部和所述集电区连接，当所述集电区所加的电压低于所述P型阱的电压时所述集电区所加电压为反向电压，该反向电压由所述P型柱三和其比邻的所述N型外延层形成的PN结来承担，所述反向电压的最大值由所述P型柱三的浓度和宽度及其比邻的所述N型外延层的浓度和宽度调节。
进一步的改进是，调节所述反向电压的最大值的所述N型外延层的宽度包括位于所述P型柱二和所述P型柱三之间横向宽度和位于所述P型柱二到所述集电区之间的纵向宽度。
进一步的改进是，从所述集电区上表面往上的方向上，所述P型柱三的宽度逐渐减少。
进一步的改进是，所述P型柱一的深度小于等于所述P型柱三的深度，所述P型柱二的深度小于等于所述P型柱三的深度。
进一步的改进是，所述P型柱三的顶部表面和所述N型外延层的顶部表面相平，或所述P型柱三的顶部表面低压所述N型外延层的顶部表面。
进一步的改进是，所述绝缘栅双极型晶体管还包括：
源区，由形成于所述P型阱中的N+区组成；一P+注入区穿过所述源区和所述P型阱相接触，在所述源区上方形成有金属接触，该金属接触和所述P+注入区以及所述源区接触并引出发射极。
多晶硅栅，形成于所述P型阱上方并和所述P型阱之间隔离有栅氧化层，由所述N型外延层组成漂移区，被所述多晶硅栅所覆盖的所述P型阱表面用于形成沟道连接所述源区和所述漂移区。
在位于所述终端保护区中、且和所述电流流动区相邻接所述P型柱二的上方形成有P型阱二，该P型阱二和所述P型阱的掺杂条件相同，所述P型阱二覆盖一个以上的所述P阱柱二。
为解决上述技术问题，本发明提供的绝缘栅双极型晶体管的制造方法包括如下步骤：
步骤一、在硅片正面形成N型外延子层一；在所述硅片上定义出绝缘栅双极型晶体管的电流流动区以及围绕所述电流流动区周侧的终端保护区，P型柱三的形成区位于所述终端保护区的外周；采用P型离子注入工艺在所述P型柱三的形成区的所述N型外延子层一中的形成P型区一。
步骤二、在所述N型外延子层一表面进行N型外延生长使所述N型外延子层一的厚度增加，采用P型离子注入工艺在所述P型柱三的形成区的所述N型外延子层一中的所述P型区一上方形成P型区二，所述P型区二和所述P型区一接触使所述P型区一延伸到厚度增加后的所述N型外延子层一表面。
步骤三、重复步骤二使所述N型外延子层一和所述P型区一增加到所需厚度。
步骤四、在所述N型外延子层一上形成N型外延子层二，使由所述N型外延子层一和所述N型外延子层二组成的N型外延层的厚度达到需要值。
步骤五、采用光刻刻蚀工艺在所述电流流动区的所述N型外延层中形成多个沟槽一、在所述终端保护区的所述N型外延层中形成多个沟槽二以及在所述P型柱三的形成区的所述N型外延层中形成多个沟槽三；各所述沟槽三的宽度和两相邻所述沟槽三的间距之比要大于各所述沟槽一的宽度和两相邻所述沟槽一的间距之比、各所述沟槽三的宽度和两相邻所述沟槽三的间距之比要大于各所述沟槽二的宽度和两相邻所述沟槽二的间距之比。
步骤六、采用外延生长工艺在所述沟槽一、所述沟槽二和所述沟槽三中填充P型外延层，由填充于各所述沟槽一中的所述P型外延层形成P型柱一、由填充于各所述沟槽二中的所述P型外延层形成P型柱二，填充于各所述沟槽三中的P型外延层在后续热过程中通过扩散连接在一起并和所述P型区一相接触形成P型柱三；所述P型柱一和各相邻的所述P型柱一之间的N型外延层组成交替排列的P型薄层和N型薄层的结构；所述P型柱二和各相邻的所述P型柱二之间的N型外延层组成交替排列的P型薄层和N型薄层的结构。
步骤七、通过光刻、离子注入和扩散工艺在所述P型柱一的顶部形成P型阱，各所述P型阱还延伸到各所述P型柱一两侧的所述N型外延层中；完成绝缘栅双极型晶体管的正面工艺，所述正面工艺包括在所述终端保护区的所述P型柱二和所述N型外延层上方形成介质层一、在该介质层一上方形成金属场板。
步骤八、对所述硅片进行背面减薄直至所述P型柱三的所述P型区一的底部露出，所述N型外延层的底部也露出。
步骤九、在所述硅片背面进行P+离子注入形成集电区，所述集电区和所述N型外延层的底部相接触。
步骤十、在所述硅片背面淀积背面金属，所述背面金属和所述集电区接触形成集电极。
进一步的改进是，步骤七中所述正面工艺还包括：
在形成所述P型阱的同时，在位于所述终端保护区中、且和所述电流流动区相邻接所述P型柱二的上方形成P型阱二，该P型阱二和所述P型阱的工艺条件相同，所述P型阱二覆盖一个以上的所述P阱柱二。
淀积介质层二，并对所述介质层二进行光刻刻蚀使所述介质层二仅覆盖于所述终端保护区中的、且和所述电流流动区相邻接的形成有所述P型阱二的区域上方。
淀积栅氧化层和多晶硅层，对所述多晶硅层和所述栅氧化层进行光刻刻蚀形成栅极结构的多晶硅栅，各所述多晶硅栅形成于所述P型阱上方并和所述P型阱之间隔离有所述栅氧化层，由所述N型外延层组成漂移区，被所述多晶硅栅所覆盖的所述P型阱表面用于形成沟道连接源区和所述漂移区。
进行N+离子注入形成所述源区以及沟道截止环注入区，所述源区位于所述P型阱中并和所对应的所述多晶硅栅的边缘自对准；所述沟道截止环注入区位于所述终端保护区、且位于最外侧的所述P型柱二的外侧。
在所述终端保护区的所述P型柱二和所述N型外延层的表面上形成介质层三，在所述电流流动区的所述多晶硅栅和所述源区表面以及所述介质层三的表面形成层间膜。
对所述层间膜进行光刻刻蚀形成接触孔，所述接触孔将所述源区的表面露出；在所述接触孔的底部进行P+注入形成一P+注入区，该P+注入区穿过所述源区和所述P型阱相接触；在所述接触孔中填充金属形成金属接触，该金属接触和所述P+注入区以及所述源区接触并引出发射极。
淀积正面金属，对所述正面金属进行刻蚀形成所述发射极、以及位于所述终端保护区的所述金属场板，所述金属场板和所述P型柱二和所述N型外延层之间的隔离的所述介质层一包括所述介质层三和所述层间膜。
为解决上述技术问题，本发明提供的绝缘栅双极型晶体管的制造方法包括如下步骤：
步骤一、在硅片正面形成N型外延子层一；在所述硅片上定义出绝缘栅双极型晶体管的电流流动区以及围绕所述电流流动区周侧的终端保护区，P型柱三的形成区位于所述终端保护区的外周；采用P型离子注入工艺在所述P型柱三的形成区的所述N型外延子层一中的形成P型区一。
步骤二、在所述N型外延子层一表面进行N型外延生长使所述N型外延子层一的厚度增加，采用P型离子注入工艺在所述P型柱三的形成区的所述N型外延子层一中的所述P型区一上方形成P型区二，所述P型区二和所述P型区一接触使所述P型区一延伸到厚度增加后的所述N型外延子层一表面。
步骤三、重复步骤二使所述N型外延子层一和所述P型区一增加到所需厚度。
步骤四、在所述N型外延子层一上形成N型外延子层二，通过光刻和离子注入工艺在所述N型外延子层二中形成多个P型区三，多个P型区四和一个P型区五，各所述P型区三位于所述电流流动区，各所述P型区四位于所述终端保护区，所述P型区五位于所述P型柱三的形成区并和所述P型区一接触。
步骤五、在所述N型外延子层二表面进行N型外延生长使所述N型外延子层二的厚度增加，采用P型离子注入工艺分别在所述P型区三、所述P型区四和所述P型区五上方形成P型区并使所述P型区三、所述P型区四和所述P型区五的厚度延伸到厚度增加后的所述N型外延子层二表面。
步骤六、重复步骤五直至由所述N型外延子层一和所述N型外延子层二组成的N型外延层的厚度达到需要值；由所述P型区三组成P型柱一，由所述P型区四组成P型柱二，由所述P型区五和所述P型区一叠加形成P型柱三；所述P型柱一和各相邻的所述P型柱一之间的N型外延层组成交替排列的P型薄层和N型薄层的结构；所述P型柱二和各相邻的所述P型柱二之间的N型外延层组成交替排列的P型薄层和N型薄层的结构。
步骤七、通过光刻、离子注入和扩散工艺在所述P型柱一的顶部形成P型阱，各所述P型阱还延伸到各所述P型柱一两侧的所述N型外延层中；完成绝缘栅双极型晶体管的正面工艺，所述正面工艺包括在所述终端保护区的所述P型柱二和所述N型外延层上方形成介质层一、在该介质层一上方形成金属场板。
步骤八、对所述硅片进行背面减薄直至所述P型柱三的所述P型区一的底部露出，所述N型外延层的底部也露出。
步骤九、在所述硅片背面进行P+离子注入形成集电区，所述集电区和所述N型外延层的底部相接触。
步骤十、在所述硅片背面淀积背面金属，所述背面金属和所述集电区接触形成集电极。
进一步的改进是，步骤七中所述正面工艺还包括：
在形成所述P型阱的同时，在位于所述终端保护区中、且和所述电流流动区相邻接所述P型柱二的上方形成P型阱二，该P型阱二和所述P型阱的工艺条件相同，所述P型阱二覆盖一个以上的所述P阱柱二。
淀积介质层二，并对所述介质层二进行光刻刻蚀使所述介质层二仅覆盖于所述终端保护区中的、且和所述电流流动区相邻接的形成有所述P型阱二的区域上方。
淀积栅氧化层和多晶硅层，对所述多晶硅层和所述栅氧化层进行光刻刻蚀形成栅极结构的多晶硅栅，各所述多晶硅栅形成于所述P型阱上方并和所述P型阱之间隔离有所述栅氧化层，由所述N型外延层组成漂移区，被所述多晶硅栅所覆盖的所述P型阱表面用于形成沟道连接源区和所述漂移区。
进行N+离子注入形成所述源区以及沟道截止环注入区，所述源区位于所述P型阱中并和所对应的所述多晶硅栅的边缘自对准；所述沟道截止环注入区位于所述终端保护区、且位于最外侧的所述P型柱二的外侧。
在所述终端保护区的所述P型柱二和所述N型外延层的表面上形成介质层三，在所述电流流动区的所述多晶硅栅和所述源区表面以及所述介质层三的表面形成层间膜。
对所述层间膜进行光刻刻蚀形成接触孔，所述接触孔将所述源区的表面露出；在所述接触孔的底部进行P+注入形成一P+注入区，该P+注入区穿过所述源区和所述P型阱相接触；在所述接触孔中填充金属形成金属接触，该金属接触和所述P+注入区以及所述源区接触并引出发射极。
淀积正面金属，对所述正面金属进行刻蚀形成所述发射极、以及位于所述终端保护区的所述金属场板，所述金属场板和所述P型柱二和所述N型外延层之间的隔离的所述介质层一包括所述介质层三和所述层间膜。
本发明通过在正面工艺中设置P型柱，电流流动区的P型柱能够在器件正向导通时向N型外延层组成的漂移区中注入空穴，从而能降低漂移区的导通电阻，从而也能降低漂移区的导通电压以及器件导通时整个源区到集电区之间的通态电压；终端保护区外部的P型柱的底部和集电区相接触，当集电极接低于源区的电压的反向电压时，和集电区相连的P型柱能够对其周侧的N型外延层产生较宽的耗尽层，从而能够提高器件的反向电压的耐受能力即能提高器件的反向阻断电压。本发明的各区域的P型柱的深度和宽度尺寸能够方便调整，能够进一步的使器件的性能优化。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有绝缘栅双极型晶体管的结构示意图；
图2是本发明实施例一绝缘栅双极型晶体管的结构示意图；
图3是本发明实施例二绝缘栅双极型晶体管的结构示意图；
图4是本发明实施例三绝缘栅双极型晶体管的结构示意图；
图5是本发明实施例四绝缘栅双极型晶体管的结构示意图；
图6是本发明实施例五绝缘栅双极型晶体管的结构示意图；
图7是本发明实施例六绝缘栅双极型晶体管的结构示意图；
图8A-图8D是本发明实施例一方法的各步骤中的器件结构示意图。
具体实施方式
如图2所示，是本发明实施例一绝缘栅双极型晶体管的结构示意图。本发明实施例绝缘栅双极型晶体管形成于硅衬底上，在俯视面上所述绝缘栅双极型晶体管包括电流流动区以及围绕所述电流流动区周侧的终端保护区；在剖面上，1区对应于所述电流流动区，2区为所述终端保护区中和所述1区相邻接的部分，3区为2区外部的所述终端保护区的其它部分，4区为位于所述终端保护区外部的区域，4区能够位于硅片上的划片槽区。所述绝缘栅双极型晶体管包括：
形成于硅片正面的N型外延层2，位于所述电流流动区的所述N型外延层2中形成有多个P型柱一5-1，所述P型柱一5-1和各相邻的所述P型柱一5-1之间的N型外延层2组成交替排列的P型薄层和N型薄层的结构。所述P型柱一5-1由填充于沟槽4-1中的P型硅组成。
P型阱3形成于各所述P型柱一5-1的上方并延伸到各所述P型柱一5-1两侧的所述N型外延层2中。
源区11，由形成于所述P型阱3中的N+区组成；一P+注入区12穿过所述源区11和所述P型阱3相接触，在所述源区11上方形成有金属接触10，该金属接触10和所述P+注入区12以及所述源区11接触并引出发射极，发射极由正面金属层13光刻刻蚀后形成。
多晶硅栅8，形成于所述P型阱3上方并和所述P型阱3之间隔离有栅氧化层7，由所述N型外延层2组成漂移区，被所述多晶硅栅8所覆盖的所述P型阱3表面用于形成沟道连接所述源区11和所述漂移区。
位于所述终端保护区的所述N型外延层2中形成有多个P型柱二5-2和5-3，各所述P型柱二5-2和5-3和各相邻的所述P型柱二之间的N型外延层2组成交替排列的P型薄层和N型薄层的结构。所述P型柱二5-2位于所述2区中，由填充于沟槽4-2中的P型硅组成；所述P型柱二5-3位于所述3区中，由填充于沟槽4-3中的P型硅组成。
在位于所述终端保护区中、且和所述电流流动区相邻接所述P型柱二5-2的上方形成有P型阱二3a，该P型阱二3a和所述P型阱3的掺杂条件相同，所述P型阱二3a覆盖一个以上的所述P阱柱二5-2。在3区中的所述P型柱三5-3的外侧的N型外延层2的表面形成有沟道截止环注入区6，该沟道截止环注入区6的工艺条件和所述源区11的工艺条件相同。
在所述硅片背面形成有由P+区组成的集电区15，所述集电区15和所述N型外延层2的底部相接触。
在所述终端保护区的外周的所述N型外延层2中形成有P型柱三5-4，所述P型柱三5-4的底部和所述集电区15连接，当所述集电区15所加的电压低于所述P型阱3的电压时所述集电区15所加电压为反向电压，该反向电压由所述P型柱三5-4和其比邻的所述N型外延层2形成的PN结来承担，所述反向电压的最大值由所述P型柱三5-4的浓度和宽度及其比邻的所述N型外延层2的浓度和宽度调节，调节所述反向电压的最大值的所述N型外延层2的宽度包括位于所述P型柱二5-3和所述P型柱三5-4之间横向宽度和位于所述P型柱二5-3到所述集电区15之间的纵向宽度。所述P型柱三5-4的底部部分由P型区2-1和2-2叠加而成，所述P型柱三5-4的顶部部分由填充于沟槽4-4中的P型硅组成。所述沟槽4-4的宽度和深度和沟槽4-1、4-2和4-3都相同，其中两相邻的所述沟槽4-4直接的间距要比两相邻的所述沟槽4-1、4-2或4-3之间的间距小，且填充于各相邻的所述沟槽4-4中的P型硅的杂质能够互相扩散并连接成一整体。
所述集电区15和背面金属16连接引出集电极。
在所述2区的N型外延层2和所述P型阱3a的表面形成有介质层二71、在所述3区和3区外部的所述N型外延层2或P型柱表面形成有介质层三9a，在T1虚线款所示区域，所述介质层二71和所述介质层三9a的连接处呈一阶梯结构。在所述2区的所述P型柱5-2的上方形成有多晶硅场板P1，所述多晶硅场板P1和所述多晶硅栅8同时形成，且所述多晶硅场板P1能和所述多晶硅栅8连接。
在所述1区的源区11、多晶硅栅8，所述2区的多晶硅场板P1，以及所述3区及3区外部的所述介质层三9a的上方形成有层间膜9。在所述层间膜9上形成有正面金属层13，所述正面金属层13光刻刻蚀后在所述1区形成所述发射极，在2区和3区形成金属场板，其中2区的金属场板为P2所示。
本发明实施例一绝缘栅双极型晶体管的击穿电压如果要求为600V时，能够取如下参数：所述N型外延层2的厚度为70微米～90微米，电阻率40欧姆·厘米，1区至3区中P型柱5-1、5-2和5-3的深度为30微米～40微米、宽度5微米，相邻沟槽的间距5微米；4区中P型柱5-4的深度在30微米～40微米、宽度5微米，相邻沟槽的间距1微米。所述栅氧化层7的厚度800埃～1200埃，多晶硅栅8的厚度在3000埃～10000埃，介质层三9a的厚度在5000埃～15000埃，层间膜9的厚度在5000埃～15000埃。
如图3所示，是本发明实施例二绝缘栅双极型晶体管的结构示意图。和本发明实施例一的区别之处为：本发明实施例二中的所述沟槽4-1、4-2和4-3的宽度、相邻沟槽之间的间距、深度都能调节，且所述沟槽4-1、4-2和4-3的宽度和深度都比所述沟槽4-4的宽度、深度要小，如所述沟槽4-1、4-2和4-3的宽度为0.5微米～1微米，所述沟槽4-4的宽度为4微米～5微米，这样利用刻蚀的微负载效应，在4区的沟槽4-4能刻蚀很深且达到与下面的P型区2-1和2-2相连的刻蚀条件下，1，2和3区的所述沟槽4-1、4-2和4-3还较浅，例如为3-10微米。所述沟槽4-1、4-2和4-3为较浅的设置，能够增加所述P型区2-1和2-2和所述P型柱5-1、5-2或5-3的距离，也即在反向截止状态时，有更多的N型外延层2被P型柱5-4耗尽，从而能够增加反向阻断电压。本发明实施例二绝缘栅双极型晶体管的击穿电压如果要求为600V时，能够取如下参数：所述N型外延层2的厚度为70微米～90微米，电阻率40欧姆·厘米，1区的P型柱5-1的深度为10微米、宽度1微米，相邻沟槽的间距5微米；2区的P型柱5-2的深度为10微米、宽度1微米，相邻沟槽的间距0.5微米；2区的P型柱5-3的深度为10微米、宽度1微米，相邻沟槽的间距5微米；4区的P型柱5-3的深度为40微米、宽度5微米，相邻沟槽的间距1微米。所述栅氧化层7的厚度800埃～1200埃，多晶硅栅8的厚度在3000埃～10000埃，介质层三9a的厚度在5000埃～15000埃，层间膜9的厚度在5000埃～15000埃。
如图4所示，是本发明实施例三绝缘栅双极型晶体管的结构示意图；和本发明实施例一的区别之处为：所述P型柱5-1、5-2、5-3和5-4都是由外延生长时在外延层中进行P型离子注入形成的P型区叠加而成，且所述P型柱5-1、5-2、5-3和5-4的底部到顶部的宽度均匀，所述P型柱5-1、5-2、5-3的底部和所述集电区相隔一段距离，所述P型柱5-4的底部和所述集电区相连接，所述P型柱5-1、5-2、5-3和5-4的顶部都和所述N型外延层2的表面相平。
如图5所示，是本发明实施例四绝缘栅双极型晶体管的结构示意图；和本发明实施例三的区别之处为：所述P型柱5-4的底部到顶部的宽度逐步缩小，这样能使位于所述P型柱5-4和所述P型柱5-3之间的N型外延层2从底部到顶部的宽度差异减小，从而能够提供器件在集电极加反向电压时由所述P型柱5-4对所述N型外延层2进行耗尽产生的耗尽层从底部到顶部的形貌均匀，从而能够提高器件的反向电压阻断能力。
如图6所示，是本发明实施例五绝缘栅双极型晶体管的结构示意图；和本发明实施例四的区别之处为：所述P型柱5-4顶部位置低于所述N型外延层2的表面位置。
如图7所示，是本发明实施例六绝缘栅双极型晶体管的结构示意图；和本发明实施例五的区别之处为：2区中的所述P型柱5-2连接在一起的整体结构，所述P型柱5-2的深度小于1区的所述P型柱5-1的深度，3区中的所述P型柱5-3能够设置、也能不设置。
如图8A至图8D所示，是本发明实施例一方法的各步骤中的器件结构示意图；本发明实施例一绝缘栅双极型晶体管的制造方法包括如下步骤：
步骤一、如图8A所示，在硅片1正面形成N型外延子层一；在所述硅片1上定义出绝缘栅双极型晶体管的电流流动区以及围绕所述电流流动区周侧的终端保护区，P型柱三5-4的形成区位于所述终端保护区的外周，其中1区对应于所述电流流动区，2区对应于所述终端保护区中靠近所述1区一侧的部分，3区为所述终端保护区中所述2区之外的部分，4区对应于P型柱三5-4的形成区，4区能位于硅片1的划片槽区。采用P型离子注入工艺在所述P型柱三5-4的形成区的所述N型外延子层一中的形成P型区一2-1。
步骤二、如图8A所示，在所述N型外延子层一表面进行N型外延生长使所述N型外延子层一的厚度增加，采用P型离子注入工艺在所述P型柱三5-4的形成区的所述N型外延子层一中的所述P型区一2-1上方形成P型区二2-2，所述P型区二2-2和所述P型区一2-1接触使所述P型区一2-1延伸到厚度增加后的所述N型外延子层一表面。
步骤三、如图8A所示，重复步骤二使所述N型外延子层一和所述P型区一2-1增加到所需厚度。
步骤四、如图8A所示，在所述N型外延子层一上形成N型外延子层二，使由所述N型外延子层一和所述N型外延子层二组成的N型外延层2的厚度达到需要值。如果绝缘栅双极型晶体管的击穿电压如果要求为600V时，所述N型外延层2的厚度为70微米～90微米，电阻率40欧姆·厘米。
步骤五、如图8A所示，采用光刻刻蚀工艺在所述电流流动区的所述N型外延层2中形成多个沟槽一4-1、在所述终端保护区的所述N型外延层2中形成多个沟槽二4-2和4-3，以及在所述P型柱三5-4的形成区的所述N型外延层2中形成多个沟槽三4-4；其中所述沟槽二4-2位于2区中，所述沟槽二4-3位于3区中。
各所述沟槽三4-4的宽度和两相邻所述沟槽三4-4的间距之比要大于各所述沟槽一4-1的宽度和两相邻所述沟槽一4-1的间距之比、各所述沟槽三4-4的宽度和两相邻所述沟槽三4-4的间距之比要大于各所述沟槽二4-2和4-3的宽度和两相邻所述沟槽二4-2和4-3的间距之比。
如果所述绝缘栅双极型晶体管的击穿电压如果要求为600V时，能够取如下参数：1区至3区中沟槽4-1、4-2和4-3的深度为30微米～40微米、宽度5微米，相邻沟槽的间距5微米；4区中沟槽4-4的深度在30微米～40微米、宽度5微米，相邻沟槽的间距1微米。
步骤六、如图8A所示，采用外延生长工艺在所述沟槽一4-1、所述沟槽二和所述沟槽三4-4中填充P型外延层，由填充于各所述沟槽一4-1中的所述P型外延层形成P型柱一5-1、由填充于各所述沟槽二中的所述P型外延层形成P型柱二5-2和5-3，填充于各所述沟槽三4-4中的P型外延层在后续热过程中通过扩散连接在一起并和所述P型区一2-1相接触形成P型柱三5-4；所述P型柱一5-1和各相邻的所述P型柱一5-1之间的N型外延层2组成交替排列的P型薄层和N型薄层的结构；所述P型柱二5-2或5-3和各相邻的所述P型柱二5-2或5-3之间的N型外延层2组成交替排列的P型薄层和N型薄层的结构。
步骤七、如图8B所示，完成绝缘栅双极型晶体管的正面工艺，所述正面工艺包括：
通过光刻、离子注入和扩散工艺在所述P型柱一5-1的顶部形成P型阱3，各所述P型阱3还延伸到各所述P型柱一5-1两侧的所述N型外延层2中；形成所述P型阱3的同时在所述2区的所述P型柱二5-2的上方形成有P型阱二3a，所述P型阱二3a覆盖一个以上的所述P阱柱二5-2。
淀积介质层二71，并对所述介质层二71进行光刻刻蚀使所述介质层二71仅覆盖于2区的所述P型阱二3a的区域上方。
淀积栅氧化层7和多晶硅层，对所述多晶硅层和所述栅氧化层7进行光刻刻蚀形成栅极结构的多晶硅栅8以及多晶硅场板P1。各所述多晶硅栅8形成于所述P型阱3上方并和所述P型阱3之间隔离有所述栅氧化层7，由所述N型外延层2组成漂移区，被所述多晶硅栅8所覆盖的所述P型阱3表面用于形成沟道连接源区11和所述漂移区。所述多晶硅场板P1位于2区中且形成于所述介质层二71表面。
进行N+离子注入形成所述源区11以及沟道截止环注入区6，所述源区11位于所述P型阱3中并和所对应的所述多晶硅栅8的边缘自对准；所述沟道截止环注入区6位于所述终端保护区、且位于最外侧的所述P型柱二5-3的外侧。
在所述终端保护区的所述P型柱二和所述N型外延层2的表面上形成介质层三9a，所述介质层三9a和所述介质层二71的连接位置处形成一台阶结构，如虚线框T1中所示。
在所述电流流动区的所述多晶硅栅8和所述源区11表面以及所述多晶硅场板P1和所述介质层三的表面形成层间膜9。
对所述层间膜9进行光刻刻蚀形成接触孔，所述接触孔将所述源区11的表面露出；在所述接触孔的底部进行P+注入形成一P+注入区12，该P+注入区12穿过所述源区11和所述P型阱3相接触；在所述接触孔中填充金属形成金属接触10，该金属接触10和所述P+注入区12以及所述源区11接触并引出发射极。
淀积正面金属，对所述正面金属进行刻蚀形成所述发射极、以及位于所述终端保护区的所述金属场板，所述金属场板和所述P型柱二5-3和所述N型外延层2之间的隔离的所述介质层一包括所述介质层三和所述层间膜9，位于2区中的所述金属场板如金属场板P2。
步骤八、如图8C所示，对所述硅片1进行背面减薄直至所述P型柱三5-4的所述P型区一2-1的底部露出，所述N型外延层2的底部也露出。
步骤九、如图8D所示，在所述硅片1背面进行P+离子注入形成集电区15，所述集电区15和所述N型外延层2的底部相接触。
步骤十、如图2所示，在所述硅片1背面淀积背面金属16，所述背面金属16和所述集电区15接触形成集电极。
本发明实施例二方法能参考图4所示，本发明实施例二绝缘栅双极型晶体管的制造方法包括如下步骤：
步骤一、在硅片1正面形成N型外延子层一；在所述硅片1上定义出绝缘栅双极型晶体管的电流流动区以及围绕所述电流流动区周侧的终端保护区，P型柱三5-4的形成区位于所述终端保护区的外周，其中1区对应于所述电流流动区，2区对应于所述终端保护区中靠近所述1区一侧的部分，3区为所述终端保护区中所述2区之外的部分，4区对应于P型柱三5-4的形成区，4区能位于硅片1的划片槽区。采用P型离子注入工艺在所述P型柱三5-4的形成区的所述N型外延子层一中的形成P型区一。
步骤二、在所述N型外延子层一表面进行N型外延生长使所述N型外延子层一的厚度增加，采用P型离子注入工艺在所述P型柱三5-4的形成区的所述N型外延子层一中的所述P型区一上方形成P型区二，所述P型区二和所述P型区一接触使所述P型区一延伸到厚度增加后的所述N型外延子层一表面。
步骤三、重复步骤二使所述N型外延子层一和所述P型区一增加到所需厚度。
步骤四、在所述N型外延子层一上形成N型外延子层二，通过光刻和离子注入工艺在所述N型外延子层二中形成多个P型区三，多个P型区四和一个P型区五，各所述P型区三位于所述电流流动区即1区中，各所述P型区四位于所述终端保护区即2区和3区中，所述P型区五位于所述P型柱三5-4的形成区并和所述P型区一接触。
步骤五、在所述N型外延子层二表面进行N型外延生长使所述N型外延子层二的厚度增加，采用P型离子注入工艺分别在所述P型区三、所述P型区四和所述P型区五上方形成P型区并使所述P型区三、所述P型区四和所述P型区五的厚度延伸到厚度增加后的所述N型外延子层二表面。
步骤六、重复步骤五直至由所述N型外延子层一和所述N型外延子层二组成的N型外延层2的厚度达到需要值；如果绝缘栅双极型晶体管的击穿电压如果要求为600V时，所述N型外延层2的厚度为70微米～90微米，电阻率40欧姆·厘米。
由所述P型区三组成P型柱一5-1，由所述P型区四组成P型柱二5-2和5-3，由所述P型区五和所述P型区一2-1叠加形成P型柱三5-4；其中P型柱二5-2位于2区中，P型柱二5-3位于3区中。
所述P型柱一5-1和各相邻的所述P型柱一5-1之间的N型外延层2组成交替排列的P型薄层和N型薄层的结构；所述P型柱二5-2或5-3和各相邻的所述P型柱二5-2或5-3之间的N型外延层2组成交替排列的P型薄层和N型薄层的结构。
所述P型柱5-1、5-2、5-3和5-4的底部到顶部的宽度均匀，所述P型柱5-1、5-2、5-3的底部和所述集电区相隔一段距离，所述P型柱5-4的底部和所述集电区相连接，所述P型柱5-1、5-2、5-3和5-4的顶部都和所述N型外延层2的表面相平。。
在其他实施例中，所述P型柱5-1、5-2、5-3和5-4也能为如下结构：
如图5所示，所述P型柱5-4的底部到顶部的宽度逐步缩小。
如图6所示，所述P型柱5-4的底部到顶部的宽度逐步缩小，且所述P型柱5-4的顶部低于所述N型外延层2的表面。
如图7所示，所述P型柱5-4的底部到顶部的宽度逐步缩小，且所述P型柱5-4的顶部低于所述N型外延层2的表面。2区中的所述P型柱5-2连接在一起的整体结构，所述P型柱5-2的深度小于1区的所述P型柱5-1的深度，3区中的所述P型柱5-3能够设置、也能不设置。
步骤七、完成绝缘栅双极型晶体管的正面工艺，所述正面工艺包括：
通过光刻、离子注入和扩散工艺在所述P型柱一5-1的顶部形成P型阱3，各所述P型阱3还延伸到各所述P型柱一5-1两侧的所述N型外延层2中；形成所述P型阱3的同时在所述2区的所述P型柱二5-2的上方形成有P型阱二3a，所述P型阱二3a覆盖一个以上的所述P阱柱二5-2。
淀积介质层二71，并对所述介质层二71进行光刻刻蚀使所述介质层二71仅覆盖于2区的所述P型阱二3a的区域上方。
淀积栅氧化层7和多晶硅层，对所述多晶硅层和所述栅氧化层7进行光刻刻蚀形成栅极结构的多晶硅栅8以及多晶硅场板P1。各所述多晶硅栅8形成于所述P型阱3上方并和所述P型阱3之间隔离有所述栅氧化层7，由所述N型外延层2组成漂移区，被所述多晶硅栅8所覆盖的所述P型阱3表面用于形成沟道连接源区11和所述漂移区。所述多晶硅场板P1位于2区中且形成于所述介质层二71表面。
进行N+离子注入形成所述源区11以及沟道截止环注入区6，所述源区11位于所述P型阱3中并和所对应的所述多晶硅栅8的边缘自对准；所述沟道截止环注入区6位于所述终端保护区、且位于最外侧的所述P型柱二5-3的外侧。
在所述终端保护区的所述P型柱二和所述N型外延层2的表面上形成介质层三9a，所述介质层三9a和所述介质层二71的连接位置处形成一台阶结构，如虚线框T1中所示。
在所述电流流动区的所述多晶硅栅8和所述源区11表面以及所述多晶硅场板P1和所述介质层三的表面形成层间膜9。
对所述层间膜9进行光刻刻蚀形成接触孔，所述接触孔将所述源区11的表面露出；在所述接触孔的底部进行P+注入形成一P+注入区12，该P+注入区12穿过所述源区11和所述P型阱3相接触；在所述接触孔中填充金属形成金属接触10，该金属接触10和所述P+注入区12以及所述源区11接触并引出发射极。
淀积正面金属，对所述正面金属进行刻蚀形成所述发射极、以及位于所述终端保护区的所述金属场板，所述金属场板和所述P型柱二5-3和所述N型外延层2之间的隔离的所述介质层一包括所述介质层三和所述层间膜9，位于2区中的所述金属场板如金属场板P2。
步骤八、对所述硅片1进行背面减薄直至所述P型柱三5-4的所述P型区一2-1的底部露出，所述N型外延层2的底部也露出。
步骤九、在所述硅片1背面进行P+离子注入形成集电区15，所述集电区15和所述N型外延层2的底部相接触。
步骤十、在所述硅片1背面淀积背面金属16，所述背面金属16和所述集电区15接触形成集电极。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (10)
1.一种绝缘栅双极型晶体管，其特征在于，绝缘栅双极型晶体管形成于硅衬底上，在俯视面上所述绝缘栅双极型晶体管包括电流流动区以及围绕所述电流流动区周侧的终端保护区；在剖面上，所述绝缘栅双极型晶体管包括：
形成于硅片正面的N型外延层，位于所述电流流动区的所述N型外延层中形成有多个P型柱一，所述P型柱一和各相邻的所述P型柱一之间的N型外延层组成交替排列的P型薄层和N型薄层的结构；
P型阱形成于各所述P型柱一的上方并延伸到各所述P型柱一两侧的所述N型外延层中；
位于所述终端保护区的所述N型外延层中形成有多个P型柱二，所述P型柱二和各相邻的所述P型柱二之间的N型外延层组成交替排列的P型薄层和N型薄层的结构；在所述终端保护区的所述P型柱二和所述N型外延层上方形成有金属场板，且所述金属场板和所述终端保护区的所述P型柱二和所述N型外延层之间隔离有介质层一；
在所述硅片背面形成有由P+区组成的集电区，所述集电区和所述N型外延层的底部相接触；
在所述终端保护区的外周的所述N型外延层中形成有P型柱三，所述P型柱三的底部和所述集电区连接，当所述集电区所加的电压低于所述P型阱的电压时所述集电区所加电压为反向电压，该反向电压由所述P型柱三和其比邻的所述N型外延层形成的PN结来承担，所述反向电压的最大值由所述P型柱三的浓度和宽度及其比邻的所述N型外延层的浓度和宽度调节。
2.如权利要求1所述的绝缘栅双极型晶体管，其特征在于：从所述集电区上表面往上的方向上，所述P型柱三的宽度逐渐减少。
3.如权利要求1所述的绝缘栅双极型晶体管，其特征在于：调节所述反向电压的最大值的所述N型外延层的宽度包括位于所述P型柱二和所述P型柱三之间横向宽度和位于所述P型柱二到所述集电区之间的纵向宽度。
4.如权利要求1所述的绝缘栅双极型晶体管，其特征在于：所述P型柱一由填充于沟槽一中的P型硅组成，所述P型柱二由填充于沟槽二中的P型硅组成，所述P型柱三由填充于沟槽三的P型硅加位于所述沟槽三底部的P型区组成，所述沟槽一的深度小于等于所述沟槽三的深度，所述沟槽二的深度小于等于所述沟槽三的深度。
5.如权利要求1所述的绝缘栅双极型晶体管，其特征在于：所述P型柱三的顶部表面和所述N型外延层的顶部表面相平，或所述P型柱三的顶部表面低压所述N型外延层的顶部表面。
6.如权利要求1所述的绝缘栅双极型晶体管，其特征在于：所述绝缘栅双极型晶体管还包括：
源区，由形成于所述P型阱中的N+区组成；一P+注入区穿过所述源区和所述P型阱相接触，在所述源区上方形成有金属接触，该金属接触和所述P+注入区以及所述源区接触并引出发射极；
多晶硅栅，形成于所述P型阱上方并和所述P型阱之间隔离有栅氧化层，由所述N型外延层组成漂移区，被所述多晶硅栅所覆盖的所述P型阱表面用于形成沟道连接所述源区和所述漂移区；
在位于所述终端保护区中、且和所述电流流动区相邻接所述P型柱二的上方形成有P型阱二，该P型阱二和所述P型阱的掺杂条件相同，所述P型阱二覆盖一个以上的所述P阱柱二。
7.一种绝缘栅双极型晶体管的制造方法，其特征在于，包括如下步骤：
步骤一、在硅片正面形成N型外延子层一；在所述硅片上定义出绝缘栅双极型晶体管的电流流动区以及围绕所述电流流动区周侧的终端保护区，P型柱三的形成区位于所述终端保护区的外周；采用P型离子注入工艺在所述P型柱三的形成区的所述N型外延子层一中的形成P型区一；
步骤二、在所述N型外延子层一表面进行N型外延生长使所述N型外延子层一的厚度增加，采用P型离子注入工艺在所述P型柱三的形成区的所述N型外延子层一中的所述P型区一上方形成P型区二，所述P型区二和所述P型区一接触使所述P型区一延伸到厚度增加后的所述N型外延子层一表面；
步骤三、重复步骤二使所述N型外延子层一和所述P型区一增加到所需厚度；
步骤四、在所述N型外延子层一上形成N型外延子层二，使由所述N型外延子层一和所述N型外延子层二组成的N型外延层的厚度达到需要值；
步骤五、采用光刻刻蚀工艺在所述电流流动区的所述N型外延层中形成多个沟槽一、在所述终端保护区的所述N型外延层中形成多个沟槽二以及在所述P型柱三的形成区的所述N型外延层中形成多个沟槽三；各所述沟槽三的宽度和两相邻所述沟槽三的间距之比要大于各所述沟槽一的宽度和两相邻所述沟槽一的间距之比、各所述沟槽三的宽度和两相邻所述沟槽三的间距之比要大于各所述沟槽二的宽度和两相邻所述沟槽二的间距之比；
步骤六、采用外延生长工艺在所述沟槽一、所述沟槽二和所述沟槽三中填充P型外延层，由填充于各所述沟槽一中的所述P型外延层形成P型柱一、由填充于各所述沟槽二中的所述P型外延层形成P型柱二，填充于各所述沟槽三中的P型外延层在后续热过程中通过扩散连接在一起并和所述P型区一相接触形成P型柱三；所述P型柱一和各相邻的所述P型柱一之间的N型外延层组成交替排列的P型薄层和N型薄层的结构；所述P型柱二和各相邻的所述P型柱二之间的N型外延层组成交替排列的P型薄层和N型薄层的结构；
步骤七、通过光刻、离子注入和扩散工艺在所述P型柱一的顶部形成P型阱，各所述P型阱还延伸到各所述P型柱一两侧的所述N型外延层中；完成绝缘栅双极型晶体管的正面工艺，所述正面工艺包括在所述终端保护区的所述P型柱二和所述N型外延层上方形成介质层一、在该介质层一上方形成金属场板；
步骤八、对所述硅片进行背面减薄直至所述P型柱三的所述P型区一的底部露出，所述N型外延层的底部也露出；
步骤九、在所述硅片背面进行P+离子注入形成集电区，所述集电区和所述N型外延层的底部相接触；
步骤十、在所述硅片背面淀积背面金属，所述背面金属和所述集电区接触形成集电极。
8.如权利要求7所述的方法，其特征在于，步骤七中所述正面工艺还包括：
在形成所述P型阱的同时，在位于所述终端保护区中、且和所述电流流动区相邻接所述P型柱二的上方形成P型阱二，该P型阱二和所述P型阱的工艺条件相同，所述P型阱二覆盖一个以上的所述P阱柱二；
淀积介质层二，并对所述介质层二进行光刻刻蚀使所述介质层二仅覆盖于所述终端保护区中的、且和所述电流流动区相邻接的形成有所述P型阱二的区域上方；
淀积栅氧化层和多晶硅层，对所述多晶硅层和所述栅氧化层进行光刻刻蚀形成栅极结构的多晶硅栅，各所述多晶硅栅形成于所述P型阱上方并和所述P型阱之间隔离有所述栅氧化层，由所述N型外延层组成漂移区，被所述多晶硅栅所覆盖的所述P型阱表面用于形成沟道连接源区和所述漂移区；
进行N+离子注入形成所述源区以及沟道截止环注入区，所述源区位于所述P型阱中并和所对应的所述多晶硅栅的边缘自对准；所述沟道截止环注入区位于所述终端保护区、且位于最外侧的所述P型柱二的外侧；
在所述终端保护区的所述P型柱二和所述N型外延层的表面上形成介质层三，在所述电流流动区的所述多晶硅栅和所述源区表面以及所述介质层三的表面形成层间膜；
对所述层间膜进行光刻刻蚀形成接触孔，所述接触孔将所述源区的表面露出；在所述接触孔的底部进行P+注入形成一P+注入区，该P+注入区穿过所述源区和所述P型阱相接触；在所述接触孔中填充金属形成金属接触，该金属接触和所述P+注入区以及所述源区接触并引出发射极；
淀积正面金属，对所述正面金属进行刻蚀形成所述发射极、以及位于所述终端保护区的所述金属场板，所述金属场板和所述P型柱二和所述N型外延层之间的隔离的所述介质层一包括所述介质层三和所述层间膜。
9.一种绝缘栅双极型晶体管的制造方法，其特征在于，包括如下步骤：
步骤一、在硅片正面形成N型外延子层一；在所述硅片上定义出绝缘栅双极型晶体管的电流流动区以及围绕所述电流流动区周侧的终端保护区，P型柱三的形成区位于所述终端保护区的外周；采用P型离子注入工艺在所述P型柱三的形成区的所述N型外延子层一中的形成P型区一；
步骤二、在所述N型外延子层一表面进行N型外延生长使所述N型外延子层一的厚度增加，采用P型离子注入工艺在所述P型柱三的形成区的所述N型外延子层一中的所述P型区一上方形成P型区二，所述P型区二和所述P型区一接触使所述P型区一延伸到厚度增加后的所述N型外延子层一表面；
步骤三、重复步骤二使所述N型外延子层一和所述P型区一增加到所需厚度；
步骤四、在所述N型外延子层一上形成N型外延子层二，通过光刻和离子注入工艺在所述N型外延子层二中形成多个P型区三，多个P型区四和一个P型区五，各所述P型区三位于所述电流流动区，各所述P型区四位于所述终端保护区，所述P型区五位于所述P型柱三的形成区并和所述P型区一接触；
步骤五、在所述N型外延子层二表面进行N型外延生长使所述N型外延子层二的厚度增加，采用P型离子注入工艺分别在所述P型区三、所述P型区四和所述P型区五上方形成P型区并使所述P型区三、所述P型区四和所述P型区五的厚度延伸到厚度增加后的所述N型外延子层二表面；
步骤六、重复步骤五直至由所述N型外延子层一和所述N型外延子层二组成的N型外延层的厚度达到需要值；由所述P型区三组成P型柱一，由所述P型区四组成P型柱二，由所述P型区五和所述P型区一叠加形成P型柱三；所述P型柱一和各相邻的所述P型柱一之间的N型外延层组成交替排列的P型薄层和N型薄层的结构；所述P型柱二和各相邻的所述P型柱二之间的N型外延层组成交替排列的P型薄层和N型薄层的结构；
步骤七、通过光刻、离子注入和扩散工艺在所述P型柱一的顶部形成P型阱，各所述P型阱还延伸到各所述P型柱一两侧的所述N型外延层中；完成绝缘栅双极型晶体管的正面工艺，所述正面工艺包括在所述终端保护区的所述P型柱二和所述N型外延层上方形成介质层一、在该介质层一上方形成金属场板；
步骤八、对所述硅片进行背面减薄直至所述P型柱三的所述P型区一的底部露出，所述N型外延层的底部也露出；
步骤九、在所述硅片背面进行P+离子注入形成集电区，所述集电区和所述N型外延层的底部相接触；
步骤十、在所述硅片背面淀积背面金属，所述背面金属和所述集电区接触形成集电极。
10.如权利要求9所述的方法，其特征在于，步骤七中所述正面工艺还包括：
在形成所述P型阱的同时，在位于所述终端保护区中、且和所述电流流动区相邻接所述P型柱二的上方形成P型阱二，该P型阱二和所述P型阱的工艺条件相同，所述P型阱二覆盖一个以上的所述P阱柱二；
淀积介质层二，并对所述介质层二进行光刻刻蚀使所述介质层二仅覆盖于所述终端保护区中的、且和所述电流流动区相邻接的形成有所述P型阱二的区域上方；
淀积栅氧化层和多晶硅层，对所述多晶硅层和所述栅氧化层进行光刻刻蚀形成栅极结构的多晶硅栅，各所述多晶硅栅形成于所述P型阱上方并和所述P型阱之间隔离有所述栅氧化层，由所述N型外延层组成漂移区，被所述多晶硅栅所覆盖的所述P型阱表面用于形成沟道连接源区和所述漂移区；
进行N+离子注入形成所述源区以及沟道截止环注入区，所述源区位于所述P型阱中并和所对应的所述多晶硅栅的边缘自对准；所述沟道截止环注入区位于所述终端保护区、且位于最外侧的所述P型柱二的外侧；
在所述终端保护区的所述P型柱二和所述N型外延层的表面上形成介质层三，在所述电流流动区的所述多晶硅栅和所述源区表面以及所述介质层三的表面形成层间膜；
对所述层间膜进行光刻刻蚀形成接触孔，所述接触孔将所述源区的表面露出；在所述接触孔的底部进行P+注入形成一P+注入区，该P+注入区穿过所述源区和所述P型阱相接触；在所述接触孔中填充金属形成金属接触，该金属接触和所述P+注入区以及所述源区接触并引出发射极；
淀积正面金属，对所述正面金属进行刻蚀形成所述发射极、以及位于所述终端保护区的所述金属场板，所述金属场板和所述P型柱二和所述N型外延层之间的隔离的所述介质层一包括所述介质层三和所述层间膜。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210546565.0A CN103050523B (zh) | 2012-12-14 | 2012-12-14 | 绝缘栅双极型晶体管及其制造方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| CN201210546565.0A CN103050523B (zh) | 2012-12-14 | 2012-12-14 | 绝缘栅双极型晶体管及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103050523A true CN103050523A (zh) | 2013-04-17 |
| CN103050523B CN103050523B (zh) | 2015-10-14 |
Family
ID=48063109
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210546565.0A Active CN103050523B (zh) | 2012-12-14 | 2012-12-14 | 绝缘栅双极型晶体管及其制造方法 |
Country Status (1)
| Country | Link |
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| CN (1) | CN103050523B (zh) |
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