CN104332495B - 一种绝缘栅双极晶体管及其制造方法 - Google Patents
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Abstract
本发明提供一种绝缘栅双极晶体管及其制造方法，所述绝缘栅双极晶体管包括：具有第一主面和第二主面的第一导电类型的半导体衬底，形成于半导体衬底的有源区的第一主面侧的第一导电类型的第一半导体层，第一半导体层的掺杂浓度高于所述半导体衬底的掺杂浓度；形成于第一半导体层的第一主面侧的绝缘栅型晶体管单元。与现有技术相比，本发明中的绝缘栅双极晶体管在第一导电类型的半导体衬底中的有源区的第一主面侧形成有第一导电类型的第一半导体层，且第一半导体层中的掺杂浓度高于半导体衬底中的掺杂浓度。这样，第一半导体层在有源区中不仅降低JFET区域电阻，而且还充当载流子存储层，降低漂移区电阻，从而降低绝缘栅双极晶体管的正向导通压降。
Description
【技术领域】
本发明涉及半导体设计及制造技术领域，特别涉及一种绝缘栅双极晶体管（Insulated Gate Bipolar Transistor，简称IGBT）及其制造方法。
【背景技术】
IGBT是由BJT（Bipolar Junction Transistor，双极结型晶体管）和MOSFET（Metal-Oxide-Semiconductor-Field-Effect-Transistor，金属氧化物半导体场效应晶体管）组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET的高输入阻抗和BJT的低导通压降两方面的优点，具有工作频率高，控制电路简单，电流密度高，通态压低等特点，广泛应用于功率控制领域。
由于电导调制效应，绝缘栅双极晶体管具有比DMOS（Double-diffused MetalOxide Semiconductor，双扩散MOS）结构的MOSFET更低的导通电阻，但导通电阻决定了绝缘栅双极晶体管工作时的导通损耗，限制了其最大输出功率，为了尽可能的提高绝缘栅双极晶体管的性能，需要不断的降低其导通电阻，它主要由原胞尺寸、排列布局、电流密度、衬底厚度等因素决定。请参考图1所示，其为绝缘栅双极晶体管的等效电阻示意图。该绝缘栅双极晶体管的等效电阻主要包括正面MOS电阻RC，JFET(Junction Field-effectTransistor，结型场效应晶体管)区域电阻RJ，漂移区电阻RD以及衬底PN结电阻RP。对于高压绝缘栅双极晶体管来说，影响正向导通压降Vce（on）的主要是JFET区域电阻RJ和漂移区电阻RD。因而，如何尽量降低这两部分电阻是大功率绝缘栅双极晶体管设计的重要考虑因素。
针对JFET区域电阻RJ，目前主要有三类方法：第一、增加JFET区域处载流子浓度，降低JFET区域电阻，但这种方法需要增加工艺步骤且效果不是非常明显；第二、通过增加平面栅的尺寸来降低JFET区域电阻，这种方法会降低器件的电流密度和击穿电压，需要优化设计；第三、使用采用沟槽栅代替平面栅结构，将平面栅中的JFET区域去除，这种方法直接去除了JFET这部分电阻，有效地增大了器件的电流密度，在低压IGBT中得到了广泛地应用，但是这种方法制造工艺复杂，且沟槽栅的形貌及工艺控制对IGBT的可靠性具有很大的影响，在高压IGBT中并不常用。
针对漂移区电阻RD，主要通过降低漂移区厚度来实现。迄今为止，主要有穿通型绝缘栅双极晶体管PT-IGBT、非穿通型绝缘栅双极晶体管NPT-IGBT和场截止型绝缘栅双极晶体管FS-IGBT三种结构，三者之间的主要差异是不同的衬底PN结结构和不同的漂移区厚度。相对PT-IGBT和NPT-IGBT来讲，FS-IGBT具有最薄的厚度，其正向导通压降得到明显的下降，以600V/25A IGBT为例，NPT-IGBT产品所需衬底厚度大约为120um，而FS-IGBT只需要60um，厚度降低了一般，其正向导通压降也从1.6V降低至1.2V，降幅近30％。然而，随着半导体晶圆尺寸的不断提高，薄片设备的价格、工艺复杂程度以及很高的碎片率严重的限制了IGBT（特别是低压IGBT）性能的不断提升。
因此，有必要提供一种改进的技术方案来克服上述问题。
【发明内容】
本发明的目的在于提供一种绝缘栅双极晶体管及其制造方法，可以降低该绝缘栅双极晶体管的正向导通压降。
为了解决上述问题，根据本发明的一个方面，本发明提供一种绝缘栅双极晶体管，其包括：具有第一主面和第二主面的第一导电类型的半导体衬底，其中，所述半导体衬底包括有源区和位于所述有源区外侧的终端保护区；形成于所述有源区的第一主面侧的第一导电类型的第一半导体层，其中所述第一半导体层的掺杂浓度高于所述半导体衬底的掺杂浓度；形成于第一半导体层的第一主面侧的绝缘栅型晶体管单元，其中所述绝缘栅型晶体管单元导通时，其形成有第一导电类型的沟道。
进一步的，所述绝缘栅双极晶体管还包括：形成于所述终端保护区的第一主面侧的保护终端。
进一步的，所述绝缘栅双极晶体管还包括：在所述半导体衬底的第二主面侧形成的第二导电类型的第二半导体层；在形成有所述绝缘栅型晶体管单元的第一半导体层的第一主面上形成的第一主电极；在所述第二半导体层上形成的第二主电极。
进一步的，所述第一导电类型为Ｎ型，所述第二导电类型为Ｐ型，所述绝缘栅型晶体管单元为N型沟道MOSFET单元，所述第一导电类型的半导体衬底为N-型半导体衬底，所述第一半导体层为N+型半导体层，所述第二半导体层为P+型集电极层，所述第一主电极为发射极，所述第二主电极为集电极。
更进一步的，所述N型沟道MOSFET单元包括：自所述有源区内的N+型半导体层的第一主面向内有选择的形成的P型基区；自所述P型基区的表面向该P型基区内有选择的形成的N+有源区；自所述N+有源区内侧的P型基区表面向该P型基区内形成的P+有源区；自所述P型基区的边缘部分的第一主面和所述有源区内的N+型半导体层的未形成P型基区的第一主面上形成的栅极氧化层；在栅极氧化层的上表面上形成的多晶硅栅电极；覆盖栅极氧化层和多晶硅栅电极露出表面的介质层；其中，第一主电极形成于所述介质层的外侧并与所述N+有源区和所述P+有源区电性接触。
根据本发明的另一个方面，本发明提供一种绝缘栅双极晶体管的制造方法，其包括：提供具有第一主面和第二主面的第一导电类型的半导体衬底，其中所述半导体衬底包括有源区和位于所述有源区外侧的终端保护区；在所述有源区的第一主面侧形成第一导电类型的第一半导体层，其中所述第一半导体层的掺杂浓度高于半导体衬底的掺杂浓度；在所述第一半导体层的第一主面侧形成绝缘栅型晶体管单元，其中所述绝缘栅型晶体管单元导通时，其形成有第一导电类型的沟道。
进一步的，所述绝缘栅双极晶体管的制造方法还包括：在所述终端保护内的第一主面侧形成保护终端。
进一步的，所述绝缘栅双极晶体管的制造方法还包括：在形成有所述绝缘栅型晶体管单元的第一半导体层的第一主面上形成第一主电极；从所述半导体衬底的第二主面起减薄该绝缘栅型晶体管单元形成后的半导体衬底；自减薄后的半导体衬底的第二主面向所述半导体衬底内形成第二导电类型的第二半导体层；在所述第二半导体层上形成与第二半导体层电性接触的第二主电极。
进一步的，所述第一导电类型为Ｎ型，所述第二导电类型为Ｐ型，所述绝缘栅型晶体管单元为N型沟道MOSFET单元，所述第一导电类型的半导体衬底为N-型半导体衬底，所述第一半导体层为N+型半导体层，所述第二半导体层为P+型集电极层，所述第一主电极为发射极，所述第二主电极为集电极。
进一步的，形成所述N+型半导体层的过程包括：在所述N-型半导体衬底的第一主面上形成场氧层；透过所述场氧层在所述有源区的第一主面侧进行N型杂质注入以形成N+层；和高温推阱形成所述N+型半导体层。
进一步的，所述N型沟道MOSFET单元包括：自所述有源区内的N+型半导体层的第一主面向内有选择的形成的P型基区；自P型基区的表面向该P型基区内有选择的形成的N+有源区；自所述N+有源区内侧的P型基区表面向该P型基区内形成的P+有源区；自所述P型基区的边缘部分的第一主面和所述有源区内的N+型半导体层的未形成P型基区的第一主面上形成的栅极氧化层；在栅极氧化层的上表面上形成的多晶硅栅电极；覆盖栅极氧化层和多晶硅栅电极露出表面的介质层；其中，第一主电极形成于所述介质层的外侧并与所述N+有源区和所述P+有源区电性接触。
根据本发明的再一个方面，本发明提供一种绝缘栅双极晶体管的制造方法，其包括：步骤一、提供具有第一主面和第二主面的N-型半导体衬底，所述N-型半导体衬底包括有源区和终端保护区；步骤二，在所述N-型半导体衬底的第一主面上形成预氧层；步骤三、通过基于终止环光刻板的光刻、离子注入在所述终端保护区的第一主面层形成终止环；步骤四，高温氧化在所述预氧层上形成场氧层；步骤五，通过基于P型场限环区光刻板的光刻、刻蚀、离子注入、高温推阱工艺在所述终端保护区中形成P型场限环区；步骤六，通过基于有源区光刻板的光刻、蚀刻、离子注入、高温推阱在所述有源区的第一主面侧制备N+型半导体层；步骤七，依次在N+半导体层的第一主面上形成栅极氧化层和淀积多晶硅栅极层；步骤八，通过基于多晶硅光刻板进行光刻、刻蚀、多晶硅栅极自对准离子注入、高温推阱形成Pbody区；步骤九，多晶硅栅极自对准离子注入以形成N+有源区；步骤十，淀积覆盖多晶硅栅极的介质层、形成正面金属电极和钝化层；步骤十一、通过背面减薄工艺，将N-型半导体衬底1的厚度减薄，并在减薄后的N-型半导体衬底的第二主面侧形成P+集电极，然后在P+集电极上形成背面金属层。
与现有技术相比，本发明中的绝缘栅双极晶体管及其制造方法，在第一导电类型的半导体衬底中的有源区的第一主面侧形成第一导电类型的第一半导体层，且所述第一半导体层中的掺杂浓度高于所述半导体衬底中的掺杂浓度；绝缘栅型晶体管单元形成于第一半导体层的第一主面侧。这样，所述第一半导体层在有源区中不仅增加了JFET区域处载流子浓度，降低JFET区域电阻RJ，而且还充当载流子存储层，优化漂移区的载流子分布，降低漂移区电阻RD，从而降低本发明中的绝缘栅双极晶体管的正向导通压降。
【附图说明】
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
图1为现有的绝缘栅双极晶体管的等效电阻示意图；
图2为本发明在一个实施例中的绝缘栅双极晶体管的一部分的纵剖面图；
图3为本发明在一个实施例中的IGBT的制造方法的流程示意图；
图4至图17为图2中的绝缘栅双极晶体管在一个具体实施例中的各个制造工序的纵剖面图。
【具体实施方式】
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。
请参考图2所示，其为本发明在一个实施例中的绝缘栅双极晶体管的一部分的纵剖面图。所述绝缘栅双极晶体管包括：具有第一主面1S1和第二主面1S2的第一导电类型的半导体衬底1，其中，所述半导体衬底1包括有源区2、位于所述有源区2外侧的终端保护区4；形成于有源区2的第一主面1S1侧的第一导电类型的第一半导体层5，其中，所述第一半导体层5的掺杂浓度高于所述半导体衬底1的掺杂浓度高；形成于所述第一半导体层5的第一主面1S1侧的绝缘栅型晶体管单元，其中，所述绝缘栅型晶体管单元导通时其形成有第一导电类型的沟道；形成于所述终端保护区4的第一主面1S1侧的保护终端；形成于所述半导体衬底1的第二主面1S2侧的第二导电类型的第二半导体层6。
所述绝缘栅双极晶体管还包括：在形成有所述绝缘栅型晶体管单元的第一半导体层5的第一主面1S1上形成的第一主电极12；以及在所述第二半导体层6上形成的第二主电极13。
下面以所述第一导电类型为N型，所述第二导电类型为P型为例，结合图2对本发明中的绝缘栅双极晶体管的结构进行具体介绍。
在图2所示的实施例中，所述第一导电类型的半导体衬底1为N-型半导体衬底（也称为N-层）。形成于所述有源区2的第一主面1S1侧的第一导电类型的第一半导体层5为N+型半导体层。所述保护终端为场限环终端结构，该场限环终端结构包括自终端保护区4中的第一主面1S1向所述N-型半导体衬底1内选择性的进行P型杂质掺杂以形成的P型场限环区7。在所述终端保护区4的第一主面1S1上还形成有场氧化层。易于思及的是，所述保护终端也可以为现有技术中的其他保护终端结构，比如，场限环加场板终端结构。在所述场限环终端结构外侧的第一主面1S1侧还形成有N+型终止环15。
所述绝缘栅型晶体管单元为具有第一导电类型的沟道（在此为N型沟道）的MOSFET。具体的说，该N型沟道的MOSFET为DMOS（Double-diffused Metal OxideSemiconductor，双扩散MOS）结构的MOSFET，其包括：自所述有源区2的第一主面1S1向所述N+型半导体层5内有选择的扩散P型杂质形成的P-body区(或者称为P基区)8；自P-body区8的表面向该P-body区8内有选择的扩散高浓度的N型杂质形成的N+有源区（或者称为N+发射极区）9；自所述N+有源区9内侧的P-body区8表面向该P-body区8内扩散高浓度的P型杂质形成的P+有源区10；自所述P-body区8的边缘部分的第一主面和所述有源区2的未形成P-body区8的第一主面上形成的栅极氧化层（简称栅氧层）220；在栅极氧化层220的上表面上形成的多晶硅栅电极300；覆盖栅极氧化层220和多晶硅栅电极300露出表面的介质层400，其中，多晶硅栅电极300正下方的P-body区8的部分称为沟道区。
在图2所示的实施例中，所述第二导电类型的第二半导体层6为自所述第二主面1S2向所述N-型半导体衬底1内注入P型杂质形成的P+层（或者称为P+集电极层）。位于所述P+集电极层6和N+型半导体层5之间的N-型半导体衬底1部分为N-型漂移区11。
图2中的绝缘栅双极晶体管还包括：在有源区2的第一主面1S1上覆盖所述介质层400形成的第一主电极（在本实施例中为发射极）12，该第一主电极12与所述N+有源区9和所述P+有源区10电性接触；在第二半导体层6上形成的第二主电极（在本实施例中为集电极）13，该第二主电极13与第二半导体层6电性接触；以及覆盖于第一主电极12和场氧化层14上的用于保护芯片表面不受外界离子玷污的第一钝化层600和第二钝化层700。其中，在本文中，N-、N+、P+中的“+”表示掺杂浓度较高，“-”表示掺杂浓度较低。
与现有技术相比，图2所示的本发明中的绝缘栅双极晶体管在N-型半导体衬底1内的有源区2的第一主面1S1侧形成N+型半导体层5，由于N+型半导体层5的掺杂浓度比半导体衬底1的掺杂浓度高，且绝缘栅型晶体管单元基于N+型半导体层5形成，因此，所述N+型半导体层5不仅增加了JFET区域（参照图1所示）处载流子浓度，降低JFET区域电阻RJ，而且还充当载流子存储层，优化漂移区11的载流子分布，降低漂移区电阻RD，从而降低本发明中的绝缘栅双极晶体管的正向导通压降。其中，N+型半导体层5在所述有源区2中充当载流子存储层，具体为，当图2中的绝缘栅双极晶体管正向导通时，从第二主面1S2的P+集电极层6注入到N-型漂移区11内的空穴在其扩散的中途受到N+半导体层5形成的势垒的阻挡，使少数载流子空穴蓄积在P-body区8和N+型半导体层5的界面下方附近，根据电中性原理，使得该区域载流子浓度大大增加，从而降低本发明中的绝缘栅双极晶体管的正向导通压降。
在图2所示的实施例中，所述绝缘栅性晶体管单元为DMOS结构的MOSFET，在其他实施例中，其还可以为沟槽型MOSFET或V字形的MOSFET。
图3为图2中的绝缘栅双极晶体管的制造方法在一个实施例中的流程图。结合图2和图3所示，所述制造方法包括如下操作。
步骤210，提供具有第一主面1S1和第二主面1S2的第一导电类型的半导体衬底1，其中，所述半导体衬底1包括有源区2和位于所述有源区2外侧的终端保护区4。
步骤220，在所述半导体衬底1的终端保护区4的第一主面1S1侧形成保护终端。
步骤230，在所述有源区2的第一主面1S1侧形成第一导电类型的第一半导体层5，其中，所述第一半导体层5的掺杂浓度高于半导体衬底1的掺杂浓度。
步骤240，在所述第一半导体层5的第一主面1S1侧形成绝缘栅型晶体管单元。
步骤250，在形成绝缘栅型晶体管单元的有源区2的第一主面1S1上形成第一主电极12；
步骤260，从所述半导体衬底1的第二主面起减薄该绝缘栅型晶体管单元形成后的半导体衬底1，使其符合规定的厚度要求。
步骤270，自减薄后的半导体衬底1的第二主面1S2向所述半导体衬底1内形成第二导电类型的第二半导体层6。
步骤280，在所述第二半导体层6形成后的半导体衬底1的第二主面1S2上形成与第二半导体层6电性接触的第二主电极13。
接下来，以所述第一导电类型为N型，所述第二导电类型为P型为例，结合图4-12详细介绍图2中的绝缘栅双极晶体管在一个具体实施例中的制造方法。所述制造方法包括如下步骤：
步骤一，提供具有第一主面1S1和第二主面1S2的N-型半导体衬底1。
步骤二，如图4所示，在所述N-型半导体衬底1的第一主面1S1上形成预氧层200。
步骤三，如图5所示，在所述终端保护区4的第一主面1S1层形成Stop ring（终止环），即在所述终端保护区4的外侧边缘自第一主面1S1向所述N-型半导体衬底1内进行高浓度N型杂质注入以形成N+型终止环15。具体为，采用Stop ring光刻版在所述预氧层200上进行光刻，磷注入，形成Stop ring。
步骤四，如图6所示，去除光刻胶后，高温氧化，在所述预氧层200上形成场氧层210。
步骤五，如图7所示，通过光刻、刻蚀工艺，选择性的刻蚀所述终端保护区4中的场氧层210以刻蚀出P型场限环区7的注入窗口，并自刻蚀出的该注入窗口向所述N-型半导体衬底1内进行P型扩散以形成P型区域140。具体的，可以采用Ring(环)光刻版，经过涂胶、曝光、湿法腐蚀、去胶等步骤，在所述场氧层210上刻蚀出P型场限环区7的注入窗口，并自刻蚀出的该注入窗口向所述N-型半导体衬底1注入P型杂质（比如，磷），从而在终端保护区1的第一主面1S1侧选择性的形成P型区域140，该P型区域140位于所述终止环内侧。
步骤六，如图8所示，高温推阱形成P型场限环区7。具体的，去除光刻胶后，进行有氧环境推阱形成P型场限环区7，并生成阱氧。
可以看出，步骤二至步骤六为所述终止环、场氧层210和P型场限环区7的形成过程。
步骤七，如图9所示，在有源区2的第一主面1S1侧制备N+型半导体层5。具体为，在所述场氧层210上通过Active(有源区)光刻版进行光刻，注入高浓度的N型杂质，以在有源区2的第一主面1S1侧形成N+层51。
步骤八，如图10所示，高温推阱形成N+半导体层5。具体为，去除光刻胶后，进行长时间高温推阱以形成N+半导体层5。
可以看出，步骤七和步骤八为所述N+半导体层5的形成过程。
步骤九，如图11所示，在N+半导体层5上制备MOS单元的栅极。具体为，湿法刻蚀去除有源区2上的剩余场氧层，依次在N+半导体层5的第一主面1S1上形成栅极氧化层220、淀积多晶硅栅极层300和多晶硅掺杂，并采用Poly（多晶硅）光刻板进行刻蚀形成MOS单元的栅极。
步骤十，如图12所示，利用多晶硅栅300进行自对准硼注入，并进行高温推阱形成Pbody区8。
步骤十一，如图13所示，利用多晶硅栅300进行自对准砷注入，高温退火以在Pbody区3内选择性的形成N+有源区9。
步骤十二，自所述N+有源区9内侧的P-body区8表面向该P-body区8内形成P+有源区10，具体的，淀积氧化层，先后对整个器件进行Spacer腐蚀和硅刻蚀，进行硼注入、高温推阱，以形成P+有源区10。
步骤十三，图14所示，在有源区2的第一主面1S1上淀积形成有覆盖多晶硅栅极300的介质层400。具体为，在有源区2的第一主面1S1上淀积8000A～16000A的BPSG(硼磷硅玻璃，boro-phospho-silicate-glass，BPSG)，经过850C°～950C°回流，形成介质层400。
可以看出，步骤九至步骤十三为MOS单元的形成过程。
步骤十四，结合图15所示，在形成有MOS单元的有源区2的第一主面1S1上形成第一主电极（在此为发射极）。具体为，通过光刻、刻蚀工艺在有源区2中刻蚀出短接N+有源区6和P阱5的接触孔，并在有源区2的第一主面1S1上形成覆盖介质层7的露出表面的第一主电极（在此为发射极）金属12。具体为，采用Cont光刻版先后进行孔刻蚀，溅射金属，并采用Metal(金属)光刻版刻蚀金属层，形成金属发射极12。
步骤十五，结合图16所示，在第一主电极金属8和场氧化层13上依次淀积钝化层600和钝化层700。具体为，通过化学气相淀积的方式，在第一主电极金属8和场氧化层13上依次淀积用于保护芯片表面不受外界离子玷污的钝化层600和钝化层700，并通过光刻、刻蚀工艺，刻蚀出用于引出栅电极4和发射极8的PAD（焊盘）区域（未示出）。
步骤十六，结合图17所示，通过背面减薄工艺，将N-型半导体衬底1的厚度减薄，并在减薄后的N-型半导体衬底1的第二主面1S2侧形成P+集电极6，然后在P+集电极6上形成一定厚度的金属层(比如Al-Ti-Ni-Ag)13，此金属层13即为第二主电极（在此实施例中为集电极）。具体的，可以对N-型半导体衬底1进行背面减薄，减薄至所需厚度后，自减薄后的N-型半导体衬底1的第二主面1S2注入剂量为5e12～1e15cm-2能量为60KEV～120KEV的P型杂质，退火激活形成P+集电极6，然后进行背面金属化形成集电极13。
这样就可以制造出图2中的NPT型绝缘栅双极晶体管。普通领域内的技术人员根据上述制造方法的精神，还可以对其进行各种各样的改变或替换。比如，在一个改变的实施例中，可以将步骤六中的高温推结和步骤八中的高温推结合并为步骤八中的一次高温推结过程。步骤三中的离子注入和步骤七中的离子注入可以合并在步骤七中执行，以节省成本。
本发明中的绝缘栅双极晶体管的制造方法，在制备绝缘栅型晶体管单元之前通过增加一次离子注入，在有源区的第一主面1S1侧形成第一导电类型的第一半导体层5，且所述第一半导体层5中的掺杂浓度高于所述半导体衬底1中的掺杂浓度。这样，所述第一半导体层在有源区中不仅增加了JFET区域处载流子浓度，降低JFET区域电阻RJ，而且还充当载流子存储层，优化漂移区的载流子分布，降低漂移区电阻RD，从而降低本发明中的绝缘栅双极晶体管的正向导通压降。
同时，通过Active(有源区)自对准注入的方法形成CE layer(载流子存储层)，不需要增加光刻版数量，且在多晶硅栅制备之前完成高温推结过程，避免了高温过程时多晶硅中的掺杂离子对栅氧及沟道区的影响，解决了热过程中栅氧易被破坏的难题。
在上述实施例中，以所述第一导电类型为N型，所述第二导电类型为P型为例进行介绍，在其他改变的实施例中，也可以使得第一导电类型为P型，所述第二导电类型为N型，此时采用P-型的半导体衬底1，第一半导体层5为P+半导体层，所述绝缘栅型晶体管为P沟道的MOSFET单元，第二主电极13为发射极，第一主电极12为集电极，具体结构和原理与上文的中绝缘栅双极晶体管相似，这里不在赘述。
上述实施例中，是以NPT型绝缘栅双极晶体管进行阐述，本发明同样适用于场阻型绝缘栅双极晶体管。
需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。
Claims (5)
1.一种绝缘栅双极晶体管，其特征在于，其包括：
具有第一主面和第二主面的第一导电类型的半导体衬底，其中，所述半导体衬底包括有源区和位于所述有源区外侧的终端保护区；
在所述终端保护区的第一主面侧形成的终止环，在所述终端保护区的第一主面侧形成的P型场限环区；
形成于所述有源区的第一主面侧的第一导电类型的第一半导体层，其中所述第一半导体层的掺杂浓度高于所述半导体衬底的掺杂浓度；
形成于第一半导体层的第一主面侧的绝缘栅型晶体管单元，其中所述绝缘栅型晶体管单元导通时，其形成有第一导电类型的沟道；
在所述半导体衬底的第二主面侧形成的第二导电类型的第二半导体层；
在形成有所述绝缘栅型晶体管单元的第一半导体层的第一主面上形成的第一主电极；以及
在所述第二半导体层上形成的第二主电极；
所述第一导电类型为N型，所述第二导电类型为P型，
所述绝缘栅型晶体管单元为N型沟道MOSFET单元，所述第一导电类型的半导体衬底为N-型半导体衬底，所述第一半导体层为N+型半导体层，所述第二半导体层为P+型集电极层，所述第一主电极为发射极，所述第二主电极为集电极，
所述N型沟道MOSFET单元包括：
自所述有源区内的N+型半导体层的第一主面向内有选择的形成的P型基区；
自所述P型基区的表面向该P型基区内有选择的形成的N+有源区；
自所述N+有源区内侧的P型基区表面向该P型基区内形成的P+有源区，其中所述N+型半导体层的深度超过所述P型基区和P+有源区的深度；
自所述P型基区的边缘部分的第一主面和所述有源区内的N+型半导体层的未形成P型基区的第一主面上形成的栅极氧化层；
在栅极氧化层的上表面上形成的多晶硅栅电极；
覆盖栅极氧化层和多晶硅栅电极露出表面的介质层；
其中，第一主电极形成于所述介质层的外侧并与所述N+有源区和所述P+有源区电性接触。
2.一种绝缘栅双极晶体管的制造方法，其特征在于，其包括：
提供具有第一主面和第二主面的第一导电类型的半导体衬底，其中所述半导体衬底包括有源区和位于所述有源区外侧的终端保护区；
在所述有源区的第一主面侧形成第一导电类型的第一半导体层，其中所述第一半导体层的掺杂浓度高于半导体衬底的掺杂浓度；
在所述第一半导体层的第一主面侧形成绝缘栅型晶体管单元，其中所述绝缘栅型晶体管单元导通时，其形成有第一导电类型的沟道；
在形成有所述绝缘栅型晶体管单元的第一半导体层的第一主面上形成第一主电极；
从所述半导体衬底的第二主面起减薄该绝缘栅型晶体管单元形成后的半导体衬底；
自减薄后的半导体衬底的第二主面向所述半导体衬底内形成第二导电类型的第二半导体层；
在所述第二半导体层上形成与第二半导体层电性接触的第二主电极；
所述第一导电类型为N型，所述第二导电类型为P型，
所述绝缘栅型晶体管单元为N型沟道MOSFET单元，所述第一导电类型的半导体衬底为N-型半导体衬底，所述第一半导体层为N+型半导体层，所述第二半导体层为P+型集电极层，所述第一主电极为发射极，所述第二主电极为集电极，
所述N型沟道MOSFET单元包括：
自所述有源区内的N+型半导体层的第一主面向内有选择的形成的P型基区；
自P型基区的表面向该P型基区内有选择的形成的N+有源区；
自所述N+有源区内侧的P型基区表面向该P型基区内形成的P+有源区，其中所述N+型半导体层的深度超过所述P型基区和P+有源区的深度；
自所述P型基区的边缘部分的第一主面和所述有源区内的N+型半导体层的未形成P型基区的第一主面上形成的栅极氧化层；
在栅极氧化层的上表面上形成的多晶硅栅电极；
覆盖栅极氧化层和多晶硅栅电极露出表面的介质层；
其中第一主电极形成于所述介质层的外侧并与所述N+有源区和所述P+有源区电性接触。
3.根据权利要求2所述的绝缘栅双极晶体管的制造方法，其特征在于，其还包括：在所述终端保护内的第一主面侧形成保护终端。
4.根据权利要求2所述的绝缘栅双极晶体管的制造方法，其特征在于，形成所述N+型半导体层的过程包括：
在所述N-型半导体衬底的第一主面上形成场氧层；
透过所述场氧层在所述有源区的第一主面侧进行N型杂质注入以形成N+层；和
高温推阱形成所述N+型半导体层。
5.一种绝缘栅双极晶体管的制造方法，其特征在于，其包括：
步骤一、提供具有第一主面和第二主面的N-型半导体衬底，所述N-型半导体衬底包括有源区和终端保护区；
步骤二，在所述N-型半导体衬底的第一主面上形成预氧层；
步骤三、通过基于终止环光刻板的光刻、离子注入在所述终端保护区的第一主面层形成终止环；
步骤四，高温氧化在所述预氧层上形成场氧层；
步骤五，通过基于P型场限环区光刻板的光刻、刻蚀、离子注入、高温推阱工艺在所述终端保护区中形成P型场限环区；
步骤六，通过基于有源区光刻板的光刻、蚀刻、离子注入、高温推阱在所述有源区的第一主面侧制备N+型半导体层；
步骤七，依次在N+半导体层的第一主面上形成栅极氧化层和淀积多晶硅栅极层；
步骤八，通过基于多晶硅光刻板进行光刻、刻蚀、多晶硅栅极自对准离子注入、高温推阱形成Pbody区；
步骤九，多晶硅栅极自对准离子注入以形成N+有源区；
步骤十，自所述N+有源区内侧的P-body区表面向该P-body区内形成P+有源区，其中所述N+型半导体层的深度超过所述P型基区和P+有源区的深度；
步骤十一，淀积覆盖多晶硅栅极的介质层、形成正面金属电极和钝化层；
步骤十二、通过背面减薄工艺，将N-型半导体衬底( 1) 的厚度减薄，并在减薄后的N-型半导体衬底的第二主面侧形成P+集电极，然后在P+集电极上形成背面金属层。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20171109 Address after: 214028 Xinzhou Road, Wuxi national hi tech Industrial Development Zone, Jiangsu, China, No. 8 Applicant after: Wuxi Huarun Shanghua Technology Co., Ltd. Address before: 214028 Xinzhou Road, Wuxi national hi tech Industrial Development Zone, Jiangsu, China, No. 8 Applicant before: Wuxi CSMC Semiconductor Co., Ltd. |
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| GR01 | Patent grant | ||
| GR01 | Patent grant |