CN113707711B - 一种包含融合电阻的结终端结构及其制造方法 - Google Patents
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Abstract
本发明公开了一种包含融合电阻的结终端结构及其制造方法，包括衬底层（1）、主结环（2）和融合电阻环（4），主结环（2）和融合电阻环（4）均内嵌在衬底层（1）表层中，融合电阻环（4）与主结环（2）相邻，主结环（2）和融合电阻环（4）呈跑道状从内向外依次排列；退火推结工艺前主结环（2）和融合电阻环（4）之间有一定距离不接触，退火推结工艺后主结环（2）和融合电阻环（4）向四周扩散并相互接触。结构在主结环和场限环之间设置了一个融合电阻环，融合电阻环将在推结后与主结环融合在一起，增加主结边缘处的电阻以降低电场集中。
Description
技术领域
本发明涉及一种包含融合电阻的结终端结构及其制造方法，属于功率半导体器件技术领域。
背景技术
在半导体器件中，为了解决PN 结边缘曲率过大所引起的电场集中、击穿电压过低的问题，结终端技术应运而生，结终端就是为了减小局部电场，提高表面击穿电压及可靠性，使得实际击穿电压更接近平行平面结理想值而专门设计的一种终端技术之一。
高压大电流的功率半导体器件，以IGBT器件为例，在关断过程中，存储在主结边缘附近的N-漂移区的大量的过剩空穴将会先聚集到P型主结，然后由发射极电极抽取，在这个过程中，P型主结边缘拐角处的反向偏压和相应的电场强度会急剧增高，电场集中效应增强，容易导致电压的提前击穿。传统的主结和场限环终端结构设计在一定程度上可以提高击穿电压，但是当对半导体器件的电压要求逐渐增高，场限环的个数也不断增多，芯片边缘的宽度需要不断增大，这很容易造成芯片面积的浪费，因此，合理的结终端结构设计显得尤为重要。
发明内容
本发明的目的在于提供一种包含融合电阻的结终端结构及其制造方法，能够解决主结处电场集中的问题，提高芯片的击穿电压。
为了实现上述目的，本发明提供一种包含融合电阻的结终端结构，包括衬底层、主结环和融合电阻环，主结环和融合电阻环均内嵌在衬底层表层中，融合电阻环与主结环相邻，主结环和融合电阻环呈跑道状从内向外依次排列；
退火推结工艺前主结环和融合电阻环不接触，退火推结工艺后主结环和融合电阻环向四周扩散并相互接触。
优先地，包括若干个第一型场氧化环、介质层、若干个第一金属环和第二金属环，
第一型场氧化环覆盖在退火推结工艺之前主结环和融合电阻环之间的衬底层上；退火推结工艺之后，主结环和融合电阻环向四周扩散相互接触，第一型场氧化环覆盖在主结环、融合电阻环和衬底层上；
每一个融合电阻环只与一个第一金属环相接触，融合电阻环上端均固定连接一个第一金属环，且每个第一金属环的外侧均爬上了与该融合电阻环相邻且位于该融合电阻环外侧的第一场氧化环上方；
第一金属环与融合电阻环之间和第一金属环与第一场氧化环之间均固定设置有介质层，第一金属环与融合电阻环之间的介质层开设接触孔一；
第二金属环固定设置在主结环表面，第二金属环和主结环之间固定设置有介质层，第二金属环和主结环之间的介质层上开设接触孔二。
优先地，包括N个场限环，N个场限环均内嵌在衬底层表层中，其中N>，融合电阻环位于主结环和场限环之间，主结环、融合电阻环和N个场限环呈跑道状从内向外依次排列，
每一个场限环上端均固定连接一个第一金属环，每一个场限环只与一个第一金属环接触；
场限环和融合电阻环之间有一定距离，第一型场氧化环覆盖在退火推结工艺之前场限环和融合电阻环之间的衬底层上表面；退火推结工艺之后，场限环和融合电阻环向四周扩散，场限环和融合电阻环有一部分扩散至第一型场氧化环正下方的衬底层中，场限环和融合电阻环之间仍有距离；
第一金属环与场限环之间固定设置有介质层，第一金属环与场限环之间的介质层开设接触孔三；
进行退火推结工艺后，主结环向左右两边扩散的距离为L，场限环向左右两边扩散的距离为L，融合电阻环与主结环之间的距离为D，D＜L+L。
优先地，淀积并刻蚀后第一金属环通过接触孔一与融合电阻环接触，或者接触孔一中设置导体；
淀积并刻蚀后第二金属环通过接触孔二与主结环接触，或者接触孔二中设置导体；
淀积并刻蚀第一金属环通过接触孔三与场限环接触，或者接触孔三中设置导体。
优先地，包括第二型场氧化环，第二型场氧化环固定设置在主结环上表面，第二型场氧化环外边缘不超过主结环外边缘，第二金属环与第二场氧化环相邻。
优先地，包括栅极金属环，栅极金属环位于第二型场氧化环上方，栅极金属环和第二型场氧化环之间固定设置有介质层，栅极金属环与栅电极连接。
优先地，主结环、融合电阻环和场限环不增加额外制版，主结环、融合电阻环和场限环所用制备工艺相同，主结环、融合电阻环和场限环注入离子浓度相等。
优先地，第一金属环的外边缘超过与该第一金属环接触的场限环退火推结后的外边缘。
一种包含融合电阻的结终端结构制造方法，制造上述所述的结终端结构，包括：
在衬底层上注入特定离子形成与衬底层极性相反的主结环、场限环和融合电阻环，对主结环、场限环和融合电阻环进行退火推结工艺，主结环、场限环和融合电阻环向四周扩散，主结环与融合电阻环相互接触，融合电阻环和场限环之间有一定距离不接触，场限环之间相互不接触；
在衬底层上高温氧化生长一层场氧化层并对该场氧化层进行刻蚀，获得第一型场氧化环和第二型场氧化环；
在主结环、场限环、融合电阻环、第一型场氧化环和第二型场氧化环上淀积并刻蚀介质层，获得接触孔一、接触孔二和接触孔三；
在场限环、融合电阻环和介质层上淀积并刻蚀金属一，获得第一金属环，接触孔一位于第一金属环与融合电阻环之间，接触孔三位于第一金属环与场限环之间；
在主结环和介质层上淀积并刻蚀金属二，获得第二金属环，接触孔二位于第二金属环与主结环之间；
在介质层上淀积并刻蚀金属三，获得栅极金属环，栅极金属环在第二型场氧化环上方。
优先地，第一金属环、第二金属环和栅极金属环为同一步骤中淀积刻蚀得到，主结环数量为一，融合电阻环数量为一。
与现有技术相比，本发明所达到的有益效果：一方面，融合电阻环在推结后与主结环融合在一起，增加了主结环边缘处的电阻，当器件关断时，融合电阻环形成的自偏压很好地抑制主结结边缘的过剩载流子的聚集，降低主结边缘拐角处的反向偏压和相应的电场强度；另一方面，连接了融合电阻环的第一金属环与第二金属环的电位不相等，也一定程度上降低了主结边缘的电场强度，减弱电场集中效应，进一步提高了芯片的击穿电压，使得半导体器件具有更高的可靠性。
附图说明
图1是本发明制造方法最终获得的结终端结构的剖面图；
图2是本发明中衬底层的剖面图；
图3是本发明制造方法中注入特定离子的剖面图；
图4是本发明制造方法中退火推结工艺后获得主结环、融合电阻环和场限环的剖面图；
图5是本发明制造方法中生长一层场氧化层并刻蚀后获得第一型场氧化环和第二型场氧化环的示意图；
图6是本发明制造方法中淀积介质层刻蚀获得接触孔的剖面图。
图中：1、衬底层；2、主结环；3、场限环；4、融合电阻环；5、第一型场氧化环；6、第二型场氧化环；7、介质层；8、第一金属环；9、第二金属环；10、栅极金属环。具体实施方式
下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
需要说明的是，本发明描述中使用的术语“前”、“后”、“左”、“右”、“上”、“下”指的是附图中的方向，术语“内”、“外”分别指的是朝向或远离特定部件几何中心的方向，是为了便于描述本发明而不是要求本发明必须以特定的方位构造和操作，因此不能理解为对本发明的限制。
实施列一
一种包含融合电阻的结终端结构，包括衬底层1、主结环2和融合电阻环4，
主结环2和融合电阻环4均内嵌在衬底层1表层中，融合电阻环4与主结环2相邻，主结环2和融合电阻环4呈跑道状从内向外依次排列；
退火推结工艺前主结环2和融合电阻环4不接触，退火推结工艺后主结环2和融合电阻环4向四周扩散并相互接触。
进一步地，本实施例中包括若干个第一型场氧化环5、介质层7、若干个第一金属环8和第二金属环9，
第一型场氧化环5覆盖在退火推结工艺之前主结环和融合电阻环之间的衬底层上；退火推结工艺之后，主结环2和融合电阻环4向四周扩散相互接触，第一型场氧化环5覆盖在主结环2、融合电阻环4和衬底层1上；
每一个融合电阻环4只与一个第一金属环8相接触，融合电阻环4上端均固定连接一个第一金属环8，且每个第一金属环8的外侧均爬上了与该融合电阻环4相邻且位于该融合电阻环4外侧的第一场氧化环5上方；
第一金属环8与融合电阻环4之间和第一金属环8与第一场氧化环5之间均固定设置有介质层7，第一金属环8与融合电阻环4之间的介质层7开设接触孔一；
第二金属环9固定设置在主结环2表面，第二金属环9和主结环2之间固定设置有介质层7，第二金属环9和主结环2之间的介质层7上开设接触孔二。
进一步地，本实施例中包括N个场限环3，N个场限环3均内嵌在衬底层1表层中，其中N>1，融合电阻环4位于主结环2和场限环3之间，主结环2、融合电阻环4和N个场限环3呈跑道状从内向外依次排列，
每一个场限环3上端均固定连接一个第一金属环8，每一个场限环3只与一个第一金属环8接触；
场限环和融合电阻环之间有一定距离，第一型场氧化环覆盖在退火推结工艺之前场限环和融合电阻环之间的衬底层上表面；退火推结工艺之后，场限环3和融合电阻环4向四周扩散，场限环3和融合电阻环4有一部分扩散至第一型场氧化环5正下方的衬底层中，场限环3和融合电阻环4之间仍有距离；
第一金属环8与场限环3之间固定设置有介质层7，第一金属环8与场限环3之间的介质层7开设接触孔三；
进行退火推结工艺后，主结环2向左右两边扩散的距离为L1，场限环3向左右两边扩散的距离为L2，融合电阻环4与主结环2之间的距离为D，D＜L1+L2。
进一步地，本实施例中接触孔一中设置导体，淀积并刻蚀后第一金属环8通过导体与融合电阻环4连接；
接触孔二中设置导体，淀积并刻蚀后第二金属环9通过导体与主结环2连接；
接触孔三中设置导体，淀积并刻蚀第一金属环8通过导体与场限环3连接。
进一步地，本实施例中包括第二型场氧化环6，第二型场氧化环6固定设置在主结环2上表面，第二型场氧化环6外边缘不超过主结环2外边缘，第二金属环9与第二场氧化环6相邻。
进一步地，本实施例中包括栅极金属环10，栅极金属环10位于第二型场氧化环6上方，栅极金属环10和第二型场氧化环6之间固定设置有介质层7，栅极金属环10与栅电极连接。
进一步地，本实施例中主结环2、融合电阻环4和场限环3不增加额外制版，主结环2、融合电阻环4和场限环3所用制备工艺相同，主结环2、融合电阻环4和场限环3注入离子浓度相等。
进一步地，本实施例中第一金属环8的外边缘超过与该第一金属环8接触的场限环3退火推结后的外边缘。
一种包含融合电阻的结终端结构制造方法，制造上述所述的结终端结构，包括：
在衬底层1上注入特定离子形成与衬底层1极性相反的主结环2、场限环3和融合电阻环4，对主结环2、场限环3和融合电阻环4进行退火推结工艺，主结环2、场限环3和融合电阻环4向四周扩散，主结环2与融合电阻环4相互接触，融合电阻环4和场限环3之间有一定距离不接触，场限环3之间相互不接触；
在衬底层1上高温氧化生长一层场氧化层并对该场氧化层进行刻蚀，获得第一型场氧化环5和第二型场氧化环6；
在主结环2、场限环3、融合电阻环4、第一型场氧化环5和第二型场氧化环6上淀积并刻蚀介质层7，获得接触孔一、接触孔二和接触孔三；
在场限环3、融合电阻环4和介质层7上淀积并刻蚀金属一，获得第一金属环8，接触孔一位于第一金属环8与融合电阻环4之间，接触孔三位于第一金属环8与场限环3之间；
在主结环2和介质层7上淀积并刻蚀金属二，获得第二金属环9，接触孔二位于第二金属环9与主结环2之间；
在介质层7上淀积并刻蚀金属三，获得栅极金属环10，栅极金属环10在第二型场氧化环6上方。
进一步地，本实施例中第一金属环8、第二金属环9和栅极金属环10为同一步骤中淀积刻蚀得到，主结环2数量为一，融合电阻环4数量为一。
本实施例中包括一个衬底层1、一个主结环2、一个融合电阻环4、五个第一型场氧化环5、介质层7、四个第一金属环8、一个第二金属环9和一个栅极金属环10，
退火推结工艺之前，第一型场氧化环5覆盖在正下方没有场限环3的衬底层1上表面，融合电阻环4和场限环3之间有一定距离且不接触；退火推结工艺之后，场限环3向四周扩散接触，第一型场氧化环5覆盖在场限环3上，融合电阻环4和场限环3向四周扩散但不接触；
本实施例中特定离子为硼离子，导体为导电材料，通过向衬底注入硼离子掺杂后得到主结环2、场限环3和融合电阻环4；衬底层1为硅衬底；第一型场氧化环5和第二型场氧化环6为氧化硅材质；介质层7材质为BPSG；金属一、金属二和金属三材质为AL。
实施例二
如图1所示，是本发明发明实施例提供的制造方法最终获得的一种包含融合电阻的结终端结构截面示意图，结终端结构包括：
衬底层1，
一个主结环2，位于衬底层1表层中，且呈跑道状排列；
N个场限环3，位于衬底层1表层中，且位于主结环外围呈跑道状依次排列，其中N>1；
一个融合电阻环4，位于衬底层1表层中，且位于主结环2和场限环3之间呈跑道状排列；主结环2、融合电阻环4和场限环3从内向外依次排列；
第一型场氧化环5，位于衬底层1表面，且恰好覆盖衬底正下方在退火推结工艺之前没有主结环2、场限环3及融合电阻环4的衬底层1上表面；
第二型场氧化环6，位于主结环2正上方，且第二型场氧化环6外边缘不超过主结环2外边缘；
介质层7，位于衬底层1整个上表面，覆盖了第一型场氧化环5和第二型场氧化环6；
第一金属环8，融合电阻环4及每一个场限环3上方均含有一个第一金属环8，且每个第一金属环8均爬上了位于该第一金属环8外侧的第一场氧化环5上方，且第一金属环8外边缘不超过第一场氧化环5的外边缘，第一金属环8与下方的融合电阻环4及场限环3分别依靠打在介质层上的接触孔一和接触孔三接触；
第二金属环9，位于衬底层1表面第二场氧化环6外边缘与主结环2外边缘之间，其通过介质层7上的接触孔二与下方的主结2连接；
栅极金属环10，位于第二型场氧化环6上方，与栅电极连接。
更具体地，结终端结构中的主结环2、场限环3、融合电阻环4还需要进行一步退火推结工艺，退火推结工艺后环状结构的主结环2、环状结构的场限环3和环状结构的融合电阻环4均会向两边和下方扩散变大。
更具体地，结终端结构，退火推结工艺后主结环2及场限环3向两边扩散的距离分别为L1、L2，融合电阻环4与主结环2之间的距离为D， 则有D＜L1+L2，使得融合电阻环4与主结环2交融在一起，且场限环3和融合电阻环4之间不接触。
更具体地，与场限环3接触的第一金属环8的外边缘必须超过该场限环3推结后的外边缘。
作为优选方案，生成主结环2、融合电阻环4和场限环3不增加额外制版（用同一块光刻版），而且所用工艺相同，均为退火推结工艺，同时注入特定离子的浓度相等，通过向衬底注入其他离子掺杂后得到主结环2、场限环3和融合电阻环4。
制造结终端结构的工艺流程为：
1. 如图3所示，在衬底层1注入特定离子，获得主结环2、融合电阻环4和场限环3；
2.如图4所示，高温退火推结，主结环2、融合电阻环4和场限环3向四周扩散，使得融合电阻环4与主结环2交融在一起，且场限环3和融合电阻环4之间不接触；
2.如图5所示， 生长一层场氧化层，并把不需要的部分刻蚀掉，留下第一型场氧化环5和第二型场氧化环6；
3. 如图6所示，淀积介质层7，刻蚀获得所有的接触孔；
4. 淀积金属层，并通过刻蚀掉不需要的部分，留下第一金属环8和第二金属环9。
5、在介质层7上淀积并刻蚀金属三，获得栅极金属环10，栅极金属环10在第二型场氧化环6上方，最终获得图1中所示的结构。
以上仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。
Claims (9)
1.一种包含融合电阻的结终端结构，其特征在于，包括衬底层（1）、主结环（2）和融合电阻环（4），
主结环（2）和融合电阻环（4）均内嵌在衬底层（1）表层中，融合电阻环（4）与主结环（2）相邻，主结环（2）和融合电阻环（4）呈跑道状从内向外依次排列；
退火推结工艺前主结环（2）和融合电阻环（4）之间有一定距离不接触，退火推结工艺后主结环（2）和融合电阻环（4）向四周扩散并相互接触；
包括若干个第一型场氧化环（5）、介质层（7）、若干个第一金属环（8）和第二金属环（9），
第一型场氧化环（5）覆盖在退火推结工艺之前主结环（2）和融合电阻环（4）之间的衬底层（1）上；退火推结工艺之后，主结环（2）和融合电阻环（4）向四周扩散相互接触，第一型场氧化环（5）覆盖在主结环（2）、融合电阻环（4）和衬底层（1）上表面；
每一个融合电阻环（4）只与一个第一金属环（8）相接触，融合电阻环（4）上端均固定连接一个第一金属环（8），且每个第一金属环（8）的外侧均爬上了与该融合电阻环（4）相邻且位于该融合电阻环（4）外侧的第一型场氧化环（5）上方；
第一金属环（8）与融合电阻环（4）之间和第一金属环（8）与第一型场氧化环（5）之间均固定设置有介质层（7），第一金属环（8）与融合电阻环（4）之间的介质层（7）开设接触孔一；
第二金属环（9）固定设置在主结环（2）表面，第二金属环（9）和主结环（2）之间固定设置有介质层（7），第二金属环（9）和主结环（2）之间的介质层（7）上开设接触孔二。
2.根据权利要求1所述的一种包含融合电阻的结终端结构，其特征在于，
包括N个场限环（3），N个场限环（3）均内嵌在衬底层（1）表层中，其中N>1，融合电阻环（4）位于主结环（2）和场限环（3）之间，主结环（2）、融合电阻环（4）和N个场限环（3）呈跑道状从内向外依次排列，
每一个场限环（3）上端均固定连接一个第一金属环（8），每一个场限环（3）只与一个第一金属环（8）接触；
场限环（3）和融合电阻环（4）之间有一定距离，第一型场氧化环（5）覆盖在退火推结工艺之前场限环（3）和融合电阻环（4）之间的衬底层（1）上表面；退火推结工艺之后，场限环（3）向四周扩散，场限环（3）有一部分扩散至第一型场氧化环（5）正下方的衬底层中，场限环（3）和融合电阻环（4）之间仍有距离且不接触；
第一金属环（8）与场限环（3）之间固定设置有介质层（7），第一金属环（8）与场限环（3）之间的介质层（7）开设接触孔三；
进行退火推结工艺后，主结环（2）向左右两边扩散的距离为L1，场限环（3）向左右两边扩散的距离为L2，融合电阻环（4）与主结环（2）之间的距离为D，D＜(L1+L2)。
3.根据权利要求2所述的一种包含融合电阻的结终端结构，其特征在于，
淀积并刻蚀后第一金属环（8）通过接触孔一与融合电阻环（4）接触，或者接触孔一中设置导体；
淀积并刻蚀后第二金属环（9）通过接触孔二与主结环（2）接触，或者接触孔二中设置导体；
淀积并刻蚀第一金属环（8）通过接触孔三与场限环（3）接触，或者接触孔三中设置导体。
4.根据权利要求1所述的一种包含融合电阻的结终端结构，其特征在于，
包括第二型场氧化环（6），第二型场氧化环（6）固定设置在主结环（2）上表面，第二型场氧化环（6）外边缘不超过主结环（2）外边缘，第二金属环（9）与第二型场氧化环（6）相邻。
5.根据权利要求4所述的一种包含融合电阻的结终端结构，其特征在于，
包括栅极金属环（10），栅极金属环（10）位于第二型场氧化环（6）上方，栅极金属环（10）和第二型场氧化环（6）之间固定设置有介质层（7），栅极金属环（10）与栅电极连接。
6.根据权利要求2所述的一种包含融合电阻的结终端结构，其特征在于，主结环（2）、融合电阻环（4）和场限环（3）不增加额外制版，主结环（2）、融合电阻环（4）和场限环（3）所用制备工艺相同，主结环（2）、融合电阻环（4）和场限环（3）注入离子浓度相等。
7.根据权利要求1所述的一种包含融合电阻的结终端结构，其特征在于，第一金属环（8）的外边缘超过与该第一金属环（8）接触的场限环（3）退火推结后的外边缘。
8.一种包含融合电阻的结终端结构制造方法，其特征在于，制造权利要求1-7任一所述的结终端结构，包括：
在衬底层（1）上注入特定离子形成与衬底层（1）极性相反的主结环（2）、场限环（3）和融合电阻环（4），对主结环（2）、场限环（3）和融合电阻环（4）进行退火推结工艺，主结环（2）、场限环（3）和融合电阻环（4）向四周扩散，主结环（2）与融合电阻环（4）相互接触，融合电阻环（4）和场限环（3）之间有一定距离不接触，场限环（3）之间相互不接触；
在衬底层（1）上高温氧化生长一层场氧化层并对该场氧化层进行刻蚀，获得第一型场氧化环（5）和第二型场氧化环（6）；
在主结环（2）、场限环（3）、融合电阻环（4）、第一型场氧化环（5）和第二型场氧化环（6）上淀积并刻蚀介质层（7），获得接触孔一、接触孔二和接触孔三；
在场限环（3）、融合电阻环（4）和介质层（7）上淀积并刻蚀金属一，获得第一金属环（8），接触孔一位于第一金属环（8）与融合电阻环（4）之间，接触孔三位于第一金属环（8）与场限环（3）之间；
在主结环（2）和介质层（7）上淀积并刻蚀金属二，获得第二金属环（9），接触孔二位于第二金属环（9）与主结环（2）之间；
在介质层（7）上淀积并刻蚀金属三，获得栅极金属环（10），栅极金属环（10）在第二型场氧化环（6）上方。
9.根据权利要求8所述的一种包含融合电阻的结终端结构制造方法，其特征在于，第一金属环（8）、第二金属环（9）和栅极金属环（10）为同一步骤中淀积刻蚀得到，主结环（2）数量为一，融合电阻环（4）数量为一。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06291322A (ja) * | 1993-04-01 | 1994-10-18 | Nec Corp | 縦型電界効果トランジスタ |
| JPH0794704A (ja) * | 1993-09-24 | 1995-04-07 | Hitachi Ltd | 半導体装置 |
| JP2014107408A (ja) * | 2012-11-28 | 2014-06-09 | Sanken Electric Co Ltd | 半導体装置 |
| WO2015010610A1 (zh) * | 2013-07-22 | 2015-01-29 | 无锡华润上华半导体有限公司 | 绝缘栅双极晶体管及其制造方法 |
| CN105304696A (zh) * | 2015-10-29 | 2016-02-03 | 深圳深爱半导体股份有限公司 | 半导体器件的横向变掺杂结终端结构及其制造方法 |
| WO2017089003A1 (en) * | 2015-11-27 | 2017-06-01 | Abb Schweiz Ag | Area efficient floating field ring termination |
| CN109346512A (zh) * | 2018-11-15 | 2019-02-15 | 江苏捷捷微电子股份有限公司 | 一种半导体器件的终端结构及其制造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108461541A (zh) * | 2017-02-17 | 2018-08-28 | 中芯国际集成电路制造(上海)有限公司 | Igbt的终端结构、igbt器件及其制造方法 |
-
2021
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06291322A (ja) * | 1993-04-01 | 1994-10-18 | Nec Corp | 縦型電界効果トランジスタ |
| JPH0794704A (ja) * | 1993-09-24 | 1995-04-07 | Hitachi Ltd | 半導体装置 |
| JP2014107408A (ja) * | 2012-11-28 | 2014-06-09 | Sanken Electric Co Ltd | 半導体装置 |
| WO2015010610A1 (zh) * | 2013-07-22 | 2015-01-29 | 无锡华润上华半导体有限公司 | 绝缘栅双极晶体管及其制造方法 |
| CN105304696A (zh) * | 2015-10-29 | 2016-02-03 | 深圳深爱半导体股份有限公司 | 半导体器件的横向变掺杂结终端结构及其制造方法 |
| WO2017089003A1 (en) * | 2015-11-27 | 2017-06-01 | Abb Schweiz Ag | Area efficient floating field ring termination |
| CN109346512A (zh) * | 2018-11-15 | 2019-02-15 | 江苏捷捷微电子股份有限公司 | 一种半导体器件的终端结构及其制造方法 |
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