CN214152912U

CN214152912U - 一种半导体功率器件结构

Info

Publication number: CN214152912U
Application number: CN202120369855.7U
Authority: CN
Inventors: 张楠; 黄健; 孙闫涛; 顾昀浦; 宋跃桦; 刘静; 吴平丽
Original assignee: Jiejie Microelectronics Shanghai Technology Co ltd
Current assignee: Jiejie Microelectronics Shanghai Technology Co ltd
Priority date: 2021-02-10
Filing date: 2021-02-10
Publication date: 2021-09-07
Anticipated expiration: 2031-02-10

Abstract

本实用新型公开了一种半导体功率器件结构，包括有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括衬底和外延层，所述外延层内设置有沟槽，所述沟槽内设置有金属填充区；所述金属填充区和所述沟槽的侧壁之间隔离有栅氧化层；所述沟槽底部设置有第一重掺杂层，所述第一重掺杂层与所述金属填充区欧姆接触；所述第一重掺杂层和外延层之间设置有第一轻掺杂区；所述外延层上还设置有第二掺杂体区。本实用新型在沟槽底部增加了PN结结构，从而避免了器件在沟槽底部击穿损坏；改善外延层反向耐压，增强了正向导通能力；增加的PN结构允许较大电流通过从而提升了器件的抗浪涌能力。

Description

一种半导体功率器件结构

技术领域

本实用新型涉及功率半导体技术领域，具体为一种半导体功率器件结构。

背景技术

传统的PN结构的硅二极管由于势垒区微粒间的吸引束缚作用形成内部电场，从而其正向导通电压(V_F)通常在0.7V左右。而随着当今的技术发展，各种不同结构的先进二极管突破该限制，在反向漏电流较低的前提下进一步降低了正向导通电压，其正向导通电压可低至0.4V，同时还具有其他优良性能。

在一些现有技术中的沟槽型先进二极管结构，例如图1所示的结构中，沟槽底部是电场击穿的薄弱位置，在正向的高压或者浪涌电流下，沟槽底部易被击穿而造成器件损坏。在某些半导体功率器件的应用中，期望其在较高的电流条件下仍能维其低能量损耗、高开关速度等性能，例如大于1A、甚至大于100A；另一方面，期望其在外加较高电压时避免击穿损坏，例如大于10V、甚至大于100V。

实用新型内容

本实用新型的目的在于提供一种半导体功率器件结构，通过改变沟槽底部的结构使其能够在高正向电压下允许大电流通过，避免器件因击穿而损坏；同时沟槽底部附加的结构还能在正向导通时，在相同的反向耐压下实现更低的正向导通压降，提升先进二极管的性能。

为实现上述目的，本实用新型提供了一种半导体功率器件结构，包括有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括设置在所述有源区第一表面的第一导电类型的衬底，以及位于所述衬底上的第一导电类型的外延层，所述外延层内设置有沟槽，所述沟槽从所述有源区的第二表面延伸至所述外延层的内部；

所述沟槽内设置有金属填充区；所述金属填充区和所述沟槽的侧壁之间隔离有栅氧化层；所述沟槽底部设置有第二导电类型的第一重掺杂层，所述第一重掺杂层与所述金属填充区欧姆接触；所述第一重掺杂层和外延层之间设置有第二导电类型的第一轻掺杂区。

所述外延层上还设置有第二导电类型的第二掺杂体区；所述第二掺杂体区与所述沟槽的外侧壁接触；所述沟槽的深度大于所述第二掺杂体区的深度。

如此设置的目的在于，将一个PN结并联在先进二极管的MOS结构中，所述PN结由沟槽底部的第二导电类型的第一掺杂区域(所述第一掺杂区域包括第一重掺杂层、第一轻掺杂区)和外延层构成；在正向电流较小时，电流主要从沟槽外侧的MOS结构中通过，而当器件两端外加电压大于该PN结的正向导通电压时，PN结导通，代替如图1所示的器件结构中沟槽底部的击穿，而该PN结允许大电流通过而避免器件损坏，起到抗击穿、耐浪涌电流的作用。

另一方面，在器件反向导通时，由于所述第一掺杂区域的导电类型与外延层相反，两者在沿沟槽侧壁延伸方向的交界面上形成电荷耦合机构，改善电场分布，增强外延层的反向耐压，从而可以在同样耐压下降低器件的正向导通压降。

较佳地，所述半导体功率器件结构还包括设置在所述有源区的第二表面上的第二金属层；所述第二金属层用于将金属填充区与所述第二掺杂体区电连接。

较佳地，所述金属填充区与所述有源区的其他结构区域之间、以及所述第二金属层与所述有源区的第二表面的位于沟槽外侧的区域之间设置有粘着阻挡层，避免金属渗入半导体材料内部并且增加金属在半导体材料、绝缘介质材料表面的粘着能力。

较佳地，所述半导体功率器件结构还包括设置在所述有源区的第一表面上的第一金属层，所述第一金属层与所述衬底欧姆接触。

较佳地，所述栅氧化层为SiO₂层。

较佳地，所述金属填充区为钨填充区；所述粘着阻挡层为Ti/TiN层。

较佳地，所述第一轻掺杂区的宽度不小于所述沟槽的宽度，其目的在于，避免栅氧化层通过其底部被击穿。

与现有技术相比，本实用新型具有如下有益效果：

1、本实用新型在沟槽底部增设了PN结结构，在外加高电压时，以PN结的导通代替沟槽底部的击穿，从而避免了器件击穿损坏。

2、本实用新型中的电荷耦合机构可以增强外延层的导通能力，改善反向耐压与正向导通压降的关系，使器件在相同耐压下的正向导通压降更低。

3、本实用新型的PN结结构允许较大电流通过从而避免了大电流流经沟槽外侧的MOS结构区域，加强了器件的抗浪涌能力。

附图说明

图1为现有技术中的一种沟槽型先进二极管的剖面示意图；

图2为本实用新型实施例的剖面示意图；

图3为本实用新型的等效电路图；

图4A至图4I为本实用新型实施例的制造方法的剖面示意图；

图中：1、第一表面；2、第二表面；3、衬底；4、外延层；5、沟槽；51、金属填充区；52、栅氧化层；6、第一掺杂区域；61、第一重掺杂层；62、第一掺杂体区；63、第一轻掺杂区；7、第二掺杂体区；8、粘着阻挡层；9、第二金属层；11、硬掩模层；12、第一深沟槽；13、第一外延区。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

图2示出了本实用新型实施例的剖面结构，以N型器件为例，包括有源区，有源区内包括若干个相互并联的器件元胞单元，器件元胞单元包括设置在有源区第一表面1的第一导电类型的衬底3，以及位于衬底3上的第一导电类型的外延层4，外延层4内设置有沟槽5，沟槽5从有源区的第二表面2延伸至外延层4的内部；

沟槽5内设置有金属填充区51，金属填充区51为钨填充区；金属填充区51和沟槽5的侧壁之间隔离有栅氧化层52，栅氧化层52为SiO₂层；沟槽5底部设置有第二导电类型的第一重掺杂层61，第一重掺杂层61与金属填充区51欧姆接触；第一重掺杂层61和所延层之间设置有第二导电类型的第一轻掺杂区63；较佳地，第一轻掺杂区63的宽度不小于沟槽5的宽度，避免栅氧化层52通过其底端被击穿；在本实施例中，第一轻掺杂区63和第一重掺杂层61之间还设置有第一掺杂体区62。

外延层4上还设置有第二导电类型的第二掺杂体区7；第二掺杂体区7与沟槽5的外侧壁接触；沟槽5的深度大于第二掺杂体区7的深度。

半导体功率器件结构还包括设置在有源区的第二表面2上的第二金属层9；第二金属层9用于将金属填充区51与第二掺杂体区7电连接。金属填充区51与有源区的其他结构区域之间、以及第二金属层9与有源区的第二表面2的位于沟槽5外侧的区域之间设置有粘着阻挡层8，粘着阻挡层8为Ti/TiN层，避免金属渗入半导体材料内部并且增加金属在半导体材料、绝缘介质材料表面的粘着能力。

图3示出了本实用新型的等效电路图。本实用新型将一个PN结二极管并联在先进二极管的MOS结构中，PN结由沟槽5底部的第二导电类型的第一掺杂区域6(第一掺杂区域6包括第一重掺杂层61、第一轻掺杂区63)和外延层4构成；在正向电流较小时，电流主要从沟槽5外侧的MOS结构中通过，而当器件两端外加电压大于该PN结的正向导通电压时，PN结导通，代替如图1所示的器件结构中沟槽5底部的击穿，而该PN结允许大电流通过而避免器件损坏，起到抗击穿、耐浪涌电流的作用。

另一方面，在器件反向导通时，由于第一掺杂区域6的导电类型与外延层4相反，两者在沿沟槽5侧壁延伸方向的交界面上形成电荷耦合机构，增强外延层的反向耐压，从而可以在同样耐压下降低器件的正向导通压降。

在一个较佳的实施例中，半导体功率器件结构还包括设置在有源区的第一表面1上的第一金属层，第一金属层与衬底3欧姆接触。

图4A至图4I示出了本实用新型实施例的制造方法，包括如下步骤：

步骤S1如图4A所示，提供具有重掺杂的N+型衬底3，在衬底3上形成轻掺杂的N-型外延层4，外延层4的表面即为第二表面2。

步骤S2如图4B所示，在外延层4上沉积硬掩模层11，借助硬掩模层11和光刻胶，选择性地进行掩蔽和刻蚀外延层4，在外延层4的第二表面2上得到第一深沟槽12；由于在步骤S5中硬掩模层11用作阻挡层，本领域技术人员可以根据需要设置硬掩模层11的厚度，使P+型离子注入无法将其穿透。

步骤S3如图4C所示，在第一深沟槽12中沉积轻掺杂的P-型第一外延区13，并进行化学机械抛光；

步骤S4如图4D所示，借助硬掩模层11，对第一外延区13进行自对准光刻和刻蚀，在第二表面2的第一深沟槽12位置处得到沟槽5，沟槽5的深度小于第一深沟槽12，沟槽5底部至第一深沟槽12底部之间的第一外延区13形成第一掺杂区域6；

步骤S5如图4E所示，在沟槽5的侧壁和底壁生长栅氧化层52，然后在沟槽5的底壁下方的第一掺杂区域6中进行重掺杂的P+型离子注入；硬掩模层11在此步骤中作为阻挡层，阻挡离子从沟槽5外进入外延层4；快速热退火后，在沟槽5的底壁下方形成第一重掺杂层61；第一掺杂区域6的其余部分形成第一轻掺杂区63；第一轻掺杂区63的掺杂离子在快速热退火过程中扩散并包覆侧壁上的栅氧化层52的底端，避免其在高电压下从底端被击穿；

步骤S6如图4F所示，对沟槽5的底壁以及硬掩模层11进行干法刻蚀，去除底壁上的栅氧化层52以及硬掩模层11；

步骤S7如图4G所示，进行P型离子注入，退火后在外延层4的第二表面2上形成第二掺杂体区7；同时，第一重掺杂层61下方的一部分第一轻掺杂区63因离子注入而形成第一掺杂体区62；第一掺杂体区62能够提升PN结的导通能力，从而进一步增强器件的抗浪涌能力；

步骤S8如图4H所示，在进行表面预处理之后，在沟槽5的侧壁及底壁、以及第二表面2上沉积Ti/TiN粘着阻挡层8并退火；在粘着阻挡层8上进一步沉积金属钨，通过回刻去除第二表面2上多余的金属钨后得到填充于沟槽5中的金属填充区51；

步骤S9如图4I所示，在第二表面2上沉积第二金属层9并进行刻蚀抛光；

在本实用新型实施例的另一个制造方法中，第一轻掺杂区63也可以通过轻掺杂的P-型离子注入的方式形成，该替代方案为本领域技术人员的常用手段，于此不再详述；相较于该替代方法，步骤S1至S9所述之制造方法可以确保第一轻掺杂区63的宽度不小于沟槽5，促进第一轻掺杂区63和外延层4之间的电荷耦合作用从而增强外延层4的导通能力。

对于本领域技术人员而言，显然本实用新型不限于上述示范性实施例的细节，而且在不背离本实用新型的精神或基本特征的情况下，能够以其他的具体形式实现本实用新型。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本实用新型的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本实用新型内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims

1.一种半导体功率器件结构，包括有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括设置在所述有源区第一表面的第一导电类型的衬底，以及位于所述衬底上的第一导电类型的外延层，所述外延层内设置有沟槽，所述沟槽从所述有源区的第二表面延伸至所述外延层的内部，其特征在于：

所述沟槽内设置有金属填充区；所述金属填充区和所述沟槽的侧壁之间隔离有栅氧化层；所述沟槽底部设置有第二导电类型的第一重掺杂层，所述第一重掺杂层与所述金属填充区欧姆接触；所述第一重掺杂层和外延层之间设置有第二导电类型的第一轻掺杂区；

2.根据权利要求1所述的半导体功率器件结构，其特征在于，还包括设置在所述有源区的第二表面上的第二金属层；所述第二金属层用于将金属填充区与所述第二掺杂体区电连接。

3.根据权利要求2所述的半导体功率器件结构，其特征在于，所述金属填充区与所述有源区的其他结构区域之间、以及所述第二金属层与所述有源区的第二表面的位于沟槽外侧的区域之间设置有粘着阻挡层。

4.根据权利要求1所述的半导体功率器件结构，其特征在于，还包括设置在所述有源区的第一表面上的第一金属层，所述第一金属层与所述衬底欧姆接触。

5.根据权利要求1所述的半导体功率器件结构，其特征在于，所述栅氧化层为SiO₂层。

6.根据权利要求3所述的半导体功率器件结构，其特征在于，所述金属填充区为钨填充区；所述粘着阻挡层为Ti/TiN层。

7.根据权利要求1所述的半导体功率器件结构，其特征在于，所述第一轻掺杂区的宽度不小于所述沟槽的宽度。