CN113054015A - 碳化硅mosfet芯片 - Google Patents
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Abstract
本公开提供一种碳化硅MOSFET芯片。该碳化硅MOSFET芯片包括设置于漂移层上的有源区、终端区和过渡区；所述有源区包括若干元胞结构，所述元胞结构包括与所述源区并排设置于所述第一阱区表面内且与所述源区远离所述元胞结构中心的一端接触的第二导电类型第一增强区以及位于所述元胞结构两侧的所述漂移层上方且与所述漂移层形成肖特基接触的第一肖特基金属层；所述过渡区包括所述第二增强区上方设置有与所述第二增强区形成欧姆接触的第二源极金属层，所述漂移层表面上设置有与所述漂移层的未被所述第二增强区覆盖的区域形成肖特基接触的第二肖特基金属层。通过同时在碳化硅MOSFET芯片的有源区和过渡区集成SBD，改善碳化硅芯片的双极退化效应，提高芯片的可靠性。
Description
技术领域
本公开涉及半导体器件技术领域，具体涉及一种碳化硅MOSFET芯片。
背景技术
碳化硅(SiC)是新型宽禁带半导体材料，具有出色的物理、化学和电性能。碳化硅的击穿电场强度是传统硅的10倍，导热率是硅的3倍，且具有更高的开关频率，可减小电路中储能元件的损耗和体积。理论上，SiC器件可以在600摄氏度以上的高温环境下工作，且具有优异的抗辐射性能，大大提高了其高温稳定性。
然而受限于现有制成技术，在碳化硅双极器件中的“双极退化”现象，即在载子注入(或激发)之后进行复合，单个肖克莱型堆垛层错(Schockley StackingFault,SSF)的成核和扩展发生在基面位错(Basal Plane Dislocation,BPD)的位置或其他位错的基失面段，扩展的SSF导致载流子寿命的显著降低从而使碳化硅双极性器件压降增大、反向偏置漏电流增大，不利于碳化硅双极性器件的可靠性。
传统的MOSFET芯片，如图1和2所示，在其有源区110内以及位于有源区110与终端区130之间的过渡区120内都寄生了一个体内PiN二极管(Body Diode)。在MOSFET芯片工作过程中，有源区和过渡区二极管如果被触发，都会引起芯片可靠性的退化，
发明内容
针对上述问题，本公开提供了一种碳化硅MOSFET芯片。
第一方面，本公开提供一种碳化硅MOSFET芯片，包括第一导电类型碳化硅衬底和位于所述衬底上方的第一导电类型漂移层，以及设置于所述漂移层上的有源区、终端区和位于所述有源区与所述终端区之间的过渡区；
所述有源区包括若干元胞结构，所述元胞结构包括位于所述漂移层表面内且设置于所述元胞结构两侧的第二导电类型第一阱区、位于所述第一阱区表面内的第一导电类型源区、与所述源区并排设置于所述第一阱区表面内且与所述源区远离所述元胞结构中心的一端接触的第二导电类型第一增强区、位于所述元胞结构中心且与所述第一阱区和所述源区接触的栅结构、位于所述源区和所述第一增强区上方且同时与所述源区和所述第一增强区形成欧姆接触的第一源极金属层，以及位于所述元胞结构两侧且在所述漂移层上方与所述漂移层形成肖特基接触的第一肖特基金属层；
所述过渡区包括设置于所述漂移层表面内的第二导电类型第二增强区，所述第二增强区上方设置有与所述第二增强区形成欧姆接触的第二源极金属层，所述漂移层表面上设置有与所述漂移层的未被所述第二增强区覆盖的区域形成肖特基接触的第二肖特基金属层，其中，所述第二源极金属层与所述第二肖特基金属层间隔设置。
根据本公开的实施例，优选地，
所述第二肖特基金属比所述第二源极金属层更靠近所述有源区；
所述第二肖特基金属与所述第一肖特基金属分离并通过芯片表面第一金属形成连接，或者所述第二肖特基金属与所述第一肖特基金属直接相连。
根据本公开的实施例，优选地，在所述过渡区中，所述漂移层表面未被所述第二增强区覆盖的区域内还设置有多个纵向间隔设置的第三增强区，其中，所述第二肖特基金属层与相邻两个所述第三增强区之间的漂移层形成肖特基接触。
根据本公开的实施例，优选地，
在所述过渡区中，所述漂移层表面未被所述第二增强区覆盖的区域内还设置有第二导电类型第二阱区和第二导电类型第三增强区，其中，所述第二阱区位于所述第二增强区与所述第三增强区之间并与所述第二增强区和所述第三增强区接触；所述第二肖特基金属层与所述第二阱区形成肖特基接触。
根据本公开的实施例，优选地，所述第二肖特基金属层的材料与所述第二源极金属层的材料相同。
根据本公开的实施例，优选地，所述第一肖特基金属层还与所述第一增强区形成欧姆接触。
根据本公开的实施例，优选地，所述第二源极金属层与所述第一源极金属层通过芯片表面第二金属形成连接。
根据本公开的实施例，优选地，
所述第一增强区的离子掺杂浓度大于所述第一阱区的离子掺杂浓度；
所述第一增强区和所述第二增强区的离子掺杂浓度同；
所述第一增强区和所述第二增强区的深度相同。
根据本公开的实施例，优选地，
所述第一增强区的离子掺杂浓度大于所述第一阱区的离子掺杂浓度；
所述第一增强区和所述第二增强区以及所述第三增强区的离子掺杂浓度同；
所述第一增强区和所述第二增强区以及所述第三增强区的深度相同。
根据本公开的实施例，优选地，
所述第一阱区表面靠近所述元胞结构中心的一侧未被所述源区完全覆盖；
所述栅结构包括位于所述漂移层上方并同时与所述源区、所述第一阱区和所述漂移层的表面接触的栅极绝缘层，以及位于所述栅极绝缘层上方的栅极。
根据本公开的实施例，优选地，所述第一阱区表面靠近所述元胞结构中心的一侧被所述源区完全覆盖；
所述栅结构包括设置于所述漂移层内并与所述阱区邻接的栅极沟槽、设置于所述栅极沟槽侧壁和底部的栅极绝缘层以及填充于所述栅极沟槽内的栅极。
根据本公开的实施例，优选地，所述终端区包括若干间隔设置于所述漂移层表面内的第二导电类型场限环。
根据本公开的实施例，优选地，还包括位于所述衬底下方并与所述衬底形成欧姆接触的漏极金属层。
采用上述技术方案，至少能够达到如下技术效果：
本公开提供一种碳化硅MOSFET芯片，通过同时在碳化硅MOSFET芯片的有源区和过渡区集成SBD，抑制有源区和过渡区内体内寄生PiN管的开启，改善碳化硅芯片的双极退化效应，提高芯片的可靠性。且SBD与MOSFET共用芯片部分区域，提高芯片面积使用效率，进一步提高芯片整体功率密度、降低功率模块封装成本。
附图说明
附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
图1是传统的平面栅结构的碳化硅MOSFET芯片的正面俯视示意图；
图2是传统的平面栅结构的碳化硅MOSFET芯片的剖面结构示意图；
图3是本公开一示例性实施例示出的一种平面栅结构的碳化硅MOSFET芯片的正面俯视示意图；
图4是本公开一示例性实施例示出的一种平面栅结构的碳化硅MOSFET芯片的剖面结构示意图；
图5是本公开一示例性实施例示出的另一种平面栅结构的碳化硅MOSFET芯片的正面俯视示意图；
图6是本公开一示例性实施例示出的另一种平面栅结构的碳化硅MOSFET芯片的剖面结构示意图；
图7是本公开一示例性实施例示出的另一种平面栅结构的碳化硅MOSFET芯片的正面俯视示意图；
图8是本公开一示例性实施例示出的另一种平面栅结构的碳化硅MOSFET芯片的剖面结构示意图；
图9是本公开一示例性实施例示出的一种沟槽栅结构的碳化硅MOSFET芯片的正面俯视示意图；
图10是本公开一示例性实施例示出的一种沟槽栅结构的碳化硅MOSFET芯片的剖面结构示意图；
图11是本公开一示例性实施例示出的另一种沟槽栅结构的碳化硅MOSFET芯片的正面俯视示意图；
图12是本公开一示例性实施例示出的另一种沟槽栅结构的碳化硅MOSFET芯片的剖面结构示意图；
图13是本公开一示例性实施例示出的另一种沟槽栅结构的碳化硅MOSFET芯片的正面俯视示意图；
图14是本公开一示例性实施例示出的另一种沟槽栅结构的碳化硅MOSFET芯片的剖面结构示意图。
具体实施方式
以下将结合附图及实施例来详细说明本公开的实施方式，借此对本公开如何应用技术手段来解决技术问题，并达到相应技术效果的实现过程能充分理解并据以实施。本公开实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本公开的保护范围之内。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应理解，尽管可使用术语“第一”、“第二”、“第三”等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
应理解，空间关系术语例如“在...上方”、位于...上方”、“在...下方”、“位于...下方”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下方”的元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下方”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述本公开的实施例。这样，可以预期由于例如制备技术和/或容差导致的从所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制备导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本公开的范围。
为了彻底理解本公开，将在下列的描述中提出详细的结构以及步骤，以便阐释本公开提出的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
实施例一
如图3和图4所示，本公开实施例提供一种平面栅结构的碳化硅MOSFET芯片200，包括衬底201、漂移层202、漏极金属层203、有源区210、过渡区220和终端区230。
示例性地，衬底201为第一导电类型的碳化硅衬底。
漂移层202为第一导电类型的漂移层，位于衬底201上方。根据芯片耐压能力不同，调整漂移层202的掺杂浓度和厚度。
漏极金属层203位于衬底201下方，与衬底201形成欧姆接触。
有源区210、过渡区220和终端区230均设置于漂移层202上，过渡区220位于有源区210和终端区230之间。
有源区210包括若干元胞结构，示例性地，图3和图4中只示出了一个元胞结构，该元胞结构包括第一阱区211、源区212、第一增强区213、栅极绝缘层214、栅极215、第一源极金属层216和第一肖特基金属层217。
第一阱区211为第二导电类型的阱区，位于元胞结构两侧、漂移层202表面内，第一阱区211上表面与漂移层202的上表面相平齐。
源区212为第一导电类型的源区，位于第一阱区211表面内，源区212的上表面与漂移层202的上表面相平齐。源区212的宽度小于第一阱区211的宽度，第一阱区211与源区212两端均有宽度差，靠近元胞结构中心的宽度差与栅极绝缘层214之间形成沟道(图未示出)，相邻两个沟道之间的区域为JFET区(图未示出)。
第一增强区213为第二导电类型的增强区，第一增强区213与源区212并排设置于第一阱区211表面内且与源区212远离元胞结构中心的一端接触。第一增强区213的上表面与漂移层202的上表面相平齐，第一增强区213远离元胞结构中心的一端与第一阱区211远离元胞结构中心的一端平齐，即第一阱区211表面远离元胞结构中心的一侧被第一增强区213完全覆盖。第一增强区213的离子掺杂浓度大于第一阱区211的离子掺杂浓度。
平面栅结构位于元胞结构的中心位置，包括栅极绝缘层214和栅极215。
其中，栅极绝缘层214位于漂移层202上方，并与源区212、第一阱区211和漂移层202的表面同时接触，用于将栅极215与源区212、第一阱区211和漂移层202隔离开，其中，栅极绝缘层214与第一阱区211之间形成沟道(图未示出)，栅极绝缘层214的厚度大于50nm。栅极215位于栅极绝缘层214上方，栅极215为多晶硅栅极。
第一源极金属层216位于源区212和第一增强区213上方，并同时与源区212和第一增强区213形成良好的欧姆接触。其中，第一源极金属216不能与漂移层202接触。第一源极金属216可以为铝、镍等具有低接触电阻率的金属。第一源极金属216与栅极绝缘层214和栅极215之间通过层间介质层隔离(图未示出)。
第一肖特基金属层217位于元胞结构两侧的漂移层202上方，并与元胞结构两侧的漂移层202形成肖特基接触，以形成肖特基势垒二极管(SBD)。第一肖特基金属层217还与第一增强区213形成欧姆接触，第一肖特基金属层217可以为钛、镍、钼等金属。
第一肖特基金属层217与第一源极金属层216接触，以形成电连接。接触方式可以是第一肖特基金属层217与第一源极金属层216邻接或第一肖特基金属层217覆盖于第一源极金属层216上方。
过渡区220包括第二增强区221、第三增强区223、第二肖特基金属层224和第二源极金属层225。
第二增强区221为第二导电类型的增强区，位于漂移层202表面内，第二增强区221的上表面与漂移层202的上表面相平齐，第二增强区221的离子掺杂浓度与第一增强区213的离子掺杂浓度相同，第二增强区221的深度与第一增强区213的深度相同。
多个第三增强区223纵向间隔设置于漂移层202表面未被所述第二增强区221覆盖的区域内(纵向为Y方向)。
第二肖特基金属层224位于相邻两个第三增强区223之间的漂移层区域222上方，并与该漂移层区域222形成肖特基接触，以形成肖特基势垒二极管(SBD)，第二肖特基金属层224可以为钛、镍、钼等金属。第二肖特基金属层224与有源区210中的第一肖特基金属层217接触，以形成电连接。或第二肖特基金属层224与有源区210中的第一肖特基金属层217间隔设置并通过表面第一金属形成电连接(图未示出)。
第二源极金属层225位于第二增强区221上方，并同时与第二增强区221形成良好的欧姆接触。其中，第二源极金属层225与第二肖特基金属层224间隔设置，且第二源极金属层225位于第二肖特基金属层224远离有源区210的一侧，第二源极金属层225与第一源极金属层216通过表面第二金属形成电连接。第二源极金属层225可以为铝、镍等具有低接触电阻率的金属。
终端区230包括若干间隔设置于漂移层202内的场限环231，场限环231为第二导电类型的重掺杂区，场限环231的上表面与漂移层202的上表面相平齐，场限环231的离子掺杂浓度可以与第一增强区213的离子掺杂浓度相同，也可以为其它浓度的重掺杂区。
对应地，第一导电类型和所述第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。
在本实施例中，通过同时在平面栅结构的碳化硅MOSFET芯片200的有源区210和过渡区220集成SBD，抑制有源区210和过渡区220内体内寄生PiN管的开启，改善碳化硅芯片的双极退化效应，提高芯片的可靠性。且SBD与MOSFET共用芯片部分区域，提高芯片面积使用效率，进一步提高芯片整体功率密度、降低功率模块封装成本。
实施例二
如图5和图6所示，本公开实施例提供一种平面栅结构的碳化硅MOSFET芯片300，包括衬底301、漂移层302、漏极金属层303、有源区310、过渡区320和终端区330。
示例性地，衬底301为第一导电类型的碳化硅衬底。
漂移层302为第一导电类型的漂移层，位于衬底301上方。根据芯片耐压能力不同，调整漂移层302的掺杂浓度和厚度。
漏极金属层303位于衬底301下方，与衬底301形成欧姆接触。
有源区310、过渡区320和终端区330均设置于漂移层302上，过渡区320位于有源区310和终端区330之间。
有源区310包括若干元胞结构，示例性地，图5和图6中只示出了一个元胞结构，该元胞结构包括第一阱区311、源区312、第一增强区313、栅极绝缘层314、栅极315、第一源极金属层316和第一肖特基金属层317。
本实施例中，上述元胞结构与实施例一中的元胞结构相同，因此不再赘述。
过渡区320包括第二阱区321、第二增强区322、第三增强区323、第二肖特基金属层234和第二源极金属层325。
第二增强区322为第二导电类型的增强区且位于第二阱区321远离有源区310的一侧，第二增强区322的上表面与漂移层302的上表面相平齐，第二增强区322与第二阱区321接触甚至部分覆盖第二阱区321。第二增强区322的离子掺杂浓度与第一增强区313的离子掺杂浓度相同，第二增强区322的深度与第一增强区313的深度相同。
第二阱区321为第二导电类型的阱区，位于漂移层302表面未被第二增强区322覆盖的区域内，第二阱区321位于第二增强区322与第三增强区323之间，第二阱区321上表面与漂移层302的上表面相平齐。第二阱区321可以与有源区310内的第一阱区311具有相同的离子掺杂浓度和深度，也可以不同，以同时满足调节MOSFET芯片阈值电压和良好过渡区肖特基接触的需要。
第三增强区323为第二导电类型的增强区，位于漂移层302表面未被第二增强区322覆盖的区域内，且位于第二阱区321靠近有源区310的一侧，第三增强区323的上表面与漂移层302的上表面相平齐，第三增强区323与第二阱区321接触甚至部分覆盖第二阱区321但与第二增强区322间隔设置，即第三增强区323不接触第二增强区322。第三增强区323的离子掺杂浓度与第一增强区313的离子掺杂浓度相同，第三增强区323的深度与第一增强区313的深度相同。
第二肖特基金属层324位于第二阱区321上方，并与第二阱区321形成肖特基接触，以形成肖特基势垒二极管(SBD)，第二肖特基金属层324可以为钛、镍、钼等金属。第二肖特基金属层324与有源区310的第一肖特基金属层317接触。或第二肖特基金属层324与有源区310的第一肖特基金属层317间隔设置并通过表面第一金属形成电连接。
第二源极金属层325位于第二增强区322上方，并同时与第二增强区322形成良好的欧姆接触。其中，第二源极金属层325与第二肖特基金属层324间隔设置，且第二源极金属层325位于第二肖特基金属层324远离有源区310的一侧，第二源极金属层325与第一源极金属层316通过表面第二金属形成电连接。第二源极金属层325可以为铝、镍等具有低接触电阻率的金属。。
终端区330包括若干间隔设置漂移层302表面内的场限环331，场限环331的上表面与漂移层302的上表面相平齐，场限环331为第二导电类型的重掺杂区，场限环331的离子掺杂浓度可以与第一增强区313的离子掺杂浓度相同，也可以为其它浓度的重掺杂区。
如图7和图8所示，本实施例中，第二肖特基金属层324可以与第二源极金属层325和第一源极金属层316为同一金属层，可以为铝、镍等具有低接触电阻率的源极金属材料。
对应地，第一导电类型和所述第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。
在本实施例中，通过同时在平面栅结构的碳化硅MOSFET芯片300的有源区310和过渡区320集成SBD，抑制有源区310和过渡区320内体内寄生PiN管的开启，改善碳化硅芯片的双极退化效应，提高芯片的可靠性。且SBD与MOSFET共用芯片部分区域，提高芯片面积使用效率，进一步提高芯片整体功率密度、降低功率模块封装成本。
实施例三
如图9和图10所示，本公开实施例提供一种沟槽栅结构的碳化硅MOSFET芯片400，包括衬底401、漂移层402、漏极金属层403、有源区410、过渡区420和终端区430。
示例性地，衬底401为第一导电类型的碳化硅衬底。
漂移层402为第一导电类型的漂移层，位于衬底401上方。根据芯片耐压能力不同，调整漂移层402的掺杂浓度和厚度。
漏极金属层403位于衬底401下方，与衬底401形成欧姆接触。
有源区410、过渡区420和终端区430均设置于漂移层402上，过渡区420位于有源区410和终端区430之间。
有源区410包括若干元胞结构，示例性地，图9和图10中只示出了一个元胞结构，该元胞结构包括第一阱区411、源区412、第一增强区413、栅极绝缘层414、栅极415、第一源极金属层416和第一肖特基金属层417。
第一阱区411为第二导电类型的阱区，位于元胞结构两侧、漂移层402表面内，第一阱区411上表面与漂移层402的上表面相平齐。
源区412为第一导电类型的源区，位于第一阱区411表面内，源区412的上表面与漂移层402的上表面相平齐。源区412的宽度小于第一阱区411的宽度，但第一阱区411与源区412靠近元胞结构中心的一端平齐，即第一阱区411表面靠近元胞结构中心的一侧被所述源区完全覆盖。
第一增强区413为第二导电类型的增强区，第一增强区413与源区412并排设置于第一阱区411表面内且与源区412远离元胞结构中心的一端接触。第一增强区413的上表面与漂移层402的上表面相平齐，第一增强区413远离元胞结构中心的一端与第一阱区411远离元胞结构中心的一端平齐，即第一阱区411表面远离元胞结构中心的一侧被第一增强区413完全覆盖。第一增强区413的离子掺杂浓度大于第一阱区411的离子掺杂浓度。
沟槽栅结构位于元胞结构的中心位置，包括栅极沟槽(图未示出)、栅极绝缘层414和栅极415。
其中，在元胞结构中心位置，漂移层402向下设置有栅极沟槽，栅极沟槽与第一阱区411邻接。栅极沟槽的深度大于第一阱区411的深度，且栅极沟槽的侧壁与源区412、第一阱区411和漂移层402接触。
栅极绝缘层414设置在栅极沟槽的底部和壁部上，用于将设置在栅极沟槽中的多晶硅栅极415与源区412、第一阱区411以及漂移层402隔离，栅极绝缘层414的厚度大于50nm。第一阱区411与栅极绝缘层414之间形成沟道(图未示出)。
第一源极金属层416位于源区412和第一增强区413上方，并同时与源区412和第一增强区413形成良好的欧姆接触。其中，第一源极金属416不能与漂移层402接触。第一源极金属416可以为铝、镍等具有低接触电阻率的金属。第一源极金属416与栅极绝缘层414和栅极415之间通过层间介质层隔离(图未示出)。
第一肖特基金属层417位于元胞结构两侧的漂移层402上方，并与元胞结构两侧的漂移层402形成肖特基接触，以形成肖特基势垒二极管(SBD)。第一肖特基金属层417还与第一增强区413形成欧姆接触，第一肖特基金属层417可以为钛、镍、钼等金属。
第一肖特基金属层417与第一源极金属层416接触，以形成电连接。接触方式可以是第一肖特基金属层417与第一源极金属层416邻接或第一肖特基金属层417覆盖于第一源极金属层416上方。
过渡区420包括第二增强区421、第三增强区423、第二肖特基金属层424和第二源极金属层425。
第二增强区421为第二导电类型的增强区，位于漂移层402表面内，第二增强区421的上表面与漂移层402的上表面相平齐。第二增强区421的离子掺杂浓度与第一增强区413的离子掺杂浓度相同，第二增强区421的深度与第一增强区413的深度相同。
多个第三增强区423纵向间隔设置于漂移层402的未被所述第二增强区421覆盖的区域内(纵向为Y方向)。
第二肖特基金属层424位于相邻两个第三增强区423之间的漂移层区域422上方，并与该漂移层区域422形成肖特基接触，以形成肖特基势垒二极管(SBD)，第二肖特基金属层424可以为钛、镍、钼等金属。第二肖特基金属层424与有源区410的第一肖特基金属层417接触，以形成电连接。或第二肖特基金属层424与有源区410的第一肖特基金属层417间隔设置并通过表面第一金属形成电连接(图未示出)。
第二源极金属层425位于第二增强区421上方，并同时与第二增强区421形成良好的欧姆接触。其中，第二源极金属层425与第二肖特基金属层424间隔设置，且第二源极金属层425位于第二肖特基金属层424远离有源区410的一侧，第二源极金属层425与第一源极金属层416通过表面第二金属形成电连接。第二源极金属层425可以为铝、镍等具有低接触电阻率的金属。
终端区430包括若干间隔设置漂移层402表面内的场限环431，场限环431的上表面与漂移层402的上表面相平齐。场限环431为第二导电类型的重掺杂区，场限环431的离子掺杂浓度可以与第一增强区413的离子掺杂浓度相同，也可以为其它浓度的重掺杂区。
对应地，第一导电类型和所述第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。
在本实施例中，通过同时在沟槽栅结构的碳化硅MOSFET芯片400的有源区410和过渡区420集成SBD，抑制有源区410和过渡区420内体内寄生PiN管的开启，改善碳化硅芯片的双极退化效应，提高芯片的可靠性。且SBD与MOSFET共用芯片部分区域，提高芯片面积使用效率，进一步提高芯片整体功率密度、降低功率模块封装成本。
实施例四
如图11和图12所示，本公开实施例提供一种沟槽栅结构的碳化硅MOSFET芯片500，包括衬底501、漂移层502、漏极金属层503、有源区510、过渡区520和终端区530。
示例性地，衬底501为第一导电类型的碳化硅衬底。
漂移层502为第一导电类型的漂移层，位于衬底501上方。根据芯片耐压能力不同，调整漂移层502的掺杂浓度和厚度。
漏极金属层503位于衬底501下方，与衬底501形成欧姆接触。
有源区510、过渡区520和终端区530均设置于漂移层502上，过渡区520位于有源区510和终端区530之间。
有源区510包括若干元胞结构，示例性地，图11和图12中只示出了一个元胞结构，该元胞结构包括第一阱区511、源区512、第一增强区513、栅极绝缘层514、栅极515、第一源极金属层516和第一肖特基金属层517。
本实施例中，上述元胞结构与实施例三中的元胞结构相同，因此不再赘述。
过渡区520包括第二阱区521、第二增强区522、第三增强区523、第二肖特基金属层524和第二源极金属层525。
第二增强区522为第二导电类型的增强区且位于第二阱区521远离有源区510的一侧，第二增强区522的上表面与漂移层502的上表面相平齐，第二增强区522与第二阱区521接触甚至部分覆盖第二阱区521。第二增强区522的离子掺杂浓度与第一增强区513的离子掺杂浓度相同，第二增强区522的深度与第一增强区513的深度相同。
第二阱区521为第二导电类型的阱区，位于漂移层502表面未被第二增强区522覆盖的区域内，第二阱区521位于第二增强区522与第三增强区523之间，第二阱区521上表面与漂移层502的上表面相平齐。第二阱区521可以与有源区510内的第一阱区511具有相同的离子掺杂浓度和深度，也可以不同，以同时满足调节MOSFET芯片阈值电压和良好过渡区肖特基接触的需要。
第三增强区523为第二导电类型的增强区，位于漂移层502表面未被第二增强区522覆盖的区域内，且位于第二阱区521靠近有源区510的一侧，第三增强区523的上表面与漂移层502的上表面相平齐，第三增强区523与第二阱区521接触甚至部分覆盖第二阱区521但与第二增强区522间隔设置，即第三增强区523不接触第二增强区522。第三增强区523的离子掺杂浓度与第一增强区513的离子掺杂浓度相同，第三增强区523的深度与第一增强区513的深度相同。
第二肖特基金属层524位于第二阱区521上方，并与第二阱区521形成肖特基接触，以形成肖特基势垒二极管(SBD)，第二肖特基金属层524可以为钛、镍、钼等金属。第二肖特基金属层524与有源区510的第一肖特基金属层517接触。或第二肖特基金属层524与有源区510的第一肖特基金属层517间隔设置并通过表面第一金属形成电连接。
第二源极金属层525位于第二增强区522上方，并同时与第二增强区522形成良好的欧姆接触。其中，第二源极金属层525与第二肖特基金属层524间隔设置，且第二源极金属层525位于第二肖特基金属层524远离有源区510的一侧，第二源极金属层525与第一源极金属层516通过表面第二金属形成电连接。第二源极金属层525可以为铝、镍等具有低接触电阻率的金属。
终端区530包括若干间隔设置与漂移层502内的场限环531，场限环531的上表面与漂移层502的上表面相平齐，场限环531为第二导电类型的重掺杂区，场限环531的离子掺杂浓度可以与第一增强区513的离子掺杂浓度相同，也可以为其它浓度的重掺杂区。
如图13和图14所示，本实施例中，第二肖特基金属层524可以与第二源极金属层525和第一源极金属层516为同一金属层，可以为铝、镍等具有低接触电阻率的源极金属材料。
对应地，第一导电类型和所述第二导电类型相反。例如，第一导电类型为N型时，第二导电类型为P型；第一导电类型为P型时，第二导电类型为N型。
在本实施例中，通过同时在平面栅结构的碳化硅MOSFET芯片500的有源区510和过渡区520集成SBD，抑制有源区510和过渡区520内体内寄生PiN管的开启，改善碳化硅芯片的双极退化效应，提高芯片的可靠性。且SBD与MOSFET共用芯片部分区域，提高芯片面积使用效率，进一步提高芯片整体功率密度、降低功率模块封装成本。
实施例五
在实施例一的基础上，本实施例提供一种平面栅结构的N型碳化硅MOSFET芯片，如图3和图4所示，其包括：N型衬底201、N型漂移层202、漏极金属层203、有源区210、过渡区220和终端区230。
有源区210包括若干元胞结构，示例性地，图3和图4中只示出了一个元胞结构，该元胞结构包括第一P阱区211、N+源区212、第一P+增强区213、栅极绝缘层214、栅极215、第一源极金属层216和第一肖特基金属层217。
过渡区220包括第二P+增强区221、第三P+增强区223、第二肖特基金属层224和第二源极金属层225。
终端区230包括若干间隔设置的P+场限环231。
上述各部分的位置关系与实施例一相同，本实施例中不再赘述。
具体地，N型衬底201的离子掺杂浓度为1E18 cm-3至1E19 cm-3。
N型漂移层202的离子掺杂浓度范围为1E14 cm-3至5E16 cm-3，具体需要根据芯片耐压来优化。
第一P阱区211的离子掺杂浓度范围为1E16 cm-3至5E18 cm-3。
N+源区212的离子掺杂浓度为1E19 cm-3。
第一P+增强区213的离子掺杂浓度大于第一P阱区211的离子掺杂浓度，且大于1E19cm-3。
栅极215为N型的多晶硅栅极，离子掺杂浓度大于1E18cm-3。
第一肖特基金属层217与N型漂移层202形成N型肖特基接触。
第二P+增强区221的离子掺杂浓度与第一P+增强区213的离子掺杂浓度相同，均大于1E19 cm-3。
第三P+增强区223的离子掺杂浓度与第一P+增强区213的离子掺杂浓度相同，均大于1E19 cm-3。
第二肖特基金属层224与相邻两个第三P+增强区223之间的N型漂移层区域222形成N型肖特基接触。
场限环231为P型的重掺杂区，离子掺杂浓度可以与第一P+增强区213的离子掺杂浓度相同。
在本实施例中，通过同时在平面栅结构的N型碳化硅MOSFET芯片200的有源区210和过渡区220集成SBD，抑制有源区210和过渡区220内体内寄生PiN管的开启，改善碳化硅芯片的双极退化效应，提高芯片的可靠性。且SBD与MOSFET共用芯片部分区域，提高芯片面积使用效率，进一步提高芯片整体功率密度、降低功率模块封装成本。。
实施例六
在实施例二的基础上，本实施例提供一种平面栅结构的N型碳化硅MOSFET芯片，如图5和图6所示，包括N型衬底301、N型漂移层302、漏极金属层303、有源区310、过渡区320和终端区330。
有源区310包括若干元胞结构，示例性地，图5和图6中只示出了一个元胞结构，该元胞结构包括第一P阱区311、N+源区312、第一P+增强区313、栅极绝缘层314、栅极315、第一源极金属层316和第一肖特基金属层317。
过渡区320包括第二P阱区321、第二P+增强区322、第三P+增强区323、第二肖特基金属层234和第二源极金属层325。
终端区330包括若干间隔设置的P+场限环331。
上述各部分的位置关系与实施例二相同，本实施例中不再赘述。
具体地，N型衬底301的离子掺杂浓度为1E18 cm-3至1E19 cm-3。
N型漂移层302的离子掺杂浓度范围为1E14 cm-3至5E16 cm-3，具体需要根据芯片耐压来优化。
第一P阱区311的离子掺杂浓度范围为1E16 cm-3至5E18 cm-3。
N+源区312的离子掺杂浓度为1E19 cm-3。
第一P+增强区313的离子掺杂浓度大于第一P阱区311的离子掺杂浓度，且大于1E19 cm-3。
栅极315为N型的多晶硅栅极，离子掺杂浓度大于1E18 cm-3。
第一肖特基金属层317与N型漂移层302形成N型肖特基接触。
第二P阱区321的离子掺杂浓度范围为1E16 cm-3至5E18 cm-3，可以与第一P阱区311相同，也可以不同，以同时满足调节MOSFET芯片阈值电压和良好过渡区肖特基接触的需要。
第二P+增强区322和第三P+增强区323的离子掺杂浓度与第一P+增强区313的离子掺杂浓度相同，均大于1E19 cm-3。
第二肖特基金属层324与第二P阱区321形成P型肖特基接触。
场限环331为P型的重掺杂区，离子掺杂浓度可以与第一P+增强区313的离子掺杂浓度相同。
在本实施例中，通过同时在平面栅结构的N型碳化硅MOSFET芯片300的有源区310和过渡区320集成SBD，抑制有源区310和过渡区320内体内寄生PiN管的开启，改善碳化硅芯片的双极退化效应，提高芯片的可靠性。且SBD与MOSFET共用芯片部分区域，提高芯片面积使用效率，进一步提高芯片整体功率密度、降低功率模块封装成本。
以上仅为本公开的优选实施例而已，并不用于限制本公开，对于本领域的技术人员来说，本公开可以有各种更改和变化。凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。虽然本公开所公开的实施方式如上，但的内容只是为了便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属技术领域内的技术人员，在不脱离本公开所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本公开的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (13)
1.一种碳化硅MOSFET芯片，其特征在于，包括第一导电类型碳化硅衬底和位于所述衬底上方的第一导电类型漂移层，以及设置于所述漂移层上的有源区、终端区和位于所述有源区与所述终端区之间的过渡区；
所述有源区包括若干元胞结构，所述元胞结构包括位于所述漂移层表面内且设置于所述元胞结构两侧的第二导电类型第一阱区、位于所述第一阱区表面内的第一导电类型源区、与所述源区并排设置于所述第一阱区表面内且与所述源区远离所述元胞结构中心的一端接触的第二导电类型第一增强区、位于所述元胞结构中心且与所述第一阱区和所述源区接触的栅结构、位于所述源区和所述第一增强区上方且同时与所述源区和所述第一增强区形成欧姆接触的第一源极金属层，以及位于所述元胞结构两侧且在所述漂移层上方与所述漂移层形成肖特基接触的第一肖特基金属层；
所述过渡区包括设置于所述漂移层表面内的第二导电类型第二增强区，所述第二增强区上方设置有与所述第二增强区形成欧姆接触的第二源极金属层，所述漂移层表面上设置有与所述漂移层的未被所述第二增强区覆盖的区域形成肖特基接触的第二肖特基金属层，其中，所述第二源极金属层与所述第二肖特基金属层间隔设置。
2.根据权利要求1所述的碳化硅MOSFET芯片，其特征在于，
所述第二肖特基金属比所述第二源极金属层更靠近所述有源区；
所述第二肖特基金属与所述第一肖特基金属分离并通过芯片表面第一金属形成连接，或者所述第二肖特基金属与所述第一肖特基金属直接相连。
3.根据权利要求1所述的碳化硅MOSFET芯片，其特征在于，在所述过渡区中，所述漂移层表面未被所述第二增强区覆盖的区域内还设置有多个纵向间隔设置的第三增强区，其中，所述第二肖特基金属层与相邻两个所述第三增强区之间的漂移层形成肖特基接触。
4.根据权利要求1所述的碳化硅MOSFET芯片，其特征在于，
在所述过渡区中，所述漂移层表面未被所述第二增强区覆盖的区域内还设置有第二导电类型第二阱区和第二导电类型第三增强区，其中，所述第二阱区位于所述第二增强区与所述第三增强区之间并与所述第二增强区和所述第三增强区接触；所述第二肖特基金属层与所述第二阱区形成肖特基接触。
5.根据权利要求4所述的碳化硅MOSFET芯片，其特征在于，所述第二肖特基金属层的材料与所述第二源极金属层的材料相同。
6.根据权利要求1所述的碳化硅MOSFET芯片，其特征在于，所述第一肖特基金属层还与所述第一增强区形成欧姆接触。
7.根据权利要求1至6中任意一项所述的碳化硅MOSFET芯片，其特征在于：
所述第二源极金属层与所述第一源极金属层通过芯片表面第二金属形成连接。
8.根据权利要求1所述的碳化硅MOSFET芯片，其特征在于：
所述第一增强区的离子掺杂浓度大于所述第一阱区的离子掺杂浓度；
所述第一增强区和所述第二增强区的离子掺杂浓度同；
所述第一增强区和所述第二增强区的深度相同。
9.根据权利要求3或4所述的碳化硅MOSFET芯片，其特征在于：
所述第一增强区的离子掺杂浓度大于所述第一阱区的离子掺杂浓度；
所述第一增强区和所述第二增强区以及所述第三增强区的离子掺杂浓度同；
所述第一增强区和所述第二增强区以及所述第三增强区的深度相同。
10.根据权利要求1至6中任意一项所述的碳化硅MOSFET芯片，其特征在于：
所述第一阱区表面靠近所述元胞结构中心的一侧未被所述源区完全覆盖；
所述栅结构包括位于所述漂移层上方并同时与所述源区、所述第一阱区和所述漂移层的表面接触的栅极绝缘层，以及位于所述栅极绝缘层上方的栅极。
11.根据权利要求1至6中任意一项所述的碳化硅MOSFET芯片，其特征在于：
所述第一阱区表面靠近所述元胞结构中心的一侧被所述源区完全覆盖；
所述栅结构包括设置于所述漂移层内并与所述阱区邻接的栅极沟槽、设置于所述栅极沟槽侧壁和底部的栅极绝缘层以及填充于所述栅极沟槽内的栅极。
12.根据权利要求1至6中任意一项所述的碳化硅MOSFET芯片，其特征在于，所述终端区包括若干间隔设置于所述漂移层表面内的第二导电类型场限环。
13.根据权利要求1至6中任意一项所述的碳化硅MOSFET芯片，其特征在于，还包括位于所述衬底下方并与所述衬底形成欧姆接触的漏极金属层。
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