KR102399239B1 - 실리콘 카바이드 전력 반도체 장치 - Google Patents
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Abstract
실리콘 카바이드 전력 반도체 장치가 개시된다. 실리콘 카바이드 전력 반도체 장치는 실리콘 카바이드 소재로 이루어진 제1 도전형의 반도체 기판; 상기 반도체 기판보다 낮은 불순물 농도로 이루어진 제1 도전형의 드리프트 영역; 상기 드리프트 영역의 상부에 형성되는 제2 도전형의 바디 영역; 상기 바디 영역을 관통하여 상기 바디 영역보다 깊게 연장되는 트렌치 게이트; 상기 트렌치 게이트의 제2 측벽에 접촉하도록 상기 바디 영역의 상층부에 형성되는 소스 영역; 상기 트렌치 게이트의 제1 측벽에 접촉하도록 배치된 상기 바디 영역의 하부에 접촉되어, 상기 트렌치 게이트의 제1 측벽의 하부 영역과 상기 트렌치 게이트의 바닥 영역을 연속하여 접촉하도록 형성되는 제2 도전형의 실드 영역; 상기 트렌치 게이트의 제2 측벽에 인접하도록 배치된 상기 바디 영역의 하부와 상기 트렌치 게이트의 바닥 영역에 형성된 상기 실드 영역에 접촉되도록, 상기 제2 측벽의 하부 영역에 접촉되어 형성되는 제1 도전형의 저저항 영역; 및 서로 이격하도록 형성된 바디 영역들 중 인접된 바디 영역들 사이의 드리프트 영역의 상부에 증착되어 쇼트키 접점을 형성하는 쇼트키 금속을 포함한다.
Description
본 발명은 실리콘 카바이드(silicon carbide) 전력 반도체 장치에 관한 것이다.
본 발명은, 중소기업기술정보진흥원의 소재부품장비전략협력기술개발사업 (과제고유번호: S3207604, 연구과제명: 전기자동차 급속 충전을 위한 6.6kW급 온보드 차저용 고효율 전력변환모듈 개발)의 결과물이다.
높은 전계 파괴 강도를 얻을 수 있는 전력 반도체 장치의 소재로 실리콘 카바이드(silicon carbide, 탄화규소)가 주목되고 있다. 실리콘 카바이드 소재의 전력 반도체 장치는 전계 파괴 강도가 높아 대전류의 제어를 수행할 수 있는 장점이 있다.
실리콘 카바이드 소재의 전력 반도체 장치가 대전류를 흘릴 수 있도록 하기 위해서는 채널 밀도를 높게 하는 것이 바람직하다. 이를 위해, 도 1에 도시된 바와 같이, 실리콘 소재의 전력 반도체 장치에서 실용화되어 있는 트렌치 게이트 구조가 실리콘 카바이드 소재의 전력 반도체 장치에도 적용될 수 있다. 도 1에서, 식별번호 50은 N+ 도전형의 반도체 기판, 20은 N- 도전형의 드리프트 영역, 30은 P 도전형의 바디 영역, 32는 트렌치 게이트, 34는 게이트 절연막, 36은 게이트 전극, 40은 소스 영역, 45는 소스 메탈, 60은 드레인 메탈을 각각 나타낸다.
그러나, 트렌치 게이트 구조가 실리콘 카바이드 소재의 전력 반도체 장치에 적용되는 경우, 하기와 같이 반도체 장치의 신뢰성이 저하되는 문제점이 있다.
우선, 실리콘 카바이드 소재의 전력 반도체 장치는 파괴 전계 강도가 실리콘 소재의 전력 반도체 장치의 약 10배이기 때문에, 항복전압 모드에서 동일 두께의 드리프트 영역을 갖는 실리콘 소재의 전력 반도체 장치에 비해 약 10배의 전압을 지지하게 된다.
이로 인해, 실리콘 카바이드 소재의 전력 반도체 장치에 형성된 트렌치 게이트의 절연막에도 약 10배 강도의 전계가 걸리게 되어, 전계가 가장 강하게 집중되는 트렌치의 하단 코너부에 존재하는 게이트 절연막이 쉽게 열화되는 문제점이 있다.
또한, 실리콘 카바이드 소재의 전력 반도체 장치에 내장되는 P/N 바디 다이오드의 경우에도 실리콘 카바이드의 와이드 밴드갭 특성에 의해 턴온시 순방향 전압(VF)이 3 내지 4V 수준으로 실리콘 P/N 다이오드에 비해 매우 큰 특징이 있다.
이와 같이 큰 순방향 전압 특성으로 인하여, 실리콘 카바이드 소재의 전력 반도체 장치가 인버터 기기에 사용되는 상황 등에서, P/N 바디 다이오드는 역병렬 프리휠링 다이오드(anti-parallel freewheeling diode)로 기능하게 되고, 지속적인 도통 상황으로 인해 순방향 전압(VF)이 시프트(shift) 되고, 블로킹 모드(blocking mode)에서 누설 전류가 증가하여 전력 반도체 장치의 신뢰성이 저하되는 문제점도 있다.
전술한 배경기술은 발명자가 본 발명의 도출을 위해 보유하고 있었거나, 본 발명의 도출 과정에서 습득한 기술 정보로서, 반드시 본 발명의 출원 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
본 발명은 트렌치의 바닥부에 대한 전계 집중을 완화하여 높은 내압을 확보함으로써 신뢰성 높은 동작이 가능한 실리콘 카바이드 전력 반도체 장치를 제공하기 위한 것이다.
본 발명은 트렌치의 양쪽 측벽들 중 결정면에 따른 표면 모빌리티(surface mobility)가 열악한 트렌치 측벽을 전계 차폐(electric field shielding) 영역으로 활용하여 트렌치 양쪽 영역에서의 전류 불균일 현상을 방지할 수 있는 실리콘 카바이드 전력 반도체 장치를 제공하기 위한 것이다.
본 발명은 P/N 바디 다이오드 동작을 억제하기 위하여 상대적으로 턴온 전압 및 도전 전력 손실이 낮은 쇼트키 다이오드가 내장되는 실리콘 카바이드 전력 반도체 장치를 제공하기 위한 것이다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 액티브 셀 영역과 상기 액티브 셀 영역의 바깥쪽에 배치되는 에지 터미네이션 영역을 포함하는 실리콘 카바이드 전력 반도체 장치에 있어서, 실리콘 카바이드 소재로 이루어진 제1 도전형의 반도체 기판; 상기 반도체 기판보다 낮은 불순물 농도로 이루어진 제1 도전형의 드리프트 영역; 상기 드리프트 영역의 상부에 형성되는 제2 도전형의 바디 영역; 상기 바디 영역을 관통하여 상기 바디 영역보다 깊게 연장되는 트렌치 게이트; 상기 트렌치 게이트의 제2 측벽에 접촉하도록 상기 바디 영역의 상층부에 형성되는 소스 영역; 상기 트렌치 게이트의 제1 측벽에 접촉하도록 배치된 상기 바디 영역의 하부에 접촉되어, 상기 트렌치 게이트의 제1 측벽의 하부 영역과 상기 트렌치 게이트의 바닥 영역을 연속하여 접촉하도록 형성되는 제2 도전형의 실드 영역; 상기 트렌치 게이트의 제2 측벽에 인접하도록 배치된 상기 바디 영역의 하부와 상기 트렌치 게이트의 바닥 영역에 형성된 상기 실드 영역에 접촉되도록, 상기 제2 측벽의 하부 영역에 접촉되어 형성되는 제1 도전형의 저저항 영역; 및 서로 이격하도록 형성된 바디 영역들 중 인접된 바디 영역들 사이의 드리프트 영역의 상부에 증착되어 쇼트키 접점을 형성하는 쇼트키 금속을 포함하되, 트렌치 게이트를 기준하여 상기 소스 영역이 형성된 제2 방향 영역은 도전 경로인 트랜지스터 영역으로 기능하고, 쇼트키 금속 및 실드 영역이 형성된 제1 방향 영역은 쇼트키 다이오드 영역으로 기능하는 것을 특징으로 하는 실리콘 카바이드 전력 반도체 장치가 제공된다.
상기 쇼트키 금속이 상기 바디 영역의 상면에 접촉하도록 수평 방향으로 연장되어 형성될 수 있다.
상기 쇼트키 다이오드 영역은 MPS(merged PiN Schottky) 다이오드 구조로 형성될 수 있다.
상기 액티브 셀 영역에서 상기 트랜지스터 영역과 상기 쇼트키 다이오드 영역은 스트라이프 배열을 형성하도록 인접 배치될 수 있다.
본 발명의 다른 측면에 따르면, 액티브 셀 영역과 상기 액티브 셀 영역의 바깥쪽에 배치되는 에지 터미네이션 영역을 포함하는 실리콘 카바이드 전력 반도체 장치에 있어서, 실리콘 카바이드 소재로 이루어진 제1 도전형의 반도체 기판; 및 상기 반도체 기판보다 낮은 불순물 농도로 이루어진 제1 도전형의 드리프트 영역을 포함하고, 상기 액티브 셀 영역에는 트랜지스터 영역들이 서로 인접하도록 배치된 제1 그룹과, 쇼트키 다이오드 영역들이 서로 인접하도록 배치된 제2 그룹이 스트라이프 패턴을 형성하도록 배열되는 실리콘 카바이드 전력 반도체 장치가 제공된다. 여기서, 각각의 트랜지스터 영역은, 상기 드리프트 영역의 상부에 형성되는 제2 도전형의 바디 영역; 상기 바디 영역을 관통하여 상기 바디 영역보다 깊게 연장되는 제1 트렌치 게이트; 상기 제1 트렌치 게이트의 제2 측벽에 접촉하도록 상기 바디 영역의 상층부에 형성되는 소스 영역; 상기 제1 트렌치 게이트의 제1 측벽에 접촉하도록 배치된 상기 바디 영역의 하부에 접촉되어, 상기 제1 트렌치 게이트의 제1 측벽의 하부 영역과 상기 제1 트렌치 게이트의 바닥 영역을 연속하여 접촉하도록 형성되는 제2 도전형의 제1 실드 영역; 및 상기 제1 트렌치 게이트의 제2 측벽에 인접하도록 배치된 상기 바디 영역의 하부와 상기 제1 트렌치 게이트의 바닥 영역에 형성된 상기 실드 영역에 접촉되도록, 상기 제2 측벽의 하부 영역에 접촉되어 형성되는 제1 도전형의 저저항 영역을 포함할 수 있다. 또한, 각각의 쇼트키 다이오드 영역은, 상기 제1 트렌치 게이트와 같은 깊이로 상기 드리프트 영역에 형성되는 제2 트렌치 게이트; 상기 제2 트렌치 게이트의 제1 측벽의 하부 영역과 상기 제2 트렌치 게이트의 바닥 영역을 연속하여 접촉하도록 형성되는 제2 도전형의 제2 실드 영역; 상기 제2 실드 영역이 상기 소스 영역의 상부에 형성된 소스 메탈과 전기적으로 연결되도록, 상기 드리프트 영역에 형성되는 제2 도전형의 아일랜드 영역; 및 상기 쇼트키 다이오드 영역의 드리프트 영역의 상부에 증착되어 쇼트키 접점을 형성하는 쇼트키 금속을 포함할 수 있다.
상기 쇼트키 다이오드 영역은 TMBS(trench MOS barrier Schottky) 다이오드 구조로 형성될 수 있다.
상기 제1 트렌치 게이트와 상기 제2 트렌치 게이트, 상기 제1 실드 영역과 상기 제2 실드 영역은 서로 같은 공정 단계에서 생성될 수 있다.
상기 제2 트렌치 게이트의 바닥 영역에 형성된 상기 실드 영역에 접촉되도록, 상기 제2 측벽의 하부 영역에 접촉되어 형성되는 제1 도전형의 저저항 영역을 더 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 액티브 셀 영역과 상기 액티브 셀 영역의 바깥쪽에 배치되는 에지 터미네이션 영역을 포함하는 실리콘 카바이드 전력 반도체 장치에 있어서, 실리콘 카바이드 소재로 이루어진 제1 도전형의 반도체 기판; 및 상기 반도체 기판보다 낮은 불순물 농도로 이루어진 제1 도전형의 드리프트 영역을 포함하되, 상기 액티브 셀 영역에는 트랜지스터 영역들이 스트라이프 패턴으로 배치되되, 쇼트키 다이오드 영역의 형성을 위해 각각의 트랜지스터 영역에는 메사가 분리된 이격 영역이 구비되는 실리콘 카바이드 전력 반도체 장치가 제공된다. 여기서, 각각의 트랜지스터 영역은, 상기 이격 영역에서 이격되도록 상기 드리프트 영역의 상부에 형성되는 제2 도전형의 바디 영역; 상기 바디 영역을 관통하여 상기 바디 영역보다 깊게 연장되는 트렌치 게이트; 상기 이격 영역에서 이격되도록 형성되고, 상기 트렌치 게이트의 제2 측벽에 접촉하도록 상기 바디 영역의 상층부에 형성되는 소스 영역; 상기 트렌치 게이트의 제1 측벽에 접촉하도록 배치된 상기 바디 영역의 하부에 접촉되고, 상기 트렌치 게이트의 제1 측벽의 하부 영역과 상기 제1 트렌치 게이트의 바닥 영역을 연속하여 접촉하도록 형성되되, 상기 이격 영역에서 이격되도록 형성되는 제2 도전형의 실드 영역; 및 상기 제1 트렌치 게이트의 제2 측벽에 인접하도록 배치된 상기 바디 영역의 하부와 상기 제1 트렌치 게이트의 바닥 영역에 형성된 상기 실드 영역에 접촉되도록, 상기 제2 측벽의 하부 영역에 접촉되어 형성되되, 상기 이격 영역에서 이격되도록 형성되는 제1 도전형의 저저항 영역을 포함한다. 또한, 각각의 쇼트키 다이오드 영역을 형성하기 위해, 상기 이격 영역의 드리프트 영역의 상부에 쇼트키 접점을 형성하는 쇼트키 금속이 증착될 수 있다.
상기 제2 트렌치 게이트의 바닥 영역에 형성된 상기 실드 영역에 접촉되도록, 상기 제2 측벽의 하부 영역에 접촉되어 형성되는 제1 도전형의 저저항 영역을 더 포함할 수 있다.
전술한 실리콘 카바이드 전력 반도체 장치에서, 상기 반도체 기판은 10도 이하의 미리 지정된 오프각을 가지는 4H 실리콘 카바이드 소재이고, 상기 트렌치 게이트의 제1 측벽과 제2 측벽은 대칭 형상의 기울기를 이루도록 식각되되, 상기 제2 측벽은, 4H 실리콘 카바이드 소재의 결정 구조에서 a 면(a-face) 또는 m 면(m-face)의 각도와 일치되도록 오프각에 상응하는 각도로 식각될 수 있다.
상기 제2 측벽이 상기 제1 측벽에 비해 상대적으로 높은 표면 모빌리티(surface mobility)를 가지도록 할 수 있다.
전술한 실리콘 카바이드 전력 반도체 장치에서, 상기 실드 영역을 형성하기 위한 제2 도전형의 불순물 농도는 상기 바디 영역을 형성하기 위한 제2 도전형의 불순물의 농도와 같거나 상대적으로 낮게 설정될 수 있다.
전술한 실리콘 카바이드 전력 반도체 장치에서, 상기 저저항 영역은 상기 드리프트 영역에 비해 상대적으로 높은 불순물 농도를 가지도록 형성될 수 있다.
상기 실리콘 카바이드 전력 반도체 장치는 모스펫 트랜지스터이거나, 절연 게이트 바이폴라 트랜지스터일 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예에 따른 실리콘 카바이드 전력 반도체 장치는, 트렌치의 바닥부에 대한 전계 집중을 완화하여 높은 내압을 확보함으로써 신뢰성 높은 동작이 가능한 효과가 있다.
또한, 트렌치의 양쪽 측벽들 중 결정면에 따른 표면 모빌리티(surface mobility)가 열악한 트렌치 측벽을 전계 차폐(electric field shielding) 영역으로 활용하여 트렌치 양쪽 영역에서의 전류 불균일 현상을 방지할 수 있는 효과도 있다.
또한, P/N 바디 다이오드 동작을 억제하기 위하여 상대적으로 턴온 전압 및 도전 전력 손실이 낮은 쇼트키 다이오드가 내장되어, P/N 바디 다이오드에 비해 상대적으로 낮은 턴온 전압 및 도전 전력 손실이 확보되는 효과도 있다.
도 1은 종래기술에 따른 트렌치 게이트 구조가 적용된 실리콘 카바이드 모스펫(Silicon carbide MOSFET)의 단면도.
도 2는 본 발명의 일 실시예에 따른 쇼트키 다이오드가 내장된 실리콘 카바이드 모스펫의 단면도.
도 3은 본 발명의 일 실시예에 따른 실리콘 카바이드 모스펫의 실드 영역 및 저저항 영역 형성 방법을 설명하기 위한 도면.
도 4는 본 발명의 일 실시예에 따른 실리콘 카바이드 모스펫의 트렌치 식각 기법을 설명하기 위한 도면.
도 5 및 도 6은 본 발명의 다른 실시예에 따른 쇼트키 다이오드가 내장된 실리콘 카바이드 모스펫의 단면도.
도 7은 본 발명의 다른 실시예에 따른 실리콘 카바이드 모스펫에서 트랜지스터 영역과 쇼트키 다이오드 영역의 배치 형태를 나타낸 도면.
도 8은 본 발명의 또 다른 실시예에 따른 쇼트키 다이오드가 내장된 실리콘 카바이드 모스펫을 나타낸 도면.
도 2는 본 발명의 일 실시예에 따른 쇼트키 다이오드가 내장된 실리콘 카바이드 모스펫의 단면도.
도 3은 본 발명의 일 실시예에 따른 실리콘 카바이드 모스펫의 실드 영역 및 저저항 영역 형성 방법을 설명하기 위한 도면.
도 4는 본 발명의 일 실시예에 따른 실리콘 카바이드 모스펫의 트렌치 식각 기법을 설명하기 위한 도면.
도 5 및 도 6은 본 발명의 다른 실시예에 따른 쇼트키 다이오드가 내장된 실리콘 카바이드 모스펫의 단면도.
도 7은 본 발명의 다른 실시예에 따른 실리콘 카바이드 모스펫에서 트랜지스터 영역과 쇼트키 다이오드 영역의 배치 형태를 나타낸 도면.
도 8은 본 발명의 또 다른 실시예에 따른 쇼트키 다이오드가 내장된 실리콘 카바이드 모스펫을 나타낸 도면.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다. 다만, 이하에서는 전력용 모스펫(MOSFET)을 중심으로 설명하지만, 본 발명의 기술적 사상이 절연게이트 바이폴라 트랜지스터(IGBT) 등 여러 형태의 반도체 소자에 동일 또는 유사하게 적용 및 확장될 수 있음은 당연하다.
도 2는 본 발명의 일 실시예에 따른 쇼트키 다이오드가 내장된 실리콘 카바이드 모스펫의 단면도이고, 도 3은 본 발명의 일 실시예에 따른 실리콘 카바이드 모스펫의 실드 영역 및 저저항 영역 형성 방법을 설명하기 위한 도면이며, 도 4는 본 발명의 일 실시예에 따른 실리콘 카바이드 모스펫의 트렌치 식각 기법을 설명하기 위한 도면이다.
도 2를 참조하면, 실리콘 카바이드 모스펫은 N+ 도전형의 반도체 기판(50)이 사용되고, 반도체 기판(50)의 상측 표면에 N- 도전형의 드리프트 영역(20)이 형성된다.
드리프트 영역(20)의 상측 표층부에는 P 도전형의 바디 영역(30)이 형성되고, 바디 영역(30)의 상층부에는 N+ 도전형의 소스 영역(40)이 형성되어 트랜지스터 영역을 구성한다.
트렌치 게이트(32)가 드리프트 영역(20)을 향해 P 도전형의 바디 영역(30)을 관통하여 형성되고, 트렌치 게이트(32)의 제1 및 제2 측벽의 상부 영역에 접하도록 바디 영역(30)이 배치되고 제2 측벽의 상부 표층부에 접하도록 소스 영역(40)이 배치된다. 게이트 절연막(34)은 트렌치 게이트(32)의 내벽에 형성되고, 게이트 전극(36)은 게이트 절연막(34)에 의해 바디 영역(30) 및 소스 영역(40) 등으로부터 절연되도록 트렌치 게이트(32)의 내부에 매립된다.
트렌치 게이트(32)의 제1 측벽에는 상측의 바디 영역(30)에 접하면서 제1 측벽의 하부 영역과 트렌치 게이트(32)의 바닥 영역에 연속하여 접촉하도록 형성되는 P 도전형의 실드 영역(110)이 형성된다.
여기서, P 도전형의 바디 영역(30)의 형성 조건(예를 들어, 농도, 깊이 등)에 의해 결정되는 항복 전압 특성을 양호하게 확보하기 위해, 실드 영역(110)을 형성하는 P 도전형 불순물의 농도는 p 도전형의 바디 영역(30)의 불순물 농도와 같거나 상대적으로 낮게 설정될 수 있다.
실드 영역(110)은 바디 영역(30)과 연결되어 형성되어 소스 전위(즉, 그라운드 전위)로 전계를 제어하는데 효과적으로 기능할 수 있으며, 동시에 MPS(merged PiN Schottky) 다이오드의 애노드(anode) 영역으로 기능할 수 있다.
또한, 트렌치 게이트(32)의 제2 측벽에는 바디 영역(30)과 트렌치 게이트(32)의 바닥 영역에 형성된 실드 영역(110)에 접하는 형상으로, 제2 측벽의 하부 영역에 접촉하도록 형성되는 N 도전형의 저저항 영역(120)이 형성된다. 저저항 영역(120)은 드리프트 영역(20)에 비해 상대적으로 높은 불순물 농도로 형성될 수 있다.
도 3에는 실리콘 카바이드 모스펫에 실드 영역(110)과 저저항 영역(120)을 형성하는 과정이 도시되어 있다.
도 3을 참조하면, 드리프트 영역(20)의 표층부에 형성된 P 도전형의 바디 영역(30)을 관통하여 N- 도전형의 드리프트 영역(20)에 도달하도록 트렌치 게이트(32)가 식각된다(도 3의 (a) 및 (b) 참조). 전술한 소스 영역(40)은 트렌치 게이트(32)의 식각 이전에 형성되거나, 식각 이후에 형성될 수 있다.
여기서, 본 실시예에 따른 실리콘 카바이드 모스펫은 도 4의 (a)에 예시된 바와 같이, 4H 실리콘 카바이드인 반도체 기판(50)을 이용하여 제작될 수 있다.
실리콘 카바이드는 200종류 이상의 결정 다형을 취할 수 있으며, 오프각이 0도인 실리콘 카바이드 기판 상에 형성된 에피택셜 성장층은 다수의 결정 결함을 포함할 수 있다. 따라서, 본 실시예에 따른 실리콘 카바이드 모스펫은 4도 오프각의 반도체 기판(50)을 이용하여 제작될 수 있다.
4H 실리콘 카바이드의 반도체 기판(50)에서 결정방향에 따른 표면 모빌리티(Surface Mobility)를 살펴보면, 플라나 구조의 전력 반도체 소자를 제작하는 경우에 이용되는 Si 면(Si-face)의 표면 모빌리티는 20cm2/Vs 수준을 나타낸다. 이에 비해, a 면(a-face)은 92cm2/Vs 수준의 높은 표면 모빌리티를 제공하기 때문에, 트렌치 구조를 적용하면 플라나 구조에 비해 4배 이상의 표면 모빌리티를 확보할 수 있다.
따라서, 본 실시예에 따른 실리콘 카바이드 모스펫은 트렌치 구조를 적용하되, 트렌치 구조는 대칭 형상의 기울기를 이루도록 형성된다.
즉, 도 4의 (b)에 예시된 바와 같이 트렌치 게이트(32)의 제1 및 제2 측벽 중에서, 제2 측벽(도 4의 'A' 참조)은 오프각과 동일한 각도를 가지도록 식각(즉, 86도 각도로 식각)되고, 트렌치 게이트(32)의 제2 측벽에 대향하는 제1 측벽(도 4의 'B' 참조)은 제2 측벽이 미러링된 형상의 각도를 가지도록 식각된다.
이와 같이, 트렌치 게이트(32)의 제2 측벽이 오프각과 동일한 각도를 가지도록 식각됨으로써, 제2 측벽은 4H 실리콘 카바이드인 반도체 기판(50)의 결정 구조의 a 면(a-face)와 동일한 기울기를 가지게 되어, 우수한 표면 모빌리티가 확보될 수 있다.
이에 비해, 트렌치 게이트(32)의 제1 측벽은 a 면(a-face) 등과 상이한 기울기로 식각되어 상대적으로 열악한 표면 모빌리티를 가지게 된다. 이로 인해 트렌치 게이트(32)의 제1 및 제2 측벽 각각에 인접하도록 소스 영역(40)이 형성되면, 서로 다른 표면 모빌리티로 인해 제1 측벽 영역과 제2 측벽 영역에서의 전류 불균일 현상이 발생된다.
이러한 문제점을 해결하고 우수한 성능을 확보하기 위해, 본 실시예에 따른 실리콘 카바이드 모스펫은 표면 모빌리티가 상대적으로 우수한 제2 측벽 영역만을 도전 경로로 활용하고, 표면 모빌리티가 상대적으로 열악한 제1 측벽 영역에는 실드 영역(110)을 형성하여 전계 집중 현상을 완화하고, 또한 다이오드의 애노드(anode) 영역으로 활용되도록 하는 특징이 있다.
전술한 바와 같이, 전계 집중을 완화하기 위해 형성되는 실드 영역(110)은 트렌치 게이트(32)의 제1 측벽 영역으로부터 바닥 영역까지 연장되도록 형성되어, 트렌치 게이트(32)의 양측 계면의 표면 모빌리티의 차이로 인해 임계 전압(Vth)의 중심값에도 차이가 유발되는 문제점을 해결할 수 있다.
이로 인해, 본 실시예에 따른 실리콘 카바이드 모스펫은 일정한 임계 전압으로 게이트 구동이 유리하며, 실드 영역(110)의 적용으로 인한 CGD(gate drain capacitance)가 감소되어 빠른 스위칭을 통한 스위칭 손실을 줄일 수 있는 장점이 있다.
추가적으로, 표면 모빌리티가 우수한 제1 측벽 영역에는 드리프트 영역(20)에 비해 상대적으로 높은 이온 농도를 가지는 N 도전형의 저저항 영역(120)을 더 형성하여, 도전 경로 상의 저항을 추가적으로 감소시킬 수 있다.
다시 도 3을 참조하면, 드리프트 영역(20)에 실드 영역(110)을 형성하기 위해 마스크(도시되지 않음)를 형성한 후, P 도전형의 불순물(예를 들어, Al)을 P 도전형의 바디 영역(30)의 하부에 해당되는 트렌치 게이트(32)의 제1 측벽 영역과 트렌치 게이트(32)의 바닥 영역에 주입한다(도 3의 (c) 및 (d) 참조). 이때, 트렌치 게이트(32)의 제1 측벽 영역에는 경사 주입 방식으로 이온 주입될 수 있다. P 도전형의 불순물이 주입될 경사 주입 각도는 하드 마스크(도시되지 않음)의 두께, 바디 영역(30)의 두께, 트렌치 게이트(32)의 폭과 깊이 등에 따라 결정될 수 있다.
이어서, 저저항 영역(120)을 더 형성하기 위해 마스크(도시되지 않음)를 형성한 후, N 도전형의 불순물(예를 들어, Ph 또는 N)을 P 도전형의 바디 영역(30)의 하부에 해당되는 트렌치 게이트(32)의 제2 측벽 영역에 주입한다(도 3의 (e) 참조). 이때, 트렌치 게이트(32)의 제2 측벽 영역에는 경사 주입 방식으로 이온 주입될 수 있다.
도 3에는 실드 영역(110)을 형성하기 위한 P 도전형의 불순물을 주입한 후, 저저항 영역(120)을 형성하기 위한 N 도전형의 불순물을 주입하는 순서로 도시되었으나, 불순물 주입의 순서가 이에 제한되지 않음은 당연하다.
실드 영역(110)과 저저항 영역(120)을 각각 형성하기 위한 불순물 주입이 완료되고, 모스펫 일괄 공정상의 모든 이온주입 공정이 완료된 이후, 미리 지정된 시간 및 온도의 열처리를 통해 주입된 불순물이 활성화(activation) 되어 실드 영역(110)과 저저항 영역(120)이 각각 형성되도록 한다(도 3의 (f) 참조). 예를 들어, 불순물의 활성화를 위해, 1500도 이상의 온도에서 30분 내지 60분의 시간동안 열처리될 수 있다.
다시 도 2를 참조하면, 실리콘 카바이드 모스펫에 MPS(Merged PiN Schottky ) 구조의 쇼트키 다이오드 영역이 형성되도록 하기 위해, N 도전형의 드리프트 영역(20)의 상부에는 쇼트키 금속(130)이 증착되어 쇼트키 접점이 형성된다.
쇼트키 금속(130)과 N 도전형의 드리프트 영역 사이에, 오믹 접촉(ohmic contact)되는 P 도전형의 바디 영역(30) 등에 의해 측면이 둘러싸여 쇼트키 접합에 인가되는 전계 감소를 통한 누설 전류 감소가 가능한 구조로 쇼트키 다이오드가 형성된다.
소스 메탈(45)은 소스 영역(40)과 전기적으로 연결되도록 형성되고, N+ 도전형의 반도체 기판(50)의 하부에는 드레인 메탈(60)이 형성된다.
도 5 및 도 6은 본 발명의 다른 실시예에 따른 쇼트키 다이오드가 내장된 실리콘 카바이드 모스펫의 단면도이고, 도 7은 본 발명의 다른 실시예에 따른 실리콘 카바이드 모스펫에서 트랜지스터 영역과 쇼트키 다이오드 영역의 배치 형태를 나타낸 도면이다.
앞서 도 2를 참조하여, 트랜지스터 영역과 쇼트키 다이오드 영역이 교번하여 배치된 실리콘 카바이드 모스펫의 구성을 설명하였다. 도 7에 예시된 바와 같이, 트랜지스터 영역(T)과 쇼트키 다이오드 영역(D)은 스트라이프 패턴을 형성하도록 배치될 수 있다.
여기서, 트렌치 게이트(32)의 제1 측벽 영역측에는 P 도전형의 바디 영역(30), 바디 영역(30)에 접촉하여 트렌치 게이트(32)의 제1 측벽 및 바닥 영역까지 연장되는 실드 영역(110)이 형성된다.
또한, 바디 영역(30)은 상측에 배치된 소스 메탈(45)과 전기적으로 연결되고, 소스 전위(즉, 그라운드 전위)는 바디 영역(30)뿐 아니라 실드 영역(110)에 인가된다.
트렌치 게이트(32)의 바닥 영역까지 연장된 실드 영역(110)에 소스 전위가 인가되면, 역저지 모드(reverse blocking mode)에서 트렌치 게이트(32)의 바닥 영역에 존재하는 게이트 절연막(34)에 큰 전계가 걸리지 않고, 실드 영역(110)과 드리프트 영역(20) 사이의 P/N 접합 영역에 큰 전계가 걸리게 되어 게이트 절연막(34)이 전계 집중으로부터 보호될 수 있다.
이와 달리, 도 5에는 그룹핑된 트랜지스터 영역과 그룹핑된 쇼트키 다이오드 영역이 교번하여 배치된 실리콘 카바이드 모스펫의 구성이 도시되어 있다. 도 7에 예시된 바와 같이, 트랜지스터 영역과 쇼트키 다이오드 영역은 스트라이프 패턴을 형성하도록 배치될 수 있다. 다만, 앞서 도 2를 참조하여 설명한 실리콘 카바이드 모스펫과 비교할 때, 트랜지스터 영역과 쇼트키 다이오드 영역이 형성하는 스트라이프 패턴의 폭 길이는 상대적으로 길게 형성될 수 있을 것이다. 여기서, 트랜지스터 영역과 쇼트키 다이오드 영역은 실리콘 카바이드 모스펫의 액티브 셀 영역(active cell region) 내에서 미리 지정된 비율(예를 들어, 8:2, 7:3 등)로 배치되도록 할 수 있다.
또한, 도 5에 예시된 바와 같이, P 도전형의 바디 영역(30)은 실리콘 카바이드 모스펫의 그룹핑된 트랜지스터 영역에만 형성되도록 하되, 전계 집중을 완화하기 위한 실드 영역(110)은 트랜지스터 영역과 쇼트키 다이오드 영역에 포함된 모든 트렌치 게이트(32)들 각각에 대해 형성되도록 할 수 있다.
트랜지스터 영역과 쇼트키 다이오드 영역에서 트렌치 게이트(32) 및 실드 영역(110)은 동일한 공정에 의해 생성될 수 있다. 또한, 쇼트키 다이오드 영역에서 쇼트키 다이오드는 TMBS(trench MOS barrier Schottky) 다이오드 구조로 형성될 수 있어, 쇼트키 금속(130)과의 접점 영역에 P 도전형의 바디 영역(30)의 형성은 생략될 수 있다.
다만, 쇼트키 다이오드 영역에 포함된 트렌치 게이트(32)의 경우 소스 메탈(45)에 전기적으로 연결된 바디 영역(30)과 접촉하지 못하여 플로팅(floating) 전위 상태로 되면, 전계의 일부는 실드 영역(110)과 드리프트 영역(20) 사이의 P/N 접합 영역이 아닌 트렌치 게이트(32)의 바닥 영역에 걸리는 상황이 발생되는 문제점이 있다.
이러한 문제점을 해결하기 위해, 도 6에 도시된 바와 같이, 본 실시예에 따른 실리콘 카바이드 모스펫은 트렌치 게이트(32)의 형성 방향에 교차하는 방향으로 쇼트키 다이오드 영역에 포함된 트렌치 게이트(32)의 제1 측벽에 소스 메탈(45)과 실드 영역(110)을 전기적으로 연결시키는 P 도전형의 아일랜드(island) 영역(210)을 하나 이상 형성함으로써, 실드 영역(110)에 소스 전위가 인가되도록 할 수 있다. 아일랜드 영역(210)은 바디 영역(30)과 연결되도록 형성되거나, 바디 영역(30)과는 의도적으로 분리되도록 형성될 수도 있다.
도 8은 본 발명의 또 다른 실시예에 따른 쇼트키 다이오드가 내장된 실리콘 카바이드 모스펫을 나타낸 도면이다.
이제까지 도 2 내지 도 7을 참조하여, 트랜지스터 영역과 쇼트키 영역이 스트라이프 패턴을 형성하도록 배열된 실리콘 카바이드 모스펫의 구성을 설명하였다.
이와 달리. 도 8에 도시된 실리콘 카바이드 모스펫은 트랜지스터 영역이 쇼트키 영역이 교차하도록 배열된 구성을 가질 수 있다.
즉, 스트라이프 패턴으로 트랜지스터 영역이 형성되되, 길이 방향으로 연장되어 형성되는 각각의 트랜지스터 영역에는 메사가 분리된 이격 영역이 형성될 수 있다. 이격 영역은 N 도전형의 드리프트 영역(20)의 상부에 쇼트키 금속(130)이 증착되어 쇼트키 접점을 형성하고 쇼트키 다이오드 구조를 형성하는 영역으로 이용된다.
전술한 바와 같이, 본 발명의 실시예들에 따른 실리콘 카바이드 전력 반도체 장치는, 트렌치의 바닥부에 대한 전계 집중을 완화하여 높은 내압을 확보할 수 있고, 트렌치 게이트의 양쪽 측면을 서로 다른 용도로 활용하여 전류 불균일 현상을 해소할 수 있고, 턴온 전압 및 도전 전력 손실이 낮은 쇼트키 다이오드를 내장하는 특징이 있다.
이제까지, 전력 반도체 장치가 전력용 모스펫인 경우를 예로 들어 설명하였으나, 절연게이트 바이폴라 트랜지스터(IGBT) 등 여러 형태의 전력 반도체 소자에 본 발명의 기술적 사상이 동일 또는 유사하게 적용 및 확장될 수 있음은 당연하다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
20 : 드리프트 영역 30 : 바디 영역
32 : 트렌치 게이트 34 : 게이트 절연막
36 : 게이트 전극 40 : 소스 영역
45 : 소스 메탈 50 : 반도체 기판
60 : 드레인 메탈 110 : 실드 영역
120 : 저저항 영역 130 : 쇼트키 금속
210 : 아일랜드 영역
32 : 트렌치 게이트 34 : 게이트 절연막
36 : 게이트 전극 40 : 소스 영역
45 : 소스 메탈 50 : 반도체 기판
60 : 드레인 메탈 110 : 실드 영역
120 : 저저항 영역 130 : 쇼트키 금속
210 : 아일랜드 영역
Claims (16)
- 액티브 셀 영역과 상기 액티브 셀 영역의 바깥쪽에 배치되는 에지 터미네이션 영역을 포함하는 실리콘 카바이드 전력 반도체 장치에 있어서,
실리콘 카바이드 소재로 이루어진 제1 도전형의 반도체 기판;
상기 반도체 기판보다 낮은 불순물 농도로 이루어진 제1 도전형의 드리프트 영역;
상기 드리프트 영역의 상부에 서로 이격하도록 형성되는 다수 개의 제2 도전형의 바디 영역;
상기 바디 영역을 각각 관통하여 상기 바디 영역보다 깊게 연장되는 트렌치 게이트;
상기 트렌치 게이트의 제1 측벽과 제2 측벽 중에서 상대적으로 높은 표면 모빌리티(surface mobility)를 가지는 상기 제2 측벽에 접촉하도록 상기 바디 영역의 상층부에 형성되는 소스 영역;
상기 트렌치 게이트의 상기 제1 측벽과 상기 제2 측벽 중에서 상대적으로 낮은 표면 모빌리티를 가지는 상기 제1 측벽에 접촉하도록 배치된 상기 바디 영역의 하부에 접촉되고, 상기 트렌치 게이트의 제1 측벽의 하부 영역과 상기 트렌치 게이트의 모든 바닥 영역을 연속하여 접촉하도록 형성되며, 상기 바디 영역에 비해 같거나 상대적으로 낮은 불순물 농도를 가지는 제2 도전형의 실드 영역;
상기 트렌치 게이트의 제2 측벽에 인접하도록 배치된 상기 바디 영역의 하부와 상기 트렌치 게이트의 바닥 영역에 형성된 상기 실드 영역에 접촉되도록, 상기 제2 측벽의 하부 영역에 접촉되어 형성되되, 인접된 트렌치 게이트에 대응하도록 형성된 제2 도전형의 실드 영역과 이격하도록 형성되는 제1 도전형의 저저항 영역; 및
서로 이격하도록 형성된 바디 영역들 중 인접된 바디 영역들 사이에 해당되고, 서로 이격하도록 형성된 인접하는 저저항 영역과 실드 영역의 사이에 해당되는 드리프트 영역의 상부에 증착되어 쇼트키 접점을 형성하는 쇼트키 금속을 포함하되,
트렌치 게이트를 기준하여 상기 소스 영역이 형성된 제2 방향 영역은 도전 경로인 트랜지스터 영역으로 기능하고, 쇼트키 금속 및 실드 영역이 형성된 제1 방향 영역은 쇼트키 다이오드 영역으로 기능하고,
상기 쇼트키 금속은 드리프트 영역에 의해 분리되어 양측에 각각 배치되는 바디 영역들에 전기적으로 연결되도록 드리프트 영역의 상부에 수평 방향으로 연장되어 형성되며,
상기 쇼트키 금속은 상기 바디 영역을 통해 상기 바디 영역의 하부에 접촉되어 상기 트렌치 게이트의 제1 측벽의 하부 영역과 상기 트렌치 게이트의 모든 바닥 영역에 연속하여 접촉하도록 형성되는 상기 실드 영역에 전기적으로 연결되는 것을 특징으로 하는 실리콘 카바이드 전력 반도체 장치.
- 삭제
- 제1항에 있어서,
상기 쇼트키 다이오드 영역은 MPS(merged PiN Schottky) 다이오드 구조로 형성되는 것을 특징으로 하는 실리콘 카바이드 전력 반도체 장치.
- 제1항에 있어서,
상기 액티브 셀 영역에서 상기 트랜지스터 영역과 상기 쇼트키 다이오드 영역은 스트라이프 배열을 형성하도록 인접 배치되는 것을 특징으로 하는 실리콘 카바이드 전력 반도체 장치.
- 액티브 셀 영역과 상기 액티브 셀 영역의 바깥쪽에 배치되는 에지 터미네이션 영역을 포함하는 실리콘 카바이드 전력 반도체 장치에 있어서,
실리콘 카바이드 소재로 이루어진 제1 도전형의 반도체 기판; 및
상기 반도체 기판보다 낮은 불순물 농도로 이루어진 제1 도전형의 드리프트 영역을 포함하고,
상기 액티브 셀 영역에는 다수 개의 트랜지스터 영역들만이 서로 인접하도록 배치된 제1 그룹과, 다수 개의 쇼트키 다이오드 영역들만이 서로 인접하도록 배치된 제2 그룹이 스트라이프 패턴을 형성하도록 배열되되,
상기 제1 그룹에만 배치되는 트랜지스터 영역들 각각은,
상기 드리프트 영역의 상부에 형성되는 제2 도전형의 바디 영역;
상기 바디 영역을 관통하여 상기 바디 영역보다 깊게 연장되는 제1 트렌치 게이트;
상기 제1 트렌치 게이트의 제1 측벽과 제2 측벽 중에서 상대적으로 높은 표면 모빌리티(surface mobility)를 가지는 상기 제2 측벽에 접촉하도록 상기 바디 영역의 상층부에 형성되는 소스 영역;
상기 제1 트렌치 게이트의 상기 제1 측벽과 상기 제2 측벽 중에서 상대적으로 낮은 표면 모빌리티를 가지는 상기 제1 측벽에 접촉하도록 배치된 상기 바디 영역의 하부에 접촉되고, 상기 제1 트렌치 게이트의 제1 측벽의 하부 영역과 상기 제1 트렌치 게이트의 모든 바닥 영역을 연속하여 접촉하도록 형성되며, 상기 바디 영역에 비해 같거나 상대적으로 낮은 불순물 농도를 가지는 제2 도전형의 제1 실드 영역; 및
상기 제1 트렌치 게이트의 제2 측벽에 인접하도록 배치된 상기 바디 영역의 하부와 상기 제1 트렌치 게이트의 바닥 영역에 형성된 상기 실드 영역에 접촉되도록, 상기 제2 측벽의 하부 영역에 접촉되어 형성되되, 인접된 트렌치 게이트에 대응하도록 형성된 제2 도전형의 제1 실드 영역과 이격하도록 형성되는 제1 도전형의 저저항 영역을 포함하고,
소스 영역과 바디 영역이 존재하지 않고, 상기 제2 그룹에만 배치되는 쇼트키 다이오드 영역들 각각은,
상기 제1 트렌치 게이트와 동일한 공정 단계에서 형성되어, 상기 제1 트렌치 게이트와 같은 깊이로 상기 드리프트 영역에 형성되는 제2 트렌치 게이트;
상기 제1 실드 영역과 동일한 공정 단계에서 형성되어 상기 제1 실드 영역과 동일한 크기 및 형상으로, 상기 제2 트렌치 게이트의 제1 측벽의 하부 영역과 상기 제2 트렌치 게이트의 모든 바닥 영역을 연속하여 접촉하도록 형성되는 제2 도전형의 제2 실드 영역;
상기 제2 실드 영역을 상기 소스 영역의 상부에 형성된 소스 메탈과 전기적으로 연결시키도록, 상기 드리프트 영역에 형성되는 제2 도전형의 아일랜드 영역; 및
상기 쇼트키 다이오드 영역의 드리프트 영역의 상부에 증착되어 쇼트키 접점을 형성하는 쇼트키 금속을 포함하는 것을 특징으로 하는 실리콘 카바이드 전력 반도체 장치.
- 제5항에 있어서,
상기 쇼트키 다이오드 영역은 TMBS(trench MOS barrier Schottky) 다이오드 구조로 형성되는 것을 특징으로 하는 실리콘 카바이드 전력 반도체 장치.
- 삭제
- 제5항에 있어서,
상기 제2 트렌치 게이트의 바닥 영역에 형성된 상기 실드 영역에 접촉되도록, 상기 제2 측벽의 하부 영역에 접촉되어 형성되되, 인접된 트렌치 게이트에 대응하도록 형성된 실드 영역과 이격하도록 형성되는 제1 도전형의 저저항 영역을 더 포함하는 것을 특징으로 하는 실리콘 카바이드 전력 반도체 장치.
- 삭제
- 삭제
- 제1항 또는 제5항에 있어서,
상기 반도체 기판은 10도 이하의 미리 지정된 오프각을 가지는 4H 실리콘 카바이드 소재이고, 상기 트렌치 게이트의 제1 측벽과 제2 측벽은 대칭 형상의 기울기를 이루도록 식각되되,
상기 제2 측벽은, 4H 실리콘 카바이드 소재의 결정 구조에서 a 면(a-face) 또는 m 면(m-face)의 각도와 일치되도록 오프각에 상응하는 각도로 식각되는 것을 특징으로 하는 실리콘 카바이드 전력 반도체 장치.
- 삭제
- 삭제
- 제1항 또는 제5항에 있어서,
상기 저저항 영역은 상기 드리프트 영역에 비해 상대적으로 높은 불순물 농도를 가지도록 형성되는 것을 특징으로 하는 실리콘 카바이드 전력 반도체 장치.
- 제1항 또는 제5항에 있어서,
상기 실리콘 카바이드 전력 반도체 장치는 모스펫 트랜지스터인 것을 특징으로 하는 실리콘 카바이드 전력 반도체 장치.
- 제1항 또는 제5항에 있어서,
상기 실리콘 카바이드 전력 반도체 장치는 절연 게이트 바이폴라 트랜지스터인 것을 특징으로 하는 실리콘 카바이드 전력 반도체 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220010020A KR102399239B1 (ko) | 2022-01-24 | 2022-01-24 | 실리콘 카바이드 전력 반도체 장치 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020220010020A KR102399239B1 (ko) | 2022-01-24 | 2022-01-24 | 실리콘 카바이드 전력 반도체 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR102399239B1 true KR102399239B1 (ko) | 2022-05-18 |
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ID=81800845
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| KR1020220010020A KR102399239B1 (ko) | 2022-01-24 | 2022-01-24 | 실리콘 카바이드 전력 반도체 장치 |
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|---|---|
| KR (1) | KR102399239B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117174756A (zh) * | 2023-10-25 | 2023-12-05 | 北京昕感科技有限责任公司 | 具有双重多层屏蔽结构的SiC MOSFET元胞结构、器件及制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4798119B2 (ja) | 2007-11-06 | 2011-10-19 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
| JP2018137389A (ja) * | 2017-02-23 | 2018-08-30 | サンケン電気株式会社 | 半導体装置 |
| JP2019153784A (ja) * | 2018-02-22 | 2019-09-12 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | シリコンカーバイド半導体部品 |
-
2022
- 2022-01-24 KR KR1020220010020A patent/KR102399239B1/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117174756A (zh) * | 2023-10-25 | 2023-12-05 | 北京昕感科技有限责任公司 | 具有双重多层屏蔽结构的SiC MOSFET元胞结构、器件及制备方法 |
| CN117174756B (zh) * | 2023-10-25 | 2024-01-23 | 北京昕感科技有限责任公司 | 具有双重多层屏蔽结构的SiC MOSFET元胞结构、器件及制备方法 |
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