CN117080249A - 一种积累型宽禁带半导体沟槽mosfet器件结构及其制备方法 - Google Patents
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- 238000009825 accumulation Methods 0.000 title claims abstract description 57
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000002360 preparation method Methods 0.000 title abstract description 8
- 238000005468 ion implantation Methods 0.000 claims abstract description 53
- 238000000034 method Methods 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 230000000694 effects Effects 0.000 claims abstract description 17
- 239000006185 dispersion Substances 0.000 claims abstract description 14
- 239000010410 layer Substances 0.000 claims description 127
- 230000000873 masking effect Effects 0.000 claims description 32
- 238000000151 deposition Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 12
- 230000008021 deposition Effects 0.000 claims description 9
- 238000001312 dry etching Methods 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 238000000407 epitaxy Methods 0.000 claims description 4
- 239000011229 interlayer Substances 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 claims description 3
- 230000001276 controlling effect Effects 0.000 abstract description 6
- 230000001105 regulatory effect Effects 0.000 abstract description 6
- 230000002708 enhancing effect Effects 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000009826 distribution Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明具体涉及一种积累型宽禁带半导体沟槽MOSFET器件结构及其制备方法。该结构至少包括衬底、外延层、源极P+区、栅电极；栅电极沟槽的下方设置有N+电流通道，栅电极沟槽的两侧设置有N‑积累型沟道和/或P‑反型沟道，N+电流通道通过离子注入制备得到且位于外延层中，N‑积累型沟道和/或P‑反型沟道由N+电流通道离子注入时的横向弥散效应形成。本发明通过沟槽底部离子注入工艺形成N+电流通道，利用此道工艺在离子注入时的横向弥散效果自然形成N‑积累型沟道和/或P‑反型沟道，并且可以通过控制N+电流通道离子注入时沟槽侧壁的掩膜厚度仔细调控沟道掺杂浓度和厚度，不需要额外的工艺即可达到增强沟道迁移率、降低器件导通电阻的目的。
Description
技术领域
本发明涉及半导体器件技术领域，具体涉及一种积累型宽禁带半导体沟槽MOSFET器件结构及其制备方法。
背景技术
积累型宽禁带半导体沟槽MOSFET器件在实际工艺制作和应用中仍然存在几个问题：(1)传统器件采用的反型层沟槽迁移率低，器件导通电阻大，而且对于积累型沟道的制作需要增加额外的工艺步骤，采用额外离子注入或外延工艺会增加器件复杂程度和成本；(2)材料漂移区的高电场导致栅介质层上的电场很高，这个问题在槽角处加剧，从而在高漏极电压下造成栅介质迅速击穿，对于恶劣环境的静电效应以及电路中的高压尖峰耐受能力差。
发明内容
为了解决上述技术问题中的至少一个问题，本发明提供了一种积累型宽禁带半导体沟槽MOSFET器件结构，在栅电极下方通过离子注入形成N+电流通道的过程中，利用离子注入时的横向弥散效应在栅电极沟槽外侧壁自然形成N-积累型沟道和/或P-反型沟道，不需要额外的工艺即可达到增强沟道迁移率、降低器件导通电阻的目的，大幅降低了器件的复杂幅度和成本。
本发明采用如下技术方案来实现上述技术目的：一种积累型宽禁带半导体沟槽MOSFET器件结构，至少包括衬底、外延生长在衬底上的外延层、制作在外延层中的源极P+区、制作在源极P+区两侧的栅电极；
所述栅电极沟槽的正下方设置有N+电流通道，所述栅电极沟槽的两侧设置有N-积累型沟道和/或P-反型沟道，所述N+电流通道通过沟槽底部离子注入工艺制备得到且位于外延层中，所述N-积累型沟道和/或所述P-反型沟道由N+电流通道离子注入时的横向弥散效应形成，且所述N-积累型沟道和/或所述P-反型沟道紧邻栅电极沟槽外侧壁。
作为一种优选的实施方式，所述N-积累型沟道和所述P-反型沟道通过控制N+电流通道离子注入时栅电极沟槽侧壁的掩膜厚度实现。
作为一种优选的实施方式，该结构还包括P+掩蔽层，所述P+掩蔽层位于栅电极沟槽底部和N+电流通道之间，且与源极P+区电连接。通过设置P+掩蔽层对栅电极槽角进行保护，提高器件的可靠性。
作为一种优选的实施方式，该结构还包括P+埋层和P+接地柱，所述外延层包括上下依次层叠设置的外延层一和外延层二，所述P+埋层位于外延层一和外延层二之间，所述源极P+区与所述P+埋层电连接，所述N+电流通道通过离子注入在所述P+埋层中形成，所述P+接地柱用于电连接P+掩蔽层和P+埋层。
通过在沟槽下方构造P+掩蔽层、P+接地柱、P+埋层、N+电流通道形成深掩蔽结构，器件可以导通电流，同时对栅槽角有比较好的保护。
作为一种优选的实施方式，该结构还包括依次制作在外延层上的P阱区和源极N+区、制作在源极N+区和源极P+区上的源电极以及制作在衬底背面的漏电极，所述源极P+区制作在外延层中且贯穿并电连接所述P阱区和源极N+区，所述源极N+区和源极P+区与所述源电极形成欧姆接触。
作为一种优选的实施方式，所述P-反型沟道位于所述P阱区靠近栅电极沟槽侧壁位置。
作为一种优选的实施方式，所述栅电极的沟槽底部位于外延层或者P阱区内；所述P+掩蔽层位于外延层或者P阱区内。
作为一种优选的实施方式，所述栅电极的沟槽侧壁垂直或倾斜于所述外延层上表面。
本发明还提供了上述积累型宽禁带半导体沟槽MOSFET器件结构的制备方法，包括以下步骤：
在衬底上外延生长外延层，之后通过离子注入、二次外延、生长P型氧化物形成P阱区，再通过离子注入在P阱区上形成源极N+区；
进一步通过离子注入形成贯穿源极N+区、P阱区的源极P+区，在源极P+区的两侧干法刻蚀形成栅电极沟槽；
通过离子注入在外延层中形成N+电流通道，同时利用横向弥散效应自然形成N-积累型沟道和/或P-反型沟道；
最后栅介质生长、栅极多晶硅生长及刻蚀、层间介质沉积及刻蚀、源电极沉积及刻蚀，漏电极沉积，即得。
作为一种优选的实施方式，还包括以下步骤：在衬底上外延生长外延层时，依次外延生长外延层一、P+埋层和外延层、通过P型离子注入在沟槽底部形成P+掩蔽层以及P+接地柱；且且离子注入至P+埋层中形成N+电流通道。
本发明通过沟槽底部离子注入工艺形成N+电流通道，利用此道工艺在离子注入时的横向弥散效果自然形成N-积累型沟道和/或P-反型沟道，并且通过控制N+电流通道离子注入时沟槽侧壁的掩膜厚度可以仔细调控沟道掺杂浓度和厚度，使其在零栅极偏压下被PN结和MOS栅极的内建电势完全耗尽，从而形成可以提高沟道迁移率、降低器件导通电阻的常关型器件，不需要额外的工艺步骤，降低了器件的复杂幅度和成本；
进一步，通过在栅极沟槽下方构造P+掩蔽层、P+接地柱、P+埋层、N+电流通道形成深掩蔽结构，器件可以导通电流，同时对槽角有比较好的保护。
附图说明
图1～7为本发明所提供的积累型宽禁带半导体沟槽MOSFET器件结构的其中几种结构示意图；
图8为利用N+电流通道离子注入形成N-积累型沟道的原理示意图；
图9为利用N+电流通道离子注入形成N-积累型沟道的截面图；
图10为本发明所述的其中一种积累型宽禁带半导体沟槽MOSFET器件结构的制备工艺流程图；
图11为不同类型沟道在不同栅压下器件的击穿特性比较；
图12为不同类型沟道器件导通特性比较；
图13为P-反型沟道和N-积累型沟道器件的击穿特性比较；
图14为P-反型沟道和N-积累型沟道器件在相同芯片面积条件下的导通特性比较。
图中：1衬底、2外延层、21外延层一、22外延层二、3P阱区、4源极N+区、5源电极、6漏电极、7P+掩蔽层、8N+电流通道、9N-积累型沟道、10源极P+区、11P+接地柱、12源极欧姆接触区、13栅电极、14P-反型沟道、15P+埋层。
具体实施方式
下面结合具体实施例对本发明作进一步的详细说明，以使本领域的技术人员更加清楚地理解本发明。
以下各实施例，仅用于说明本发明，但不用来限制本发明的范围。基于本发明中的具体实施例，本领域普通技术人员在没有做出创造性劳动的情况下，所获得的其他所有实施例，都属于本发明的保护范围。
可以理解，空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...正面”和“在...背面”仅用于限定是相对的两个面。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
需要说明的是，当一个元件被认为是“连接”另一个元件时，它可以是直接连接到另一个元件，或者通过居中元件连接另一个元件。以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。
如图1～7所示，一种积累型宽禁带半导体沟槽MOSFET器件结构，至少包括衬底1、外延生长在衬底1上的外延层2、制作在外延层2中的源极P+区10、制作在源极P+区10两侧的栅电极13。
栅电极13沟槽的正下方设置有N+电流通道8，栅电极13沟槽的两侧设置有N-积累型沟道9和/或P-反型沟道14，其中，N+电流通道8通过沟槽底部离子注入工艺制备得到且位于外延层2中，N-积累型沟道9和P-反型沟道14由N+电流通道8离子注入时的横向弥散效应形成，且N-积累型沟道9和P-反型沟道14均紧邻栅电极13沟槽外侧壁。
可以理解的是，在离子注入形成N+电流通道8之前，首先需要在栅电极13沟槽内部制作掩膜层，通过控制沟槽侧壁掩膜的厚度即可实现其横向弥散效果的控制，具体可参见图8、9。
当栅电极13沟槽侧壁掩膜厚度较厚时，降低N+电流通道8离子注入时的横向弥散效果，从而降低P阱区靠近栅极介质层一侧的沟道浓度，自然形成P-反型沟道14，也即P-反型沟槽14位于所述P阱区靠近栅电极13沟槽侧壁位置，具体参见图3，调整P-反型沟道的掺杂和厚度，可以实现对器件阈值电压和导通电阻的调控；当栅电极13沟槽侧壁掩膜厚度较薄时，增加N+电流通道离子注入时的横向弥散效果，从而自然形成N+积累型沟道9，形成常开型器件，参见图4，零栅压下常开型器件有较大的漏电流，-20V栅压下器件可以关断，击穿电压与常开型器件基本保持一致，常开型器件沟道迁移率高，电流导通能力相比常关型器件更高，比导通电阻更低，参见图11、图12。
栅电极13沟槽侧壁掩膜厚度均匀时制备得到的器件结构如上所述，当栅电极13沟槽侧壁掩膜厚度不均匀分布时，可以一部分沟道形成P-反型沟槽14，另一部分沟道形成N-积累型沟道9，自然形成短沟道器件，可以降低器件沟道电阻，参见图2、图5、图7。
还可以理解的是，当干法刻蚀形成的栅电极沟槽具有一定的角度时，同样可形成具有一定角度的N-积累型沟道9和/或P-反型沟道14，也即在本发明中，栅电极13的沟槽侧壁既可垂直于外延层2上表面，也可倾斜于外延层2的上表面，存在一定角度，相应的，N-积累型沟道9和/或P-反型沟道14同样垂直或者具有一定的角度，具体可参见图2、图5、图6、图7。
本发明通过沟槽底部离子注入工艺形成N+电流通道，同时利用此道工艺在离子注入时的横向弥散效果自然形成N-积累型沟道和/或P-反型沟槽14，并且通过控制N+电流通道离子注入时沟槽侧壁的掩膜厚度可以仔细调控沟道掺杂和厚度，使其在零栅极偏压下被PN结和MOS栅极的内建电势完全耗尽，从而形成可以提高沟道迁移率、降低器件导通电阻的常关器件，并且不需要额外的工艺步骤，降低了器件的复杂幅度和成本。
进一步，该积累型宽禁带半导体沟槽MOSFET器件结构还包括P+掩蔽层7，P+掩蔽层7位于栅电极13沟槽底部和N+电流通道8之间，且与源极P+区10电连接。
可以理解的是，P+掩蔽层7与栅电极13沟槽底部下方的距离即可大于0，也可以等于0或者小于0，当距离小于0时，P+掩蔽层7包覆沟槽底部。在本申请中，优选的为等于0。
进一步，还包括P+埋层15和P+接地柱11，外延层二包括依次层叠设置的外延层一21和外延层二22，P+埋层15位于外延层一21和外延层二22之间，源极P+区10与P+埋层15电连接，N+电流通道8通过离子注入P+埋层15中形成，P+接地柱11用于电连接P+掩蔽层7和P+埋层15，进而实现P+掩蔽层7的接地。
可以理解的是，N+电流通道8既可以采用多个方块型结构也可采用与栅电极13沟槽长度一致的长方形结构。其中，优选的为多个方块型结构，此时，P+接地柱11的一端连接P+掩蔽层7，另一端连接方块型结构之间的P+埋层15，制作较为简便，此时N-积累型沟道9和/或P-反型沟道14同样对应的呈间隔结构。
还可以理解的是，源极P+区10可通过如下方式与P+埋层15电连接：源极P+区10在通过离子注入形式制备时，直接注入至接触P+埋层15，或另外通过接线柱等连接。
进一步，还包括制作在外延层2上的P阱区3和源极N+区4，制作在源极N+区4和源极P+区10上的源电极5以及制作在衬底1背面的漏电极6，源极P+区制作在外延层2中且贯穿并电连接P阱区3和源极N+区4，源极N+区4和源极P+区10与源电极5通过源极欧姆接触区12形成欧姆接触。
也即P+掩蔽层7、P+接地柱11、P+埋层15、N+电流通道8形成深掩蔽结构，器件可以导通电流，同时对栅电极槽角有比较好的保护。通过在源极形成欧姆接触，将源极N+区4、源极P+区10、P+埋层15、P+接地柱11、P+掩蔽层7短接在一起。
进一步，栅电极13的沟槽底部位于外延层2或者P阱区3内，P+掩蔽层7既可以位于外延层2内也可以位于P阱区3内，具体可参见图2和图7。
参见图2，在无P+埋层时，注入更深的P阱区3，同时注入更深的源极P+区，在沟槽底部注入形成电流扩展层，同时利用沟槽侧壁掩膜不均匀分布自然形成短沟道器件，降低器件沟道电阻，而且更深的P阱区3和源极P+区10可以更好的保护栅极槽角，提高器件可靠性。
参见图7，注入更深的P阱区3，同时利用沟槽侧壁掩膜不均匀分布自然形成短沟道器件，降低器件沟道电阻，同时利用更深的P阱区3更好的保护栅极槽角，提高器件可靠性。
本发明还提供了上述积累型宽禁带半导体沟槽MOSFET器件结构的制备方法，包括以下步骤：
在衬底1(宽禁带半导体材料SiC、GaN、Ga2O3、C、AlN等)上外延生长外延层2，之后通过离子注入、二次外延、生长P型氧化物形成P阱区3，再通过离子注入在P阱区3上形成源极N+区4；
进一步通过离子注入形成贯穿源极N+区4、P阱区3的源极P+区10，在源极P+区10的两侧干法刻蚀形成栅电极13的沟槽；
在沟槽侧壁制作掩膜后，通过离子注入在外延层2中形成N+电流通道8，同时利用横向弥散效应自然形成N-积累性沟道9和/或P-反型沟道14；
最后栅介质生长、栅极多晶硅生长及刻蚀、层间介质沉积及刻蚀、源电极沉积及刻蚀、漏电极沉积，即得，制备得到的结构如图2所示。
进一步，还包括以下步骤：在衬底1上外延生长外延层2时，依次外延生长外延层一21、P+埋层15和外延层22，通过P离子注入在沟槽底部形成P+掩蔽层7以及P+接地柱11的步骤，且离子注入至P+埋层15中形成N+电流通道8，得到的结构如图1所示。
下面以一个具体的案子对本发明进行更加详细的说明，具体的制备工艺如图12所示：
(1)(截面A)在宽禁带半导体材料(SiC、GaN、Ga2O3、C、AlN等)衬底1上生长N-外延层一；
(2)(截面A)在N-外延层一上生长P+埋层；
(3)(截面A)在P+埋层上生长N-外延层二；
(4)(截面A)通过离子注入、二次外延、生长P型氧化物等方式形成P阱区，通过离子注入形成源极N+区；
(5)(截面A)通过离子注入形成源极P+区；
(6)(截面A)干法刻蚀形成栅极沟槽；
(7)(截面A)通过P型离子注入形成P+掩蔽层；
(8)(截面A)通过N型离子注入形成N+电流通道，同时利用横向弥散效果自然形成N-积累型沟道；
(9)(截面B)通过P型离子注入形成P+接地柱；
(10)(截面A)栅电极介质生长、栅极多晶硅生长及刻蚀、层间介质沉积及刻蚀、栅电极沉积及刻蚀、漏电极沉积。
上述制备方法制备得到的结构如图1，该结构通过在栅极沟槽下方构造P+掩蔽层7、P+接地柱11、P+埋层15、N+电流通道8形成深掩蔽结构，器件可以导通电流，同时对栅槽角有比较好的保护；通过在源极形成欧姆接触，将源极N+区3、源极P+区10、P+埋层15、P+接地柱11、P+掩蔽层7短在一起；通过沟槽底部离子注入工艺形成N+电流通道8，利用此道工艺在离子注入时的横向弥散效果自然形成N-积累型沟道9，并且通过侧壁掩膜厚度可以仔细调控N-积累型沟道掺杂和厚度，使其在零栅极偏压下被PN结和MOS栅极的内建电势完全耗尽，从而形成可以提高沟道迁移率、降低器件导通电阻的常关型器件。上述结构至少具有如下优点：
第一，深掩蔽结构可以更好的保护栅电极沟槽角落，降低栅氧电场强度，提高器件的可靠性；
第二，沟槽底部离子注入工艺形成N+电流通道，可以通过对沟槽侧壁掩膜工艺控制离子注入的横向弥散，从而自然形成N-积累型沟道，增强沟道迁移率，降低器件导通电阻，不需要额外的工艺步骤，降低了器件的复杂幅度和成本。
第三，具有N-积累型沟道的器件在零栅压下可以关断，击穿电压与P-反型沟道保持一致，参见图13；在相同芯片面积下，积累型沟槽MOSFET器件的导通能力优于P-反型沟道，参见图14，通过调控N-积累型沟道掺杂和厚度可以形成沟道迁移率高、导通电阻低的常关型器件。
在此有必要指出的是，以上实施例仅限于对本发明的技术方案做进一步的阐述和说明，并不是对本发明的技术方案的进一步的限制，本发明的方法仅为较佳的实施方案，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种积累型宽禁带半导体沟槽MOSFET器件结构，其特征在于，至少包括衬底(1)、外延生长在衬底(1)上的外延层(2)、制作在外延层(2)中的源极P+区(10)、制作在源极P+区(10)两侧的栅电极(13)；
所述栅电极(13)沟槽的正下方设置有N+电流通道(8)，所述栅电极(13)沟槽的两侧设置有N-积累型沟道(9)和/或P-反型沟道(14)，所述N+电流通道(8)通过沟槽底部离子注入工艺制备得到且位于外延层(2)中，所述N-积累型沟道(9)和/或所述P-反型沟道(14)由N+电流通道(8)离子注入时的横向弥散效应形成，且所述N-积累型沟道(9)和/或所述P-反型沟道(14)紧邻栅电极(13)沟槽外侧壁。
2.根据权利要求1所述的积累型宽禁带半导体沟槽MOSFET器件结构，其特征在于，所述N-积累型沟道(9)和所述P-反型沟道(14)通过控制N+电流通道(8)离子注入时栅电极(13)沟槽侧壁的掩膜厚度实现。
3.根据权利要求1所述的积累型宽禁带半导体沟槽MOSFET器件结构，其特征在于，还包括P+掩蔽层(7)，所述P+掩蔽层(7)位于栅电极(13)沟槽底部和N+电流通道(8)之间，且与源极P+区(10)电连接。
4.根据权利要求3所述的积累型宽禁带半导体沟槽MOSFET器件结构，其特征在于，还包括P+埋层(15)和P+接地柱(11)，所述外延层包括上下依次层叠设置的外延层一(21)和外延层二(22)，所述P+埋层(15)位于外延层(21)和外延层(22)之间，所述源极P+区(10)与所述P+埋层(15)电连接，所述N+电流通道(8)通过离子注入所述P+埋层(15)中形成，所述P+接地柱(11)用于电连接P+掩蔽层(7)和P+埋层(15)。
5.根据权利要求1～4任一项所述的积累型宽禁带半导体沟槽MOSFET器件结构，其特征在于，还包括依次制作在外延层(2)上的P阱区(3)和源极N+区(4)、制作在源极N+区(4)和源极P+区(10)上的源电极(5)以及制作在衬底(1)背面的漏电极(6)，所述源极P+区(10)制作在外延层(2)中且贯穿并电连接所述P阱区(3)和所述源极N+区(4)，所述源极N+区(4)和源极P+区(10)与所述源电极(5)形成欧姆接触。
6.根据权利要求5所述的积累型宽禁带半导体沟槽MOSFET器件结构，其特征在于，所述P-反型沟道14)位于P阱区靠近栅电极(13)沟槽侧壁位置。
7.根据权利要求5所述的积累型宽禁带半导体沟槽MOSFET器件结构，其特征在于，所述栅电极(13)的沟槽底部位于外延层(2)或者P阱区(3)内；所述P+掩蔽层(7)位于外延层(2)或者P阱区(3)内。
8.根据权利要求1所述的积累型宽禁带半导体沟槽MOSFET器件结构，其特征在于，所述栅电极(13)的沟槽侧壁垂直或倾斜于所述外延层(2)上表面。
9.权利要求1～8任一项所述的积累型宽禁带半导体沟槽MOSFET器件结构的制备方法，其特征在于，包括以下步骤：
在衬底(1)上外延生长外延层(2)，之后通过离子注入、二次外延、生长P型氧化物形成P阱区(3)，再通过离子注入在P阱区(3)上形成源极N+区(4)；
进一步通过离子注入形成贯穿源极N+区(4)、P阱区(3)的源极P+区(10)，在源极P+区(10)的两侧干法刻蚀形成栅电极(13)沟槽；
通过离子注入在外延层(2)中形成N+电流通道(8)，同时利用横向弥散效应自然形成N-积累型沟道(9)和/或P-反型沟道(14)；
最后栅介质生长、栅极多晶硅生长及刻蚀、层间介质沉积及刻蚀、源电极沉积及刻蚀，漏电极沉积，即得。
10.根据权利要求9所述的制备方法，其特征在于，还包括以下步骤：
在衬底(1)上外延生长外延层(2)时，依次外延生长外延层一(21)、P+埋层(15)和外延层(22)、通过P型离子注入在沟槽底部形成P+掩蔽层(7)以及P+接地柱(11)；且离子注入至P+埋层(15)中形成N+电流通道(8)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202311131129.1A CN117080249A (zh) | 2023-08-31 | 2023-08-31 | 一种积累型宽禁带半导体沟槽mosfet器件结构及其制备方法 |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117080249A true CN117080249A (zh) | 2023-11-17 |
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ID=88709756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311131129.1A Pending CN117080249A (zh) | 2023-08-31 | 2023-08-31 | 一种积累型宽禁带半导体沟槽mosfet器件结构及其制备方法 |
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| CN (1) | CN117080249A (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117810265A (zh) * | 2024-02-28 | 2024-04-02 | 湖北九峰山实验室 | 一种宽禁带半导体沟槽mosfet器件及其制造方法 |
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| CN117878157B (zh) * | 2024-03-07 | 2024-05-24 | 湖北九峰山实验室 | 一种沟槽mosfet器件及沟槽mosfet器件阵列 |
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2023
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