KR101233953B1 - 쇼트키 장치 및 형성 방법 - Google Patents

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Abstract

복수의 유닛 셀을 갖고, 각각은 쇼트키 컨택트 부(13)를 가지며, 역 바이어스 전압 조건 동안, 그 장치의 표면에 대해서, 수직 및 수평 방향으로 공핍 영역(depletion regions)을 유발하는 터미네이션 구조(22; termination structure)에 의해 둘러싸인 쇼트키 장치(5).
유닛 셀, 에피택셜 층, 순방향 바이어스, 도펀트 농도, 인터페이스

Description

쇼트키 장치 및 형성 방법{SCHOTTKY DEVICE AND METHOD OF FORMING}
본 발명 명세서는 일반적으로 반도체 장치 및 프로세스에 관한 것이고, 좀더 구체적으로는 쇼트키 장치(a Schottky device)를 갖는 반도체 장치, 및 반도체 기판에 쇼트키 장치를 배치하는 프로세스에 관한 것이다.
종래의 쇼트키 다이오드는 일반적으로 역 바이어스 전압이 증가함에 따라 급속히 증가하는 높은 누설 전류를 가짐으로써, 장치 성능을 떨어뜨린다. 게다가, 쇼트키 영역에서 고 전계의 초래는 쇼트키 영역의 브레이크다운, 비교적 낮은 브레이크다운 전압에서 장치의 잠재적인 손상을 유발한다. 그러므로, 누설 전류를 제한하고 더 큰 브레이크다운 전압을 제공하는 장치 및 방법이 유용할 것이다.
도 1은 본 명세서에 따른 쇼트키 장치의 단면도이다.
도 2 내지 도 9는 본 명세서에 따른 제조 프로세스의 다양한 단계에서의 도 1의 쇼트키 장치를 도시한다.
도 10 및 도 11은 본 명세서의 특정 실시예에 따른 도 1의 쇼트키 장치의 3차원 도면이다.
도 12 내지 도 14는 본 명세서의 대안적인 실시예에 따른 쇼트키 장치의 단 면도이다.
도 15 및 도 17은 본 명세서의 대안적인 실시예에 따른 쇼트키 장치의 단면도이다.
도 16은 도 15의 쇼트키 장치의 평면도이다.
장치의 쇼트키 영역을 고 전계로부터 차단하기 위해 RESURF 액션을 이용하는 측방향 RESURF(lateral reduced surface field) 쇼트키 장치가 개시된다. 수평 및 수직 방향으로 쇼트키 컨택트를 갖는 영역을 공핍시킴으로써, 역 바이어스 전압이 증가함에 따라 쇼트키 컨택트에서 보여지는 전계를 좀더 효과적으로 클램프하는 더블 RESURF 쇼트키 장치가 소개되었다. 이 더블 RESURF 액션은 쇼트키 장치 내에서 역 바이어스 조건에서의 높은 누설 전류에 영향을 덜 받게 한다. 본 명세서의 쇼트키 장치는 도 1 내지 도 13을 참조하면 더 잘 이해된다.
도 1은 본 명세서의 특정 실시예에 따른 벌크 기판(10)의 위치(5)에 배치된 쇼트키 장치의 단면도를 도시한다. 도 2 내지 도 12는 이하에서 도 1의 쇼트키 장치를 형성하기 위한 구체적인 처리 흐름을 개시한다.
도 2는 상층(21)을 포함하는 벌크 기판(10)을 도시한다. 일 실시예에서, 벌크 기판(10)은 실리콘 같은 P-도핑 단결정 기판 반도체 기판(a P-doped mono-crystalline substrate semiconductor substrate)이다. 그러나, 벌크 기판(10)은, 예를 들면 실리콘-온-절연체(silicon-on-insulator), 실리콘 온 사파이어(silicon on sapphire), GaAs 등의 다른 실시예를 포함할 수 있다. 일 실시예에서, 약 1e15 내지 1e19/㎝＾3의 범위의 P-타입 도핑 농도를 갖는 실리콘의 벌크 기판(10)이 사용되는 한편, 층(21)은 벌크 재료와 반대되는 도전성 타입을 갖는 기판의 도핑 부분이다. 예를 들면, 층(21)은, 약 1e18 내지 1e19/㎝＾3의 범위 통상 1 내지 2x1e19/㎝＾3의 범위 내의 도핑 농도를 갖는 N-도핑 층일 수 있다.
일 실시예에서, 층(21)은 최종 장치에 NBL(N-타입 매립 층)을 생성하기 위한 것이고, 공지된 도펀트 주입 기술을 이용해서, 안티몬(antimony) 같은 N-타입 종(species)을 주입함으로써 형성될 수 있다.
하나의 대안적인 실시예에서는, 분리층(21)이 필요하지 않다. 예를 들면, 고유하게 도핑된 상층(21) 없이 1e18 내지 3e19/㎝＾3 또는 1 내지 2x1e19/㎝＾3 범위 내의 N-타입 도펀트 농도를 갖는 벌크 기판이 사용될 수 있다. 그러므로, 하나의 대안적인 실시예에서, 층(21)은 단지 벌크 기판(10)의 상부를 나타낼 뿐이다.
도 3은 에피택셜 층(12)의 형성에 뒤이은 위치(5)를 도시한다. 일반적으로 에피택셜 층(12)은 벌크 기판(10)과 유사한 반도체 재료를 포함할 것이다. 논의의 목적을 위해서, 에피택셜 층(12)은 층(21) 위에 있는, 에피택셜 실리콘 층으로 가정된다. 형성된 에피택셜 층(12)은 층(21)에 반대되는 도전성 타입을 갖는데, 즉 P-도핑 에피택셜 층이 현재의 설명에 묘사되어 있다. 다양한 실시예에서, 층(12)은 2 내지 4 마이크론, 2.5 내지 3.5 마이크론, 또는 3.25 마이크론 내지 3.75 마이크론 범위의 두께를 갖는다. 층(12)의 종래의 P-타입 도펀트 농도는 약 2 내지 5e15/㎝＾3의 범위이다. 일 실시예에서, 에피택셜 형성에 뒤이은 도펀트 종을 주입하는 것은 도핑된 에피택셜 층(12)을 형성한다. 다른 실시예에서, 에피택셜 형 성 동안 도펀트 종이 제공된다. 도 2 및 도 3의 특정 실시예가 벌크 기판 위에 놓인 에피택셜 층을 개시하지만, 본 명세서에서는 쇼트키 장치를 생성하는데 에피택셜 층을 사용할 필요가 없다는 것이 이해될 것이다. 예를 들면, 층(10)은 처리되지 않은 벌크 기판일 수 있는 한편, 층들(21 및 12)은 벌크 기판의 도핑 부분일 수 있다.
도 4는 마스크 층(101)의 형성에 뒤이은 위치(5)를 도시한다. 마스크 층(101)은 에피택셜 층(12)에 반대되는 도전성 타입을 갖도록 형성되는 하나 이상의 웰 영역들의 위치를 정의하는 개구(121)(부분적으로 도시됨)를 갖는다. 영역(11)은 비록 더 강하게 도핑되기는 하지만, 에피택셜 층(12)과 동일한 도전성 타입의 도핑 영역이다. 예를 들면, 영역(11)은 1 내지 5e16/㎝＾3의 범위 또는 2 내지 3e16/㎝＾3의 범위 내의 도핑 농도를 가질 수 있다. 도 1에 도시된 바와 같이, 영역(11)의 하부만이 최종 쇼트키 장치에 남을 것이다. 일 실시예에서 층(11)은, 붕소(Boron)와 같은 P-타입 종을 주입함으로써 형성된다.
도 5는 도 1의 쇼트키 장치를 위한 드리프트 영역을 포함하는 N-타입 영역(22)의 형성에 뒤이은 위치(5)를 도시한다. 영역(22)은 일반적으로 영역과 동일한 마스크 층(101)을 사용해서 형성된다. 영역(22)은 반대되는 도전성 타입을 갖는 영역 내에서 형성된다. 예를 들면, 영역(22)이 N-타입 영역인 경우, 영역 11과 12의 조합인 P-타입 영역 내에 및 P-타입 영역에 인접하여 형성된다. N-웰(22)의 도펀트 농도는 약 2 내지 4e16/㎝＾3이고, 영역(11)의 형성에 뒤이어서 인을 주입함으로써 형성될 수 있다. 다중 웰 영역이 묘사된 절차를 사용해서 동일 반도체 장치상에 동시에 형성될 수 있다는 것이 이해될 것이다. 특정 실시예에서, 영역(22)과 유사한 웰들은 로직 장치를 포함할 것이다. 영역(22)에는 쇼트키 영역이 배치되어, 본 명세서에서 아주 상세하게 논의되는 바와 같이, 역 바이어스 조건인 동안에는 전압-차단 능력(voltage-blocking capability)과, 순방향 바이어스된 경우에는 양호한 온-저항(on-resistance) 특성을 제공한다.
도 6은 영역(12 및 22) 내에 각각 유전체 영역(31 및 32)을 형성하는데 뒤이은 위치(5)를 도시한다. 일반적으로, 유전체 영역들(31 및 32)은 임의의 적당한 얕은 트렌치 분리 프로세스(shallow trench isolation process)를 이용해서 형성된 산화 영역이다. 대안적인 실시예에서, 유전체 영역들(31 및 32)은 영역(12 및 22) 상에 형성될 수 있다.
도 7은 영역(12)과 동일한 도전성 타입의 영역(13)의 형성에 뒤이은 위치(5)를 도시한다. 예를 들면, 영역(13)은 공지된 마스킹 기법을 사용해서 형성된 P-타입 영역일 수 있다. 특정 실시예에서, P-타입 영역(13)은 P-바디(body)로 나타내고, 약 1 내지 5e17/㎝＾3의 영역(12)보다 큰 도펀트 농도를 가질 것이며, 붕소와 같은 P-타입 종을 주입함으로써 형성될 수 있다. 도시된 바와 같이, 영역(12)은 영역(22)에 직접 인접하지만, 영역(12)의 일부는 부분적으로, 또는 전체로 영역 13과 22 사이에 존재할 수 있다.
도 8은 도핑된 영역(24)의 형성에 뒤이은 위치(5)를 도시한다. 또한 싱커(sinker)로서 언급되는, 도핑된 영역(24)은 층(21)과 동일한 도전성 타입(극성)을 가지며, 그에 의해 매립 층(21)에 전기적으로 접속된다. 영역(24)의 도펀트 농 도는 일반적으로 매립 층(21)의 도펀트 농도보다 크고, 1e17 내지 1e19/㎝＾3의 범위에 있다. 일 실시예에서, 영역(24)은 인과 같은 N-타입 종을 주입함으로써 형성된다. 도 9는 도핑된 영역(14 및 23)의 형성에 뒤이은 위치(5)를 도시한다. 도핑된 영역(23)은 일반적으로 도핑된 영역(24 및 22)에 대한 연결(ties)로서 나타내는 컨택트(contancts)를 형성한다. 도핑된 영역(14)은 영역(13)에 대하여 연결을 형성하며, 여기서 영역(13 및 14)은 동일한 도전성 타입이다. 영역(14 및 23)의 대표적인 도펀트 농도는 약 5e19 내지 1e20/㎝＾3의 범위에 있다.
도 1은 도전 층(41)의 형성에 뒤이은 위치(5)를 도시하는데, 도전층(41)의 일부는 자신과 그 아래 놓인 영역(22) 간의 적절한 일 함수 차이(work function differential)를 가져서 영역(22)에의 쇼트키 컨택트가 된다. 일 실시예에서, 도전 층(41)은 코발트 금속의 증착 및 어닐링에 의해 형성된 실리사이드(41)이다. 실리사이드(41)에는 단자(53)가 연결되는 것으로 도시된다. 용어 "단자(terminal)"는 도 1의 쇼트키 장치의 일부에 대하여 인터페이스하는 도전성 소자 또는 도전성 소자의 일부를 가리키는데 널리 사용된다. 단자는 대체로 접촉하는 쇼트키 장치의 영역보다 더 큰 도전성을 가질 것이다. 예를 들면, 금속이나 강하게(heavily) 도핑된 폴리 실리콘으로 형성된 도전 트레이스 또는 컨택트 비아(a contact via)가 대체로 단자를 형성할 것이다. 일 실시예에서, 실리사이드(41)는 쇼트키 장치의 애노드를 형성하는 도전성 구조의 일부인 한편, 단자(52)는 웰 타이(23;well tie)와 인터페이스하고 쇼트키 장치에 대하여 캐소드 컨택트를 형성하는 도전성 구조의 일부이다.
도 1은 또한, 영역(22)의 타이(23)를 영역(24)의 타이(23)에 연결하는, 금속 트레이스 같은 도전성 커넥션인 커넥션(45)을 도시한다는 것을 주의한다. 단자들(51 및 52)은 커넥션(45)의 일부 또는, 커넥션(45)으로부터 분리된 것으로 고려될 수 있다. 대안적인 실시예에서, 커넥션(45)은, 본 명세서에서 더 기술되는 바와 같이, 애노드(53)와 타이(23) 사이의 영역(24)에의 커넥션으로 대신할 수 있다.
실리사이드(41)는 반대 도전성 타입의 제1 영역 및 제2 영역과 접촉해 있다. 일 실시예에서, 제1 영역은 영역(11, 12, 13 및 14)에 의해 형성된 P-타입 영역인 반면, 제2 영역은 영역(22 및 23)에 의해 형성된 N-타입 영역이다. 쇼트키 장치의 단자(52)는 타이 영역(23)을 통해서 영역(22)에 전기적으로 접속되어 있다. P-타입 영역(11)의 적어도 일부는 영역(22)의 바로 아래에 놓여있고 P-타입 영역(12, 13 및 14)을 통해서 실리사이드(41)에 전기적으로 접촉해 있다.
도 10은 쇼트키 장치의 특정 실시예의 3차원적인 표현을 도시한다. 실리사이드(41)는 명확함을 위해, 도시하지 않았고 대체로 분리 영역(31 및 32) 사이의 인터리브 구조를 위에 두어, 단자(53)와 접촉해 있음(도 1에 도시된 바와 같이)에 유의한다. 좀더 구체적으로, 도 10은 쇼트키 장치의 평면도에서 보이는 바와 같이, 영역(13 및 22)으로 형성된 인터리브 구조를 도시한다. 예를 들면, 공통 인터페이스 위치(131)는 영역(22)의 인터리브 구조와 영역(13)의 인터리브 구조 사이에서 공유되어, 쇼트키 장치의 상면에 실질적으로 직교하는 평면 인터페이스를 형성한다. 공통 인터페이스(131)는 영역(12 및 22)의 전체 깊이를 따라서 영역(13 및 22)에 의해 공유될 수 없는 경우가 있고, 그 부분의 p-타입 영역(12)은 영역(22)과 인터페이스할 수 있음으로써, 영역들(13 및 22)을 분리한다는 것을 주의한다.
영역(22)의 인터리브 구조는 또한 영역(13)과 공통 인터페이스(132)를 공유하여 일반적으로 쇼트키 장치의 상면과 공통 인터페이스(131)에 의해 형성된 평면에 실질적으로 직교하는 평면 인터페이스를 형성한다. 영역(11, 12 및 13)은 공통 도전성 타입을 갖는 영역을 만들고, 실질적으로 평면 인터페이스가 영역(22)의 인터리브 구조와 아래에 놓인 영역(11) 사이에 형성된다는 것을 유의한다. 이 인터페이스는 공통 인터페이스(131 및 132)에 의해 형성된 면에 실질적으로 직교한다. 일 실시예에서, 영역(13)의 P-타입 인터리브 구조는 매립 층(11)으로 연장한다. 하나의 대안적인 실시예에서, 영역(13)의 P-타입 인터리브 구조는 영역(22) 내에서 중단한다. 본 명세서에 사용된 바와 같이, 실질적으로 직교하는 면들은 서로에 상대적으로 90도 각도, 85 내지 95도 각도, 및 80 내지 100도 각도인 면을 포함한다.
도 11은 본 명세서의 대안적인 실시예의 3차원 도면을 도시한다. 구체적으로, 도 11은 도 10에 묘사된 것과 유사한 쇼트키 장치를 도시한다. 그러나, 영역(13 및 22)의 인터리브 구조를 갖는 대신, 인터리브 구조가 없는 영역(13 및 22)과 유사한 논-인터리브 구조가 도시된다.
동작시에, 순방향 바이어스의 경우, 도 1의 개시된 쇼트키 장치는 애노드(53)로부터 캐소드(52)로 전류를 전달한다. 그러나, 실리사이드(41) 아래 놓인 N-타입 영역(22)에 형성된 쇼트키 영역(25)은 역 바이어스 조건에서 역방향의 전류 흐름을 제한한다. 역 바이어스 조건에서, 도 1의 쇼트키 장치는 다중 방향으로부터 영역(22)으로 연장하는 공핍 영역(depletion region)을 형성한다. 먼저, 영 역(22)은 도 1에 도시된 바와 같이 왼쪽에서 오른쪽으로(left-to-right), 즉 영역(13)으로부터 공핍된다. 다음으로, 영역(13 및 22)이 인터리브된 경우, 영역(22)은 도 1을 도시하는 페이지 내로 및 페이지 밖으로 공핍된다. 이러한 제1 및 제2 공핍 액션들이 영역(22)과 실리사이드(41) 사이의 인터페이스와 실질적으로 평행한 면에 평행한 방향으로 영역(22)을 공핍시킨다는 점에서 단일-RESURF(Reduced Surface Field) 액션을 유발한다. 마지막으로, 캐소드(52)가 영역(24)을 통해서 매립 층(22)에 전기적으로 연결되기 때문에, 영역(11)은 역 바이어스인 동안 공핍됨으로써, 영역(22)과 실리사이드(41) 사이의 인터페이스에 의해 형성된 평면에 실질적으로 직교하는 제2 면에서 역 바이어스인 동안 영역(22)의 공핍을 증대시킨다. 이하로부터의 공핍 액션이 포함되는 경우, 효과는 더블-RESURF 액션으로 일컬어진다.
역 바이어스 동안 영역(22) 내의 왼쪽으로부터 오른쪽으로 형성된 공핍 영역은 역 바이어스 전압이 증가함에 따라서 실리사이드(41) 아래에 놓인 쇼트키 영역을 지나서 분리 영역(32)으로 연장할 것이다. 역 바이어스 전압이 증가함에 따라서 쇼트키 영역을 지난 공핍 영역의 이러한 연장은 쇼트키 영역에서 보여지는 전계를 실질적으로 클램프하고, 이에 따라서 쇼트키 영역을 통해 역 누설 전류를 제한한다. 이러한 클램핑 효과의 결과로서, 도 1의 쇼트키 장치는 종래의 장치보다 역 바이어스 조건에서 높은 누설 전류에 실질적으로 덜 영향을 받는다.
대안적인 실시예에서, 쇼트키 장치의 캐소드(52) 대신에 애노드(53)가 영역(24)의 타이(23)에 연결될 수 있다. 이러한 구성에서는, 역 바이어스 전압은 영 역(11)의 공핍 또는 층(22)의 바닥으로부터의 더블 RESURF 액션의 결과를 가져오지 않는다.
도 12는 본 명세서의 대안적인 실시예의 단면도를 도시한다. 구체적으로, 도 12의 쇼트키 장치는 도 1의 쇼트키 장치와 유사하고, 유사한 영역들은 공통적으로 번호가 매겨진다. 그러나, 공통의 도전성 타입을 갖는 분리 층들(separate layers)(11 및 13)을 구현하는 대신, 단지 단일 영역(211)이 구현된다. 실리사이드(41)의 형성에 앞서 유전체 층(202)이 배치되고 쇼트키 영역(225)으로부터 타이 영역(23)을 분리한다. N-타입 영역(222)이 에피택셜 층(12) 내에 배치되어 P-타입 영역(211)의 일부 위에 놓인다. N-타입 영역(222)은, N-타입 영역의 두께가 실시예에 따라 변할 수 있다는 사실을 강조하기 위해 이전의 실시예의 N-타입 영역(22)보다 훨씬 얇게 도시되어 있음을 주의한다. 실리사이드(41)의 형성에 뒤이어, 쇼트키 영역(225)이 N-타입 영역(222)에 생길 것이다. 도 12의 장치의 동작은 도 1의 장치의 동작과 유사하며, 여기서 측방향으로 공핍이 발생하여 고전압 역 바이어스 조건인 동안 쇼트키 영역(225)을 보호할 것이다.
도 13은 본 명세서의 대안적인 실시예의 단면을 도시한다. 구체적으로, 도 13의 쇼트키 장치는 도 12의 쇼트키 장치와 유사하다. 도 12와 도 13 사이의 유사 영역들은 공통적으로 번호가 매겨진다. 도 13의 쇼트키 장치는, 유전페 스페이서(204;dielectric spacer)가 영역(31)과 실리사이드(41) 사이의 P-타입 영역(211) 위에 배치된다는 점에서 도 12의 쇼트키 장치와 다르다. 이러한 방식으로, 쇼트키 영역(225)의 길이는 유전체 스페이서들(202 및 204) 사이의 거리이다. 도전성 커 넥션(246)은 실리사이드(41)를 타이 영역(14)에 접속시킨다.
도 14는 본 명세서의 대안적인 실시예의 단면을 도시한다. 구체적으로, 도 14의 쇼트키 장치는 도 10의 쇼트키 장치와 유사하다. 도 14와 도 10의 유사 영역들은 공통적으로 번호가 매겨진다. 도 14의 쇼트키 장치는 유전체 스페이서들(232 및 233)이 영역(13 및 22) 내의 기판(10) 위에 배치되는 점에서 도 10의 쇼트키 장치와 다르다. 이러한 방식으로, 쇼트키 영역의 길이는 유전체 스페이서들(233 및 232) 사이의 거리이다. 도전성 커넥션(247)은 실리사이드(41)를 타이 영역(14)에 접속시킨다.
도 15는, 전술한 바와 같이, 더블 RESURF 단자를 사용하는 쇼트키 장치의 대안적인 실시예를 도시한다. 도 15에 도시된 쇼트키 장치는 쇼트키 장치를 형성하는 복수의 유닛 셀을 포함한다. 유닛 셀(362)은 명확하게 식별되며, 제2 도전성 타입(즉, N-타입)의 영역(312)의 일부에 의해 그 측방이 둘러싸여져 있으면서, 또한 이 영역(312)의 일부 위에 놓여져 있는 제1 도전성 타입(즉, P-타입)의 영역(314)을 포함한다. 더욱이, 유닛 셀(362)은 영역(312)에 형성되고 도전층(341)이 인터페이스하는 쇼트키 컨택트를 포함한다. 비슷한 방식으로, 유닛 셀(361)의 쇼트키 컨택트 면적이 유전체 층(331)으로 인해 유닛 셀(362)의 쇼트키 컨택트 면적만큼 크지는 않지만, 유닛 셀(361)이 또한 형성된다. 순방향 바이어스 전압 조건인 동안, 전류는 유닛 셀의 쇼트키 컨택트를 통해서 애노드(353)로부터 층(321)으로 흐르고, 마지막으로 영역들(324 및 323)을 통해서 캐소드(352)로 흐른다. 영역(312), 층(321), 영역(324), 및 층(323)은 모두 공통 도전성 타입임을 주의한다. 논의의 목적을 위해서, 각 영역들 및 층들은 N-타입이며, 영역(312)은, 장치의 다른 위치에 형성된 로직 게이트들의 확장 도핑과 유사한 1e15 내지 1e16/㎝＾3의 도핑 농도를 갖고, 층(321), 영역(324), 및 층(323)은, 전술한 바와 같이, 층(21), 영역(24), 및 층(23) 각각의 도핑 농도와 유사한 도핑 농도를 갖는다.
역 바이어스 전압 조건인 동안, 각 유닛 셀의 N-타입 영역 및 P-타입 영역 인터페이스를 따라서 공핍 영역이 형성된다. 예를 들면, 이것은 역 바이어스 전압 조건에 응답해서 영역(313)과 영역(314) 사이에 공핍 영역이 형성되도록 한다. 역 바이어스 전압이 충분히 큰 경우, 영역(313)과 영역(314) 사이의 위치는 완전히 공핍됨으로써, 어떠한 전류도 역 방향으로 흐르지 못하도록 막는다. 쇼트키 장치를 보호하기 쉽도록, 층(311)과 층(322)을 포함하는 터미네이션 구조(370;termination structure)가 형성된다. 층(311)은 P-타입 층(322)이고, 층(321) 위에 놓이며 층(321)에 접하도록 형성된다. 또한 층 321은 N-타입 층(322) 위에 놓여서 접하고, 측방향으로 영역(324)에 접한다. 층(311)과 층(321) 사이의 인터페이스의 깊이(381)는 쇼트키 컨택트들이 형성되는 면으로부터 측정할 때, 영역(313)의 깊이(382)보다 더 깊다. 대체로, 반드시 그럴 필요는 없지만, 층(322)의 도펀트 농도는 층(312)의 도펀트 농도보다 다소 클 것이다. 일 실시예에서, 층(312)의 도핑 농도는 전술한 층 22의 도핑 농도와 유사할 것이다.
도 16은 도 15의 장치의 평면도를 도시하며, 도 15의 단면도는 도 16의 선(350)으로 정의된 면을 절취한 것이다. 도 16은, 각각이 N-타입 영역으로 둘러싸인 P-타입 구조를 포함하는, 유닛 셀들(361-366)을 포함하는 복수의 유닛 셀을 포함한다. 유닛 셀들의 형상은 변할 수 있다는 것은 이해될 것이다. 예를 들면, 각각의 유닛 셀(363-366)이 실질적으로 원형의 P-타입 구조를 갖는 사각형인 반면, 대안적인 형상의 P-타입 구조는 다른 유닛 셀 형상을 정의하는데 사용될 수 있다(예를 들면, 타원형의, 직사각형의, 육각형의, 및 줄무늬가 있는 P-타입 구조가 사용될 수 있다). 영역(312)과의 인터페이스에서 쇼트키 컨택트를 형성하는 도전층(341)은 경계(342) 내에 위치한다. 유전체 층(321)은 경계들(342 및 332) 사이에 위치한다. 터미네이션 구조(370)는 경계들(323 및 321) 사이에 위치한다. 층(322) 및 터미네이션 구조(370)는 도시된 실시예에서 일치하는 경계들(coincident boundary)을 가짐을 주의한다. 영역(324)은 도시된 바와 같이 경계(323)의 외부에 존재한다. 터미네이션 구조(370)는 유닛 셀들(313-317) 둘러싸는 환형(annular) 구조이다. 본 명세서에 사용된 바와 같이, 환형 구조는 그 중심에 개구를 갖는 닫힌 형상을 의미하며, 예로서 링 같은 닫힌 원형 구조, 322로 형성되는 직사각형 구조 같은 닫힌 직사각형 구조 및 다른 형상-구조가 있다.
터미네이션 구조(370)는 순방향 바이어스 동작 동안 쇼트키 장치의 동작에 영향을 주지 않는다. 그러나, 역 바이어스 조건인 동안, 층(311)(도 15)으로부터 위쪽 및 바깥쪽으로 확장된 공핍 영역은 유닛 셀(361)의 쇼트키 컨택트에서 그리고 아래에서의 N-타입 영역(312)의 신속한 공핍을 용이하게 하므로, 터미네이션 구조에 인접한 유닛 셀들의 쇼트키 장치는 역 바이어스 동안 발생하는 전계의 손상으로부터 보호된다. 유전체 층(331)은 쇼트키 컨택트가 유닛 셀(361)과 터미네이션 구조(370) 사이에 형성되는 것을 막으므로, 캐소드 컨택트(323)에 가장 인접한 쇼트 키 컨택트는 P-영역들(313 및 314) 사이의 쇼트키 컨택트임을 유의한다.
도 17은 유닛 셀들의 P-타입 구조를 둘러싸는 N-타입 영역을 정의하는 본 발명에 따른 쇼트키 장치의 대안적인 실시예를 도시한다. 유닛 셀의 P-타입 구조를 둘러싸는 N-타입 영역은 영역(312)과 영역(410)을 포함한다. 일 실시예에서, 영역(410)은 5e16 내지 5e17/㎝＾3의 범위의 대표적인 도핑 농도를 갖는 NDPLI 타입 주입(implant)이다. 영역(410)의 사용은 쇼트키 장치의 역 바이어스 특성을 저하시키지 않고 순방향 전도를 향상시킬 수 있다.
본 명세서의 방법 및 장치는 플렉시블한(flexible) 구현을 제공한다. 특정한 구체적인 예시들을 사용해서 기술되었지만, 당업자에게는 그러한 예들은 설명적인 것이고, 많은 변형이 존재한다는 것이 자명하다. 예를 들면, 다양한 형태의 배치와 도핑 기술 및 장치들은 현재 본 명세서에서 기재된 바와 같은 방법을 채용해서 사용하는데 적합할 수 있다. 그러한 일례가 각 유닛 셀의 P-타입 영역으로 크게 도핑된 컨택트(타이)의 사용일 수 있다. 또한, 본 명세서의 일 실시예는 여기서 상세하게 도시되고 기술되었지만, 그 특정 변형에 따라, 본 명세서의 교시(teaching)를 통합하는 많은 다른 변화된 실시예들이 당업자에 의해 쉽게 구성될 수 있다. 이점, 그외의 장점, 및 문제에 대한 해결책이 특정 실시예에 따라 상술되었다. 그러나, 임의의 이점, 장점 및 해결책이 나타나거나 보다 명백해지도록 할 수 있는 이점, 장점, 문제에 대한 해결책, 및 다른 구성요소(들)가, 임의의 혹은 모든 청구 범위의 결정적, 필수적, 또는 가장 중요한 특징이나 요소인 것으로 해석되지는 않는다. 따라서, 본 명세서는 여기서 기술된 특정 형식에 한정되도록 의도 되지 않지만, 이에 반해, 본 명세서의 사상과 범주 내에 합리적으로 포함될 수 있는 한, 그러한 대안, 변형 및 등가물을 커버하도록 의도된다.

Claims (20)

  1. 쇼트키 장치 형성 방법으로서,
    반도체 기판의 제1 위치에 제1 유닛 셀을 형성하는 단계와 - 상기 제1 유닛 셀은 쇼트키 컨택트, 및 제2 도전성 타입의 제1 영역에 의해 횡방향으로 둘러싸여져 있으면서 상기 제1 영역 위에 놓여지는 제1 도전성 타입의 구조를 포함하고, 상기 쇼트키 컨택트는 상기 제1 영역과의 쇼트키 컨택트임 -,
    상기 제2 도전성 타입의 제1 층, 상기 제1 층 위에 놓이면서 상기 제1 층에 인접하고 또한 상기 제1 영역에 인접하는 상기 제1 도전성 타입의 제2 층 - 제1 인터페이스가 상기 제1 층 및 상기 제2 층에 의해 형성되고, 상기 쇼트키 컨택트에 의해 형성된 평면에 대한 상기 제1 인터페이스의 깊이는 상기 쇼트키 컨택트에 의해 형성된 평면으로부터 가장 먼 위치에서의 상기 제1 유닛 셀 구조의 깊이보다 큼 -, 및 상기 제2 층 위에 놓이면서 상기 제2 층에 인접하는 상기 제2 도전성 타입의 제3 층 - 제2 인터페이스가 상기 제3 층 및 상기 제2 층에 의해 형성됨 - 을 포함하는 터미네이션 구조(termination structure)를 상기 반도체 기판의 제2 위치에 형성하는 단계와,
    상기 반도체 기판의 제3 위치에 캐소드 컨택트를 형성하는 단계 - 평면도로 보는 경우, 상기 터미네이션 구조는 상기 제1 유닛 셀과 상기 캐소드 컨택트 사이에 있음 -
    를 포함하는 쇼트키 장치 형성 방법.
  2. 제1항에 있어서,
    상기 터미네이션 구조는 상기 제1 유닛 셀을 둘러싸는 환형 구조를 포함하고, 상기 제3 층은 상기 환형 구조의 일부인 쇼트키 장치 형성 방법.
  3. 제1항에 있어서,
    상기 제1 유닛 셀을 포함하는 복수의 유닛 셀을 형성하는 단계를 더 포함하는 쇼트키 장치 형성 방법.
  4. 제1항에 있어서,
    상기 제1 층에 전기적으로 연결된 캐소드 컨택트를 형성하는 단계를 더 포함하는 쇼트키 장치 형성 방법.
  5. 제4항에 있어서,
    상기 제1 층에 전기적으로 연결된 상기 제2 도전성 타입의 제2 영역을 형성하는 단계를 더 포함하며, 상기 캐소드 컨택트는 상기 제2 영역을 통해서 상기 제1 층에 전기적으로 연결되고, 상기 제2 영역은 상기 제1 영역에서보다 더 큰 도펀트 농도를 갖는 쇼트키 장치 형성 방법.
  6. 제5항에 있어서,
    상기 제2 영역은 상기 제3 층에 인접하는 쇼트키 장치 형성 방법.
  7. 제1항에 있어서,
    상기 제1 도전성 타입은 P-도핑된 것이고 상기 제2 도전성 타입은 N-도핑된 것인 쇼트키 장치 형성 방법.
  8. 제1항에 있어서,
    상기 터미네이션 구조 및 상기 제1 유닛 셀의 구조 위에 놓이면서 이것들에 인접하는 유전체 층을 형성하는 단계를 더 포함하는 쇼트키 장치 형성 방법.
  9. 제1항에 있어서,
    상기 제1 층은 상기 제1 영역 아래에 놓이는 쇼트키 장치 형성 방법.
  10. 제9항에 있어서,
    상기 제1 층은 상기 제1 영역에 인접하는 쇼트키 장치 형성 방법.
  11. 삭제
  12. 제1항에 있어서,
    상기 유닛 셀은 상기 쇼트키 컨택트를 형성하는 도전성 구조 아래에 놓이면서 상기 도전성 구조에 인접하는 유닛 셀을 더 포함하는 쇼트키 장치 형성 방법.
  13. 쇼트키 장치로서,
    반도체 기판의 제1 위치에서의 제1 유닛 셀과 - 상기 제1 유닛 셀은 쇼트키 컨택트, 및 제2 도전성 타입의 제1 영역에 의해서 횡방향으로 둘러싸여 있으면서 상기 제1 영역 위에 놓인 제1 도전성 타입의 구조를 포함하고, 상기 쇼트키 컨택트는 상기 제1 영역과의 쇼트키 컨택트임 -,
    상기 제2 도전성 타입의 제1 층, 상기 제1 층 위에 놓이면서 상기 제1 층에 인접하고 또한 상기 제1 영역에 인접하는 상기 제1 도전성 타입의 제2 층 - 제1 인터페이스는 상기 제1 층 및 상기 제2 층에 의해 형성되고, 상기 쇼트키 컨택트에 의해 형성된 평면에 대한 상기 제1 인터페이스의 깊이는 상기 쇼트키 컨택트에 의해 형성된 평면으로부터 가장 먼 위치에서의 상기 제1 유닛 셀 구조의 깊이보다 큼 -, 및 상기 제2 층 위에 놓이며 상기 제2 층에 인접하는 상기 제2 도전성 타입의 제3 층 - 제2 인터페이스는 상기 제3 층 및 상기 제2 층에 의해 형성됨 - 을 포함하는, 상기 반도체 기판의 제2 위치에서의 터미네이션 구조와,
    상기 반도체 기판의 제3 위치에서의 캐소드 컨택트 - 평면도로 보는 경우, 상기 터미네이션 구조가 상기 제1 유닛 셀과 상기 캐소드 컨택트 사이에 있음 -
    를 포함하는 쇼트키 장치.
  14. 제13항에 있어서,
    상기 터미네이션 구조는 상기 제1 유닛 셀을 둘러싸는 환형 구조를 포함하고, 상기 제3 층은 상기 환형 구조의 일부인 쇼트키 장치.
  15. 제13항에 있어서,
    상기 제1 층에 전기적으로 연결된 캐소드 컨택트를 더 포함하는 쇼트키 장치.
  16. 제13항에 있어서,
    상기 터미네이션 구조 및 상기 제1 유닛 셀의 구조 위에 놓이면서 이것들에 인접하는 유전체 층을 더 포함하는 쇼트키 장치.
  17. 제13항에 있어서,
    상기 터미네이션 구조의 제1 층은 상기 제1 영역 아래에 놓이는 쇼트키 장치.
  18. 삭제
  19. 제13항에 있어서,
    상기 유닛 셀은 또한 상기 쇼트키 컨택트를 형성하는 도전성 구조 아래 놓이면서 상기 도전성 구조에 인접하는 쇼트키 장치.
  20. 쇼트키 장치 형성 방법으로서,
    반도체 기판의 제1 위치에 제1 유닛 셀을 형성하는 단계와 - 상기 제1 유닛 셀은 쇼트키 컨택트, 및 제2 도전성 타입의 제1 영역에 의해서 횡방향으로 둘러싸여져 있으면서 상기 제1 영역 위에 놓여지는 제1 도전성 타입의 구조를 포함하고, 상기 쇼트키 컨택트는 상기 제1 영역과의 쇼트키 컨택트임 -,
    상기 제2 도전성 타입의 제1 층, 상기 제1 층 위에 놓이면서 상기 제1 층에 인접하고 또한 상기 제1 영역에 인접하는 상기 제1 도전성 타입의 제2 층 - 제1 인터페이스는 상기 제1 층 및 상기 제2 층에 의해 형성되고, 쇼트키 컨택트에 의해 형성된 평면에 대한 상기 제1 인터페이스의 깊이는 상기 쇼트키 컨택트에 의해 형성된 평면으로부터 가장 먼 위치에서의 상기 제1 유닛 셀 구조의 깊이보다 큼 -, 및 상기 제2 층 위에 놓이면서 상기 제2 층에 인접하는 상기 제2 도전성 타입의 제3 층 - 제2 인터페이스는 상기 제3 층 및 상기 제2 층에 의해 형성됨 - 을 포함하는 터미네이션 구조를 상기 반도체 기판의 제2 위치에 형성하는 단계와,
    상기 제1 층에 전기적으로 연결된 상기 제2 도전성 타입의 제2 영역을 형성하는 단계와 - 상기 제2 영역은 상기 제3 층에서보다 큰 도펀트 농도를 가짐 -,
    상기 제2 영역에의 캐소드 컨택트를 형성하는 단계와 - 평면도로 보는 경우, 상기 터미네이션 구조가 상기 제1 유닛 셀과 상기 캐소드 컨택트 사이에 있음 -,
    상기 터미네이션 구조 및 상기 제1 유닛 셀의 구조 위에 놓이면서 이것들에 인접하는 유전체 층을 형성하는 단계
    를 포함하는 쇼트키 장치 형성 방법.
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