JP4277496B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明はパワー半導体素子とその駆動保護回路等を同一チップ上に集積したインテリジェントスイッチングデバイス、さらに詳しくはパワー半導体素子の寄生トランジスタの動作を抑制する為に、ショットキーバリアダイオードを内臓したインテリジェントスイッチングデバイスに関する。
【０００２】
【従来の技術】
図10は、従来のインテリジェントスイッチングデバイスの出力段に使用されるパワー半導体素子であるMOSFETの断面構造図である。図10において、ｐ型半導体基板１の表面にｎウェル領域２が形成され、さらにｎウェル領域２の表面にｐウェル領域３が形成されている。
【０００３】
ｐウェル領域３の表面には、ｎ+ソース領域４とｎ+ドレイン領域５が形成されている。そして更に、ｎ+ドレイン領域５を取り囲むように、比較的低濃度のｎオフセット領域６が形成され、ｎ+ドレイン領域５とｐウェル領域３間のPN接合の電界を緩和する構造となっている。ｎ+ソース領域４とｎオフセット領域６に挟まれたｐウェル領域３の表面にはゲート酸化膜７を介してゲート電極８が形成されている。ゲート電極８のドレイン側の側端は、側端でのゲート電極直下の電界を緩和する目的でゲート酸化膜７よりも厚いLOCOS酸化膜19が形成されている。また、ｐウェル領域３の表面にはｐ+コンタクト領域９がｎ+ソース領域４と隣接して形成され、ソース電極10にｎ+ソース領域４と共通に接続されている。
【０００４】
更に、ｎウェル領域２の表面には、ｎ+コンタクト領域12が形成されてｎウェル電極13に接続されている。このような構造は、ｐウエル領域とｎウエル領域が共に基板とＰＮ接合により分離されているため、ソース電位、ドレイン電位に対する設計の自由度が高く、インテリジェントスイッチングデバイス、特に複数の出力段ＭＯＳＦＥＴを持ち、それらのソース電位、ドレイン電位が異なるような用途に適している。なお、実際は、ゲート電極８とソース電極１０との間等、電位の異なる電極間には層間絶縁膜が介在するが、以降の図では省略してある。
【０００５】
また、ｐ基板上に埋め込みｎ+領域を設け、その上にｎエピタキシャル層を設け、この部分にショットキーバリアダイオードを形成し、ＭＯＳＦＥＴのボディダイオードに同一領域内で並列接続することによりボディダイオードの寄生動作を抑制しているものがある（例えば、特許文献１参照。）。また、ＭＯＳＦＥＴの基板（ドレイン）領域の表面にショットキーバリアダイオードを形成し、ＭＯＳＦＥＴのボディダイオードに同一チップ上で並列接続することによりボディダイオードの寄生動作を抑制しているものもある（例えば、特許文献２参照。）。
【０００６】
【特許文献１】
特開平１０−２８４７３１号公報
【特許文献２】
米国特許第４８１１０６５号明細書
【０００７】
【発明が解決しようとする課題】
図11は、前記図10のような構造を有する出力段のＭＯＳＦＥＴを備えたインテリジェントスイッチングデバイスの適用回路図である。
図11は、単相ブリッジ構成の回路で、電源電位Vccと基準電位GND間に２個のMOSFETQ3,Q1を直列接続し、さらに２個のMOSFETQ4,Q2を直列接続したものを並列接続している。そして、MOSFETQ3とMOSFETQ1の接続点とMOSFETQ4とMOSFETQ2の接続点の間には負荷が接続されており、MOSFETQ1とMOSFETQ4、MOSFETQ2とMOSFETQ3を図示されていない駆動回路から信号を与えて交互にスイッチングさせる。このスイッチングにより負荷に左から右あるいはその逆の方向に電流を流すことができる。この様な回路では負荷がモーターなどの誘導性負荷であることが多い。しかしながら、誘導性負荷の場合、図10の様な複雑な接合構造を有するMOSFETを使用した場合に、寄生効果により不具合が生じ易い。
【０００８】
図12は、MOSFETQ1あるいはMOSFETQ2に図10のMOSFETを適用した場合の寄生効果を説明するための図である。図12では、MOSFETQ3あるいはMOSFEＴQ4がオン状態で、MOSFETQ1あるいはMOSFETQ2のｎウェル領域２を最も高い電位であるVccに接続した場合に対応する。なお、図12では簡単化のため図10で示してあったｎオフセット領域６、LOCOS酸化膜19等を省略して記載してある。
【０００９】
図11において、MOSFETQ3とMOSFETQ2がオンし、負荷（誘導性負荷）の左側から右側に電流が流れている場合を考える。この時点でMOSFETQ3を遮断した場合には、誘導性負荷に電流を流し続けようとする起電力が発生しMOSFETQ1とMOSFETQ3の接続点の電位は基準電位であるGNDより低くなる。
図12において、GND電位に接続されたソース電極10に対しドレイン電極11がPN接合のえんそう電圧（〜０．７V）より低くなると、ｐウェル領域３とｎ+ドレイン領域５のPN接合が順方向バイアスされ、ｎウェル領域２、ｐウェル領域３、ｎ+ドレイン領域５で構成される寄生トランジスタQp1にベース電流が流れ、寄生トランジスタQp1のコレクタ電流がVccから負荷に向かって流れる。図14は、この様子を図11の寄生トランジスタQp1を寄生トランジスタQpとして付加して示した等価回路であり、ベース電流Ibによりコレクタ電流Icが流れる。
【００１０】
一方、この構造のMOSFETではｎウェル領域２とドレイン領域５を共通の配線で接続することも可能である。図13に、この場合の寄生効果を説明する構造を示す。この場合には、ｎウェル領域２-1とドレイン領域５は同電位であるため図12における寄生NPNトランジスタQp1は基本的に動作しない。しかしながら、ｐウェル領域３とドレイン領域５間のPN接合と共にｐウェル領域３とｎウェル領域２-1間およびｐ基板１とｎウェル領域２-1間のPN接合も順方向バイアスされる。例えばMOSFETQ1の近傍にMOSFETQ3あるいはMOSFETQ4等の高電位側のMOSFETのｎウェル領域2-2等が存在する場合、図のQp2で示されるNPNの寄生トランジスタQp2にベース電流が流れ、この寄生トランジスタQp2がオンする。これを等価回路であらわすと図12の場合と同様に、図14のQpにQp2が相当し、Vccから負荷に向かってコレクタ電流が流れる。
【００１１】
次に、図15にMOSFETQ3あるいはMOSFETQ4のような高電位側のMOSFETに生じる寄生効果を説明する図を示す。
この場合、高電位側のMOSFETのドレインは最も高い電位であるVccに接続されるため通常ｎウェル領域２とドレイン領域５が接続された図15に示す接続構造となる。まず、図11の回路においてMOSFETQ4とMOSFETQ1がオンし、負荷の右側から左側に電流が流れている場合を考える。この時点でMOSFETQ１を遮断した場合に誘導性負荷には電流を流し続けようとして起電力が発生するので、MOSFETQ3のソース電位はVccよりも高い電圧となる。このため図15において、ｐウェル領域３とドレイン領域５及びｐウェル領域３とｎウェル領域２間のPN接合が順バイアスされ、図15におけるPNPの寄生トランジスタQp3のベース電流Ibが流れ寄生トランジスタQp3がオンすることにより負荷からGNDに電流が流れる。これを等価回路で表すと図16の様になる。
【００１２】
この様に寄生トランジスタによる寄生効果が発生すると、PN接合が順バイアスされることによって発生する少数キャリアがPN接合の逆回復時に電流集中を起こすことによる素子破壊ばかりでなく、さまざまな寄生素子によるラッチアップ破壊が発生し易いという課題がある。
本発明は、上記の課題に鑑みてなされたものであって、寄生トランジスタによる寄生効果で素子が破壊されることを防ぐことを目的とする。
【００１３】
【課題を解決するための手段】
本発明は、この様な寄生トランジスタによる寄生効果の発生を、順方向バイアスされる可能性のあるPN接合に並列に多数キャリアデバイスであるショットキーバリアダイオードを接続することで、PN接合が順バイアスされ少数キャリアが発生しないようにし、寄生効果の抑制を実現するものである。
【００１４】
順方向バイアスされる可能性のあるPN接合に並列に接続したショットキーバリアダイオードは、その順方向電圧をPN接合のえんそう電圧以下におさえ、寄生効果を防止する。
【００１５】
【発明の実施の形態】
図１は本発明の第1の実施例におけるショットキーバリアダイオード内臓MOSFETの概念を示す断面構造図であり、図10と異なる点はｎウェル領域２の表面にアノード電極１５を形成して、ｎウェル領域２との界面にショットキー接合１６が形成されている点である。本実施例では配線により、ｎ+コンタクト領域１２上に形成されたｎウェル電極１３がドレイン電極１１に、アノード電極１５がソース電極１０にそれぞれ接続されているので、アノード電極１５とｎウェル領域２で構成されるショットキーバリアダイオードがｐウェル領域３とドレイン領域５（ｎオフセット領域６を介する）で構成されるPN接合と並列に接続され寄生トランジスタのベース電流をショットキーバリアダイオードでバイパスし、寄生トランジスタの動作を抑制することが可能となる。この場合、ｎウェル電極１３がカソード電極である。なお、本実施例ではｐ型半導体基板１上のｎウエル領域２を１個のみ図示しているが、図11のような適用回路ではMOSFET毎の複数のｎウェル領域２を設ける必要がある。また、ｎウェル領域の電位が１種類で十分な場合には、ｐ型半導体基板１とｎウェル領域２をｎ基板に置き換えて、このｎ基板上にｐウェル３を形成することも可能であることは言うまでもない。この場合は、ｎ基板電位を本実施例のｎウェル領域２と同じ電位とすれば良い。また、本実施例ではMOSFETが形成されたｎウェル領域と共通の領域にショットキーバリアダイオードのアノード及びカソード電極を形成しているが、別のｎウェル領域上に形成しても良い。
【００１６】
図２は、第1の実施例における図１の概念の構造を実際にショットキーバリアダイオード内臓MOSFETとした平面構造図である。そして、図３は、図２のＸ−Ｘ線の断面構造図である。この図２、図３では、ｎウェル領域２内のｐウェル領域３内に図１におけるソース電極およびドレイン電極を交互に配列して櫛歯状の電極を構成している。アノード電極１５はｎウェル領域２に接続されると共にソース集電電極２０を介してソース電極１０に接続され、ｎウェル電極１３はコンタクト領域１２に接続されると共にドレイン集電電極２１を介してドレイン電極１１に接続されている。アノード電極１５下部にはショットキー接合１６がｐウェル領域３からパンチスルーしない距離だけ離して形成されると共に、ショットキー接合１６に対向するｎ+コンタクト領域１２が必要な耐圧を確保できる距離だけ離して近接して形成されている。この距離を必要な耐圧を確保できる範囲で可能なかぎり短くすることで、ショットキーバリアダイオードの順方向電圧降下を少なくし、寄生効果を抑制するために必要なショットキーバリアダイオード面積を少なくすることができる。
【００１７】
また、この様な実施例の構造は、ショットキーバリアダイオードに流れる電流がｐウェル領域３直下のｎウェル領域２を流れることがないため、この電流によるｐウェル領域直下のｎウェル領域内電圧降下によりｐウェル領域とｎウェル領域のｐｎ接合が、順方向バイアスされることがなく、この意味でも寄生効果を抑制する点で有利である。なお、本実施例ではショットキー接合１６がｎ+コンタクト領域１２とｐウェル領域３に挟まれた位置に形成されているが、逆にｎ+コンタクト領域１２がショットキー接合１６とｐウェル領域３に挟まれた位置に形成されていても良い。また、必要に応じてｎ+コンタクト領域１２とショットキー接合１６を交互に配置することも可能である。この様にショットキー接合１６をドレイン領域（ｎオフセット領域）内ではなく、ｎウェル領域２に形成することでショットキーバリアダイオードをMOSFET周辺領域に形成することができ配線が容易になる。このため、ショットキーバリアダイオードの順方向電圧を十分低くおさえることが可能であるため、PN接合が順方向バイアスされ寄生効果が発生することを防ぐことが可能となる。第１の実施例によれば、横型MOSFETのドレインではなくｎウェル領域上にショットキー接合を形成し、ｎウェル領域をドレインに接続したため、比較的大面積のショットキー接合を容易に形成することができる。また、ｎウェル領域は、ｎオフセット領域に比較して、深く低濃度であるため、ショットキーバリアダイオードの耐圧をMOSFETの耐圧以上にすることが容易であり、MOSFETのソース−ドレイン間耐圧がこれと並列接続されたショトキーバリアダイオードの耐圧により制限されることがない。
【００１８】
図４は、本発明の第２の実施例におけるショットキーバリアダイオード内臓MOSFETの平面構造図であり、図５は図４のY−Y線の断面図である。この図４、図５で図２と異なる点は、ショットキー接合１６がソース集電電極２０部直下に形成されている点と、ｎ+コンタクト領域１２ａがソース集電電極２０の近傍に設けられてドレイン電極１１をドレイン集電電極２１から延長した先端部分で直接ドレイン電極に接続している点である。このショットキー接合１６とｎ + コンタクト領域１２ａがショットキーバリアダイオードであるので、ｎ + コンタクト領域１２ａが直接ドレイン電極に接続している点がカソード電極である。ソース集電電極あるいはドレイン集電電極は多くのMOSFETセルからの電流を集めて流す必要があり、比較的幅広い配線とする必要がある。このため、このソース集電電極２０の部分に比較的大面積を必要とするショットキーバリアダイオードを形成すると、ショットキーバリアダイオードを形成するためだけの特別な領域をあえて形成する必要がなく、チップサイズの小型化を図る上で有効である。なお、この実施例の場合には、ショットキー接合１６の近傍にｎ+コンタクト領域１２ａを設けてドレイン電極に接続しているので、ショットキー接合１６とｎ+コンタクト領域１２ａの距離を必要な耐圧を確保しつつ、ショットキーバリアダイオードの順方向電圧降下を少なくしている。
【００１９】
また、図２のショットキー接合の配置構造と図４のショットキー接合の配置構造を組み合わせて所望なショットキーバリアダイオードの面積を確保することも可能であることは言うまでもない。
第２の実施例によれば、ソース集電電極の配線直下にショットキー接合を形成するため、面積効率良くショットキーバリアダイオードを形成することができる。
【００２０】
図６は、本発明の参考例１におけるショットキーバリアダイオード内臓MOSFETの概念を示す断面構造図である。図１と異なる点はショットキー接合１６がｎウェル領域２の表面ではなく、ｎオフセット領域６（ドレイン）上に形成され、アノード電極１５がソース電極１０に配線によって接続されている点である。図１の実施例のようにショットキー接合１６をｎウェル領域２の表面に形成する場合、MOSFETのｐウェル領域３とｎ+ドレイン領域５（ｎオフセット領域６を介する）間のPN接合をシヨットキーバリアダイオードでバイパスするためには、ｎウェル領域２とｎ+ドレイン領域５を共通の電極で接続した図１３に示すような回路とする必要があるが、本実施例では、直接MOSFETのソース−ドレイン間にショットキーバリアダイオードが接続された構造になるため、図１２に示すような回路接続の場合にも適用可能である利点がある。なお、本実施例を含めすべての実施例でショットキー接合部の逆耐圧を安定的に確保するために通常使用されるショットキー接合部の外周を囲む耐圧構造であるｐガードリング領域は図示が省略されているが、この様なガードリング構造を適用することが有効なことは言うまでもない。
【００２１】
参考例１によれば、ｎオフセット領域上にショットキー接合を形成するため、ｎウェルの電位をドレイン電位にする必要がないので回路設計の制約条件が少なくなる。
図7は本発明の参考例２におけるショットキーバリアダイオードの概念を示す断面構造図であり、ｐ型半導体基板１の表面にｎウェル領域２が形成され、さらにｎウェル領域２の表面にはｐウェル領域３が形成されている。ｐウェル領域３の表面にはｎオフセット領域６が形成され、その表面には耐圧に応じて所定の距離を離したアノード電極１５及びカソード電極２４が形成されている。アノード電極１５はｎオフセット領域６とショットキー接合１６を形成し、カソード電極２４直下にはカソード電極２４とオーミック接合を形成するためのｎ+カソード領域２５が形成されている。また、アノード電極１５とカソード電極２４に挟まれたｎオフセット領域６の表面にはアノード電極近傍の電界を緩和する目的でLOCOS酸化膜１９及びポリシリコンのフィールドプレート２６が形成されている。一方、ｐウェル領域３及びｎウェル領域２はそれぞれｐウェルコンタクト領域２７、ｎ+コンタクト領域１２を介してｐウェル電極２８、ｎウェル電極１３に接続されている。
【００２２】
ｎオフセット領域６は３重拡散の最表面の拡散で形成するため、十分に深い拡散にすることが困難である。したがって、十分な耐圧と低い順方向抵抗を得るにはｎオフセット領域６の濃度及び深さはいわゆるRESURF条件（単位面積当たりの総不純物量≒1E12cm2）にすることが望ましい。この場合、カソード電極２４とｐウェル領域３は耐圧保持状態即ち、ショットキー接合の逆バイアス時に逆バイアスされている必要がある。さらにアノード電極１５、ｐウェル領域３間のパンチスルー電流が流れることを防止するにはｐウェル電極２８の電位とアノード電極１５の電位を同電位にすることが好ましい。したがって、本実施例ではｐウェル電極２８とアノード電極１５は配線により接続している。
【００２３】
一方、ｐウェル領域３においてもｎウェル領域２内の拡散領域であるため同様に十分に深い拡散にすることは困難である。したがって、十分な耐圧を得るにはｐウェル領域３の濃度及び深さはいわゆるダブルRESURF条件（単位面積当たりの総不純物量≒2E12cm2）とすることが望ましい。この場合も同様にｎウェル領域２、ｐウェル領域３間を逆バイアスすると共にカソード電極２４、ｎウェル領域２間にパンチスルー電流が流れることを防止するためｎウェル電極１３はカソード電極２４と同電位とすることが望ましい。したがって、本実施例ではカソード電極２４とｎウェル電極１３は配線により接続している。
【００２４】
ｎウェル領域２の場合は、更に深い拡散領域内に形成するわけではないので、深い低濃度の拡散とすることが比較的容易であるが、高耐圧が必要な場合は同様にｎウェル領域２の濃度及び深さはダブルRESURF条件（単位面積当たりの総不純物量≒2E12cm2）とすることが有効である。この場合は同様にパンチスルー防止と、ｎウェル領域２とｐ型半導体基板１を逆バイアスするために裏面電極１４とｐウェル電極２８の電位を同じにすることは有効である。また、本構造は横型MOSFETと同一基板上に形成し、ドレイン電極１１とカソード電極２４、ソース電極１0とアノード電極１５をそれぞれ短い配線で接続することによりインダクタンスを最小限に抑えMOSFETの寄生ダイオード、寄生トランジスタの動作を有効に抑制することができ、また、ｎウェル領域、ｐウェル領域、ｎオフセット領域等の製造条件をMOSFETとショットキーバリアダイオードで共通にすることでMOSFETとショットキーバリアダイオードの耐圧、オン抵抗（順方向電圧）を同時に最適化でき、有用である。本構造は断面図の奥行き方向へのストライプ形状とし図１における２本の１点鎖線間の構造をピッチとして繰り返すことで櫛歯状の構造とし順方向抵抗を低減できることは言うまでもない。このことは他の実施例でも同様である。
【００２５】
また、本構造は横型MOSFETと同一のｎウェル領域内に形成することも可能であるし、異なるｎウェル領域内に形成することも可能である。同じｎウェル領域内に形成することはチップ内に占める面積を縮小できる点で有利であるが、別々のｎウェル領域内に形成する場合はｎウェル領域の電位を異なるようにすることが可能であるため、MOSFET以外の寄生効果の抑制、たとえば入力保護用PNダイオードとの並列接続あるいはその置換えとして本構造のシヨットキーダイオードを使用することにより、入力電位が基準電位よりPN接合のえんそう電圧以下に低下する場合や電源電圧よりPN接合のえんそう電圧以上高くなる場合の寄生効果抑制に有効である。
【００２６】
図８は本発明の参考例３で、図７と異なる点はｐ型半導体基板１の代わりにｎ+型半導体基板２９が設けられ、ｎウェル領域の代わりにｎ型半導体層３０が形成されている点である。本実施例は参考例２と異なり、異なるｎウェル電位が必要でない用途に有用である。ｎオフセット領域６、ｐウェル領域３は参考例２と同様それぞれRESURF、ダブルRESURF条件とし、アノード電極１５とｐウェル電極２８、カソード電極２４とｎウェル電極１３と接続することが有効であるがｎ型半導体層３０はｐ型半導体基板が存在しないためｐウェル領域３とｎ型半導体層３０間の接合耐圧がショットキーダイオードの耐圧より大幅に下回らない濃度に少なくとも設計することが有効である。
【００２７】
図９は本発明の参考例４で、図７と異なる点は図１０における横型MOSFETのオフセット領域表面にｎ+ドレイン領域５から所定の距離離れてアノード電極１５が形成されている点である。本構造ではカソード電極はMOSFETのドレイン電極と共用できるため、チップ面積の縮小に有効である。
【００２８】
【発明の効果】
本発明によれば、同一の半導体チップ内に端子電位の異なる複数のMOSFETを集積した場合に、複雑な接合構造によりL負荷時の寄生効果による不具合が生じ易いのを、MOSFETのソース−ドレイン間あるいはソース−ｎウェル領域間にショットキーバリアダイオードを挿入することで、寄生トランジスタの寄生効果を防止することができる。そして、MOSFETと同一半導体チップ上にショットキーバリアダイオードを形成するため、パッケージへの収納が容易であり、実装面積を少なくすることができる。また、MOSFETの順方向バイアスされるｐｎ接合をその近傍で、ショットキーバリアダイオードによってバイパスできるので、配線のL分によりショットキーバリアダイオードにバイパス電流が流れにくくなることがない。
【図面の簡単な説明】
【図１】本発明の第1の実施例におけるショットキーバリアダイオード内臓MOSFETの概念を示す断面構造図
【図２】本発明の第１の実施例におけるショットキーバリアダイオード内臓MOSFETの平面構造図
【図３】図２のＸ−Ｘ線の断面図
【図４】本発明の第２の実施例におけるショットキーバリアダイオード内臓MOSFETの平面構造図
【図５】図４のＹ−Ｙ線の断面図
【図６】本発明の参考例１におけるショットキーバリアダイオード内臓MOSFETの概念を示す断面構造図
【図7】本発明の参考例２におけるショットキーバリアダイオードの概念を示す断面構造図
【図8】本発明の参考例３におけるショットキーバリアダイオードの概念を示す断面構造図
【図9】本発明の参考例４におけるショットキーバリアダイオード内臓 MOSFETの概念を示す断面構造図
【図１０】従来のMOSFETの断面構造図
【図１１】従来のMOSFETのブリッジ回路への適用を示した回路構成図
【図１２】従来のMOSFETの寄生トランジスタを説明するための断面構造図
【図１３】従来のMOSFETの寄生トランジスタを説明するための他の断面構造図
【図１４】従来のMOSFETの寄生トランジスタを説明するための等価回路図
【図１５】従来のMOSFETの寄生トランジスタを説明するための更に他の断面構造図
【図１６】従来のMOSFETの寄生トランジスタを説明するための他の等価回路図
【符号の説明】
１ ｐ型半導体基板
２ ｎウェル領域
３ ｐウェル領域
４ ｎ+ソース領域
５ ｎ+ドレイン領域
６ ｎオフセット領域
７ ゲート酸化膜
８ ゲート電極
９ ｐ+コンタクト領域
１０ ソース電極
１１ ドレイン電極
１２ ｎ+コンタクト領域
１３ ｎウェル電極
１４ 裏面電極
１５ アノード電極
１６ ショットキー接合
１７ ｐ基板コンタクト領域
１８ 基準電位電極
１９ LOCOS酸化膜
２０ ソース集電電極
２１ ドレイン集電電極
２２ ｎ+コンタクト領域
２３ ｎウェル電極
２５ カソードコンタクト領域
２６ ポリシリコンフィールドプレート
２７ ｐウェルコンタクト領域
２８ ｐウェル電極
２９ ｎ+半導体基板
３０ ｎ型半導体層
【発明の属する技術分野】
この発明はパワー半導体素子とその駆動保護回路等を同一チップ上に集積したインテリジェントスイッチングデバイス、さらに詳しくはパワー半導体素子の寄生トランジスタの動作を抑制する為に、ショットキーバリアダイオードを内臓したインテリジェントスイッチングデバイスに関する。
【０００２】
【従来の技術】
図10は、従来のインテリジェントスイッチングデバイスの出力段に使用されるパワー半導体素子であるMOSFETの断面構造図である。図10において、ｐ型半導体基板１の表面にｎウェル領域２が形成され、さらにｎウェル領域２の表面にｐウェル領域３が形成されている。
【０００３】
ｐウェル領域３の表面には、ｎ+ソース領域４とｎ+ドレイン領域５が形成されている。そして更に、ｎ+ドレイン領域５を取り囲むように、比較的低濃度のｎオフセット領域６が形成され、ｎ+ドレイン領域５とｐウェル領域３間のPN接合の電界を緩和する構造となっている。ｎ+ソース領域４とｎオフセット領域６に挟まれたｐウェル領域３の表面にはゲート酸化膜７を介してゲート電極８が形成されている。ゲート電極８のドレイン側の側端は、側端でのゲート電極直下の電界を緩和する目的でゲート酸化膜７よりも厚いLOCOS酸化膜19が形成されている。また、ｐウェル領域３の表面にはｐ+コンタクト領域９がｎ+ソース領域４と隣接して形成され、ソース電極10にｎ+ソース領域４と共通に接続されている。
【０００４】
更に、ｎウェル領域２の表面には、ｎ+コンタクト領域12が形成されてｎウェル電極13に接続されている。このような構造は、ｐウエル領域とｎウエル領域が共に基板とＰＮ接合により分離されているため、ソース電位、ドレイン電位に対する設計の自由度が高く、インテリジェントスイッチングデバイス、特に複数の出力段ＭＯＳＦＥＴを持ち、それらのソース電位、ドレイン電位が異なるような用途に適している。なお、実際は、ゲート電極８とソース電極１０との間等、電位の異なる電極間には層間絶縁膜が介在するが、以降の図では省略してある。
【０００５】
また、ｐ基板上に埋め込みｎ+領域を設け、その上にｎエピタキシャル層を設け、この部分にショットキーバリアダイオードを形成し、ＭＯＳＦＥＴのボディダイオードに同一領域内で並列接続することによりボディダイオードの寄生動作を抑制しているものがある（例えば、特許文献１参照。）。また、ＭＯＳＦＥＴの基板（ドレイン）領域の表面にショットキーバリアダイオードを形成し、ＭＯＳＦＥＴのボディダイオードに同一チップ上で並列接続することによりボディダイオードの寄生動作を抑制しているものもある（例えば、特許文献２参照。）。
【０００６】
【特許文献１】
特開平１０−２８４７３１号公報
【特許文献２】
米国特許第４８１１０６５号明細書
【０００７】
【発明が解決しようとする課題】
図11は、前記図10のような構造を有する出力段のＭＯＳＦＥＴを備えたインテリジェントスイッチングデバイスの適用回路図である。
図11は、単相ブリッジ構成の回路で、電源電位Vccと基準電位GND間に２個のMOSFETQ3,Q1を直列接続し、さらに２個のMOSFETQ4,Q2を直列接続したものを並列接続している。そして、MOSFETQ3とMOSFETQ1の接続点とMOSFETQ4とMOSFETQ2の接続点の間には負荷が接続されており、MOSFETQ1とMOSFETQ4、MOSFETQ2とMOSFETQ3を図示されていない駆動回路から信号を与えて交互にスイッチングさせる。このスイッチングにより負荷に左から右あるいはその逆の方向に電流を流すことができる。この様な回路では負荷がモーターなどの誘導性負荷であることが多い。しかしながら、誘導性負荷の場合、図10の様な複雑な接合構造を有するMOSFETを使用した場合に、寄生効果により不具合が生じ易い。
【０００８】
図12は、MOSFETQ1あるいはMOSFETQ2に図10のMOSFETを適用した場合の寄生効果を説明するための図である。図12では、MOSFETQ3あるいはMOSFEＴQ4がオン状態で、MOSFETQ1あるいはMOSFETQ2のｎウェル領域２を最も高い電位であるVccに接続した場合に対応する。なお、図12では簡単化のため図10で示してあったｎオフセット領域６、LOCOS酸化膜19等を省略して記載してある。
【０００９】
図11において、MOSFETQ3とMOSFETQ2がオンし、負荷（誘導性負荷）の左側から右側に電流が流れている場合を考える。この時点でMOSFETQ3を遮断した場合には、誘導性負荷に電流を流し続けようとする起電力が発生しMOSFETQ1とMOSFETQ3の接続点の電位は基準電位であるGNDより低くなる。
図12において、GND電位に接続されたソース電極10に対しドレイン電極11がPN接合のえんそう電圧（〜０．７V）より低くなると、ｐウェル領域３とｎ+ドレイン領域５のPN接合が順方向バイアスされ、ｎウェル領域２、ｐウェル領域３、ｎ+ドレイン領域５で構成される寄生トランジスタQp1にベース電流が流れ、寄生トランジスタQp1のコレクタ電流がVccから負荷に向かって流れる。図14は、この様子を図11の寄生トランジスタQp1を寄生トランジスタQpとして付加して示した等価回路であり、ベース電流Ibによりコレクタ電流Icが流れる。
【００１０】
一方、この構造のMOSFETではｎウェル領域２とドレイン領域５を共通の配線で接続することも可能である。図13に、この場合の寄生効果を説明する構造を示す。この場合には、ｎウェル領域２-1とドレイン領域５は同電位であるため図12における寄生NPNトランジスタQp1は基本的に動作しない。しかしながら、ｐウェル領域３とドレイン領域５間のPN接合と共にｐウェル領域３とｎウェル領域２-1間およびｐ基板１とｎウェル領域２-1間のPN接合も順方向バイアスされる。例えばMOSFETQ1の近傍にMOSFETQ3あるいはMOSFETQ4等の高電位側のMOSFETのｎウェル領域2-2等が存在する場合、図のQp2で示されるNPNの寄生トランジスタQp2にベース電流が流れ、この寄生トランジスタQp2がオンする。これを等価回路であらわすと図12の場合と同様に、図14のQpにQp2が相当し、Vccから負荷に向かってコレクタ電流が流れる。
【００１１】
次に、図15にMOSFETQ3あるいはMOSFETQ4のような高電位側のMOSFETに生じる寄生効果を説明する図を示す。
この場合、高電位側のMOSFETのドレインは最も高い電位であるVccに接続されるため通常ｎウェル領域２とドレイン領域５が接続された図15に示す接続構造となる。まず、図11の回路においてMOSFETQ4とMOSFETQ1がオンし、負荷の右側から左側に電流が流れている場合を考える。この時点でMOSFETQ１を遮断した場合に誘導性負荷には電流を流し続けようとして起電力が発生するので、MOSFETQ3のソース電位はVccよりも高い電圧となる。このため図15において、ｐウェル領域３とドレイン領域５及びｐウェル領域３とｎウェル領域２間のPN接合が順バイアスされ、図15におけるPNPの寄生トランジスタQp3のベース電流Ibが流れ寄生トランジスタQp3がオンすることにより負荷からGNDに電流が流れる。これを等価回路で表すと図16の様になる。
【００１２】
この様に寄生トランジスタによる寄生効果が発生すると、PN接合が順バイアスされることによって発生する少数キャリアがPN接合の逆回復時に電流集中を起こすことによる素子破壊ばかりでなく、さまざまな寄生素子によるラッチアップ破壊が発生し易いという課題がある。
本発明は、上記の課題に鑑みてなされたものであって、寄生トランジスタによる寄生効果で素子が破壊されることを防ぐことを目的とする。
【００１３】
【課題を解決するための手段】
本発明は、この様な寄生トランジスタによる寄生効果の発生を、順方向バイアスされる可能性のあるPN接合に並列に多数キャリアデバイスであるショットキーバリアダイオードを接続することで、PN接合が順バイアスされ少数キャリアが発生しないようにし、寄生効果の抑制を実現するものである。
【００１４】
順方向バイアスされる可能性のあるPN接合に並列に接続したショットキーバリアダイオードは、その順方向電圧をPN接合のえんそう電圧以下におさえ、寄生効果を防止する。
【００１５】
【発明の実施の形態】
図１は本発明の第1の実施例におけるショットキーバリアダイオード内臓MOSFETの概念を示す断面構造図であり、図10と異なる点はｎウェル領域２の表面にアノード電極１５を形成して、ｎウェル領域２との界面にショットキー接合１６が形成されている点である。本実施例では配線により、ｎ+コンタクト領域１２上に形成されたｎウェル電極１３がドレイン電極１１に、アノード電極１５がソース電極１０にそれぞれ接続されているので、アノード電極１５とｎウェル領域２で構成されるショットキーバリアダイオードがｐウェル領域３とドレイン領域５（ｎオフセット領域６を介する）で構成されるPN接合と並列に接続され寄生トランジスタのベース電流をショットキーバリアダイオードでバイパスし、寄生トランジスタの動作を抑制することが可能となる。この場合、ｎウェル電極１３がカソード電極である。なお、本実施例ではｐ型半導体基板１上のｎウエル領域２を１個のみ図示しているが、図11のような適用回路ではMOSFET毎の複数のｎウェル領域２を設ける必要がある。また、ｎウェル領域の電位が１種類で十分な場合には、ｐ型半導体基板１とｎウェル領域２をｎ基板に置き換えて、このｎ基板上にｐウェル３を形成することも可能であることは言うまでもない。この場合は、ｎ基板電位を本実施例のｎウェル領域２と同じ電位とすれば良い。また、本実施例ではMOSFETが形成されたｎウェル領域と共通の領域にショットキーバリアダイオードのアノード及びカソード電極を形成しているが、別のｎウェル領域上に形成しても良い。
【００１６】
図２は、第1の実施例における図１の概念の構造を実際にショットキーバリアダイオード内臓MOSFETとした平面構造図である。そして、図３は、図２のＸ−Ｘ線の断面構造図である。この図２、図３では、ｎウェル領域２内のｐウェル領域３内に図１におけるソース電極およびドレイン電極を交互に配列して櫛歯状の電極を構成している。アノード電極１５はｎウェル領域２に接続されると共にソース集電電極２０を介してソース電極１０に接続され、ｎウェル電極１３はコンタクト領域１２に接続されると共にドレイン集電電極２１を介してドレイン電極１１に接続されている。アノード電極１５下部にはショットキー接合１６がｐウェル領域３からパンチスルーしない距離だけ離して形成されると共に、ショットキー接合１６に対向するｎ+コンタクト領域１２が必要な耐圧を確保できる距離だけ離して近接して形成されている。この距離を必要な耐圧を確保できる範囲で可能なかぎり短くすることで、ショットキーバリアダイオードの順方向電圧降下を少なくし、寄生効果を抑制するために必要なショットキーバリアダイオード面積を少なくすることができる。
【００１７】
また、この様な実施例の構造は、ショットキーバリアダイオードに流れる電流がｐウェル領域３直下のｎウェル領域２を流れることがないため、この電流によるｐウェル領域直下のｎウェル領域内電圧降下によりｐウェル領域とｎウェル領域のｐｎ接合が、順方向バイアスされることがなく、この意味でも寄生効果を抑制する点で有利である。なお、本実施例ではショットキー接合１６がｎ+コンタクト領域１２とｐウェル領域３に挟まれた位置に形成されているが、逆にｎ+コンタクト領域１２がショットキー接合１６とｐウェル領域３に挟まれた位置に形成されていても良い。また、必要に応じてｎ+コンタクト領域１２とショットキー接合１６を交互に配置することも可能である。この様にショットキー接合１６をドレイン領域（ｎオフセット領域）内ではなく、ｎウェル領域２に形成することでショットキーバリアダイオードをMOSFET周辺領域に形成することができ配線が容易になる。このため、ショットキーバリアダイオードの順方向電圧を十分低くおさえることが可能であるため、PN接合が順方向バイアスされ寄生効果が発生することを防ぐことが可能となる。第１の実施例によれば、横型MOSFETのドレインではなくｎウェル領域上にショットキー接合を形成し、ｎウェル領域をドレインに接続したため、比較的大面積のショットキー接合を容易に形成することができる。また、ｎウェル領域は、ｎオフセット領域に比較して、深く低濃度であるため、ショットキーバリアダイオードの耐圧をMOSFETの耐圧以上にすることが容易であり、MOSFETのソース−ドレイン間耐圧がこれと並列接続されたショトキーバリアダイオードの耐圧により制限されることがない。
【００１８】
図４は、本発明の第２の実施例におけるショットキーバリアダイオード内臓MOSFETの平面構造図であり、図５は図４のY−Y線の断面図である。この図４、図５で図２と異なる点は、ショットキー接合１６がソース集電電極２０部直下に形成されている点と、ｎ+コンタクト領域１２ａがソース集電電極２０の近傍に設けられてドレイン電極１１をドレイン集電電極２１から延長した先端部分で直接ドレイン電極に接続している点である。このショットキー接合１６とｎ + コンタクト領域１２ａがショットキーバリアダイオードであるので、ｎ + コンタクト領域１２ａが直接ドレイン電極に接続している点がカソード電極である。ソース集電電極あるいはドレイン集電電極は多くのMOSFETセルからの電流を集めて流す必要があり、比較的幅広い配線とする必要がある。このため、このソース集電電極２０の部分に比較的大面積を必要とするショットキーバリアダイオードを形成すると、ショットキーバリアダイオードを形成するためだけの特別な領域をあえて形成する必要がなく、チップサイズの小型化を図る上で有効である。なお、この実施例の場合には、ショットキー接合１６の近傍にｎ+コンタクト領域１２ａを設けてドレイン電極に接続しているので、ショットキー接合１６とｎ+コンタクト領域１２ａの距離を必要な耐圧を確保しつつ、ショットキーバリアダイオードの順方向電圧降下を少なくしている。
【００１９】
また、図２のショットキー接合の配置構造と図４のショットキー接合の配置構造を組み合わせて所望なショットキーバリアダイオードの面積を確保することも可能であることは言うまでもない。
第２の実施例によれば、ソース集電電極の配線直下にショットキー接合を形成するため、面積効率良くショットキーバリアダイオードを形成することができる。
【００２０】
図６は、本発明の参考例１におけるショットキーバリアダイオード内臓MOSFETの概念を示す断面構造図である。図１と異なる点はショットキー接合１６がｎウェル領域２の表面ではなく、ｎオフセット領域６（ドレイン）上に形成され、アノード電極１５がソース電極１０に配線によって接続されている点である。図１の実施例のようにショットキー接合１６をｎウェル領域２の表面に形成する場合、MOSFETのｐウェル領域３とｎ+ドレイン領域５（ｎオフセット領域６を介する）間のPN接合をシヨットキーバリアダイオードでバイパスするためには、ｎウェル領域２とｎ+ドレイン領域５を共通の電極で接続した図１３に示すような回路とする必要があるが、本実施例では、直接MOSFETのソース−ドレイン間にショットキーバリアダイオードが接続された構造になるため、図１２に示すような回路接続の場合にも適用可能である利点がある。なお、本実施例を含めすべての実施例でショットキー接合部の逆耐圧を安定的に確保するために通常使用されるショットキー接合部の外周を囲む耐圧構造であるｐガードリング領域は図示が省略されているが、この様なガードリング構造を適用することが有効なことは言うまでもない。
【００２１】
参考例１によれば、ｎオフセット領域上にショットキー接合を形成するため、ｎウェルの電位をドレイン電位にする必要がないので回路設計の制約条件が少なくなる。
図7は本発明の参考例２におけるショットキーバリアダイオードの概念を示す断面構造図であり、ｐ型半導体基板１の表面にｎウェル領域２が形成され、さらにｎウェル領域２の表面にはｐウェル領域３が形成されている。ｐウェル領域３の表面にはｎオフセット領域６が形成され、その表面には耐圧に応じて所定の距離を離したアノード電極１５及びカソード電極２４が形成されている。アノード電極１５はｎオフセット領域６とショットキー接合１６を形成し、カソード電極２４直下にはカソード電極２４とオーミック接合を形成するためのｎ+カソード領域２５が形成されている。また、アノード電極１５とカソード電極２４に挟まれたｎオフセット領域６の表面にはアノード電極近傍の電界を緩和する目的でLOCOS酸化膜１９及びポリシリコンのフィールドプレート２６が形成されている。一方、ｐウェル領域３及びｎウェル領域２はそれぞれｐウェルコンタクト領域２７、ｎ+コンタクト領域１２を介してｐウェル電極２８、ｎウェル電極１３に接続されている。
【００２２】
ｎオフセット領域６は３重拡散の最表面の拡散で形成するため、十分に深い拡散にすることが困難である。したがって、十分な耐圧と低い順方向抵抗を得るにはｎオフセット領域６の濃度及び深さはいわゆるRESURF条件（単位面積当たりの総不純物量≒1E12cm2）にすることが望ましい。この場合、カソード電極２４とｐウェル領域３は耐圧保持状態即ち、ショットキー接合の逆バイアス時に逆バイアスされている必要がある。さらにアノード電極１５、ｐウェル領域３間のパンチスルー電流が流れることを防止するにはｐウェル電極２８の電位とアノード電極１５の電位を同電位にすることが好ましい。したがって、本実施例ではｐウェル電極２８とアノード電極１５は配線により接続している。
【００２３】
一方、ｐウェル領域３においてもｎウェル領域２内の拡散領域であるため同様に十分に深い拡散にすることは困難である。したがって、十分な耐圧を得るにはｐウェル領域３の濃度及び深さはいわゆるダブルRESURF条件（単位面積当たりの総不純物量≒2E12cm2）とすることが望ましい。この場合も同様にｎウェル領域２、ｐウェル領域３間を逆バイアスすると共にカソード電極２４、ｎウェル領域２間にパンチスルー電流が流れることを防止するためｎウェル電極１３はカソード電極２４と同電位とすることが望ましい。したがって、本実施例ではカソード電極２４とｎウェル電極１３は配線により接続している。
【００２４】
ｎウェル領域２の場合は、更に深い拡散領域内に形成するわけではないので、深い低濃度の拡散とすることが比較的容易であるが、高耐圧が必要な場合は同様にｎウェル領域２の濃度及び深さはダブルRESURF条件（単位面積当たりの総不純物量≒2E12cm2）とすることが有効である。この場合は同様にパンチスルー防止と、ｎウェル領域２とｐ型半導体基板１を逆バイアスするために裏面電極１４とｐウェル電極２８の電位を同じにすることは有効である。また、本構造は横型MOSFETと同一基板上に形成し、ドレイン電極１１とカソード電極２４、ソース電極１0とアノード電極１５をそれぞれ短い配線で接続することによりインダクタンスを最小限に抑えMOSFETの寄生ダイオード、寄生トランジスタの動作を有効に抑制することができ、また、ｎウェル領域、ｐウェル領域、ｎオフセット領域等の製造条件をMOSFETとショットキーバリアダイオードで共通にすることでMOSFETとショットキーバリアダイオードの耐圧、オン抵抗（順方向電圧）を同時に最適化でき、有用である。本構造は断面図の奥行き方向へのストライプ形状とし図１における２本の１点鎖線間の構造をピッチとして繰り返すことで櫛歯状の構造とし順方向抵抗を低減できることは言うまでもない。このことは他の実施例でも同様である。
【００２５】
また、本構造は横型MOSFETと同一のｎウェル領域内に形成することも可能であるし、異なるｎウェル領域内に形成することも可能である。同じｎウェル領域内に形成することはチップ内に占める面積を縮小できる点で有利であるが、別々のｎウェル領域内に形成する場合はｎウェル領域の電位を異なるようにすることが可能であるため、MOSFET以外の寄生効果の抑制、たとえば入力保護用PNダイオードとの並列接続あるいはその置換えとして本構造のシヨットキーダイオードを使用することにより、入力電位が基準電位よりPN接合のえんそう電圧以下に低下する場合や電源電圧よりPN接合のえんそう電圧以上高くなる場合の寄生効果抑制に有効である。
【００２６】
図８は本発明の参考例３で、図７と異なる点はｐ型半導体基板１の代わりにｎ+型半導体基板２９が設けられ、ｎウェル領域の代わりにｎ型半導体層３０が形成されている点である。本実施例は参考例２と異なり、異なるｎウェル電位が必要でない用途に有用である。ｎオフセット領域６、ｐウェル領域３は参考例２と同様それぞれRESURF、ダブルRESURF条件とし、アノード電極１５とｐウェル電極２８、カソード電極２４とｎウェル電極１３と接続することが有効であるがｎ型半導体層３０はｐ型半導体基板が存在しないためｐウェル領域３とｎ型半導体層３０間の接合耐圧がショットキーダイオードの耐圧より大幅に下回らない濃度に少なくとも設計することが有効である。
【００２７】
図９は本発明の参考例４で、図７と異なる点は図１０における横型MOSFETのオフセット領域表面にｎ+ドレイン領域５から所定の距離離れてアノード電極１５が形成されている点である。本構造ではカソード電極はMOSFETのドレイン電極と共用できるため、チップ面積の縮小に有効である。
【００２８】
【発明の効果】
本発明によれば、同一の半導体チップ内に端子電位の異なる複数のMOSFETを集積した場合に、複雑な接合構造によりL負荷時の寄生効果による不具合が生じ易いのを、MOSFETのソース−ドレイン間あるいはソース−ｎウェル領域間にショットキーバリアダイオードを挿入することで、寄生トランジスタの寄生効果を防止することができる。そして、MOSFETと同一半導体チップ上にショットキーバリアダイオードを形成するため、パッケージへの収納が容易であり、実装面積を少なくすることができる。また、MOSFETの順方向バイアスされるｐｎ接合をその近傍で、ショットキーバリアダイオードによってバイパスできるので、配線のL分によりショットキーバリアダイオードにバイパス電流が流れにくくなることがない。
【図面の簡単な説明】
【図１】本発明の第1の実施例におけるショットキーバリアダイオード内臓MOSFETの概念を示す断面構造図
【図２】本発明の第１の実施例におけるショットキーバリアダイオード内臓MOSFETの平面構造図
【図３】図２のＸ−Ｘ線の断面図
【図４】本発明の第２の実施例におけるショットキーバリアダイオード内臓MOSFETの平面構造図
【図５】図４のＹ−Ｙ線の断面図
【図６】本発明の参考例１におけるショットキーバリアダイオード内臓MOSFETの概念を示す断面構造図
【図7】本発明の参考例２におけるショットキーバリアダイオードの概念を示す断面構造図
【図8】本発明の参考例３におけるショットキーバリアダイオードの概念を示す断面構造図
【図9】本発明の参考例４におけるショットキーバリアダイオード内臓 MOSFETの概念を示す断面構造図
【図１０】従来のMOSFETの断面構造図
【図１１】従来のMOSFETのブリッジ回路への適用を示した回路構成図
【図１２】従来のMOSFETの寄生トランジスタを説明するための断面構造図
【図１３】従来のMOSFETの寄生トランジスタを説明するための他の断面構造図
【図１４】従来のMOSFETの寄生トランジスタを説明するための等価回路図
【図１５】従来のMOSFETの寄生トランジスタを説明するための更に他の断面構造図
【図１６】従来のMOSFETの寄生トランジスタを説明するための他の等価回路図
【符号の説明】
１ ｐ型半導体基板
２ ｎウェル領域
３ ｐウェル領域
４ ｎ+ソース領域
５ ｎ+ドレイン領域
６ ｎオフセット領域
７ ゲート酸化膜
８ ゲート電極
９ ｐ+コンタクト領域
１０ ソース電極
１１ ドレイン電極
１２ ｎ+コンタクト領域
１３ ｎウェル電極
１４ 裏面電極
１５ アノード電極
１６ ショットキー接合
１７ ｐ基板コンタクト領域
１８ 基準電位電極
１９ LOCOS酸化膜
２０ ソース集電電極
２１ ドレイン集電電極
２２ ｎ+コンタクト領域
２３ ｎウェル電極
２５ カソードコンタクト領域
２６ ポリシリコンフィールドプレート
２７ ｐウェルコンタクト領域
２８ ｐウェル電極
２９ ｎ+半導体基板
３０ ｎ型半導体層
Claims (9)
- 第１導電型半導体基板の第1主面上に形成された少なくとも１つの第２導電型半導体領域と、該第２導電型半導体領域内に形成された第１導電型半導体領域と、該第１導電型半導体領域内に形成された第２導電型ドレイン領域および第２導電型ソース領域と、該ドレイン領域およびソース領域に挟まれた、前記第１導電型半導体領域表面上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記第１導電型半導体領域とソース領域とに接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備えたトランジスタにおいて、前記第２導電型半導体領域の表面にアノード電極およびカソード電極を形成し、アノード電極が前記第２導電型半導体領域とショットキー接合を形成し、カソード電極が前記第２導電型半導体領域とオーミック接合を形成することによりショットキーバリアダイオードを構成し、前記ドレイン電極に前記カソード電極が接続され、前記ソース電極に前記アノード電極が接続されることを特徴とする半導体装置。
- 前記オーミック接合が第２導電型半導体領域の表面に形成された第２導電型コンタクト領域によることを特徴とする請求項１に記載の半導体装置。
- ショットキー接合とオーミック接合が近接していることを特徴とする請求項１または請求項２に記載の半導体装置。
- 第２導電型半導体基板の第1主面上に形成された第１導電型半導体領域と、該第１導電型半導体領域内に形成された第２導電型ドレイン領域および第２導電型ソース領域と、該ドレイン領域およびソース領域に挟まれた、前記第１導電型半導体領域表面上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記第１導電型半導体領域とソース領域とに接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを備えたトランジスタにおいて、前記第２導電型半導体基板の表面にアノード電極およびカソード電極を形成し、アノード電極が前記第２導電型半導体基板とショットキー接合を形成し、カソード電極が前記第２導電型半導体基板とオーミック接合を形成することによりショットキーバリアダイオードを構成し、前記ドレイン電極に前記カソード電極が接続され、前記ソース電極に前記アノード電極が接続されることを特徴とする半導体装置。
- 前記オーミック接合が第２導電型半導体基板の表面に形成された第２導電型コンタクト領域によることを特徴とする請求項４に記載の半導体装置。
- ショットキー接合とオーミック接合が近接していることを特徴とする請求項４または請求項５に記載の半導体装置。
- ソース電極が櫛歯状であり、櫛歯の基部であるソース集電電極部直下にショットキー接合の部分が形成されることを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体装置。
- 前記ドレイン領域が高濃度のドレイン高濃度領域と該ドレイン高濃度領域を覆う低濃度のオフセット領域からなることを特徴とする請求項１乃至請求項７のいずれか１項に記載の半導体装置。
- ショットキー接合の周囲に第１導電型ガードリング領域を形成したことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
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