JP4945948B2

JP4945948B2 - 半導体装置

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Publication number: JP4945948B2
Application number: JP2005219606A
Authority: JP
Inventors: 智幸山崎
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2005-07-28
Filing date: 2005-07-28
Publication date: 2012-06-06
Anticipated expiration: 2025-07-28
Also published as: US7538408B2; US20070023782A1; JP2007036062A

Description

この発明は、パワーデバイスの制御駆動用などに用いられる高耐圧ドライバＩＣなどの半導体装置に関する。

パワースイッチングデバイスを用いたインバータ装置などの電力変換装置に対する大きな課題として、低消費電力化、高機能化、小型化、低コスト化あるいは低ノイズ化などがあげられる。これまでＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）とＦＷＤ（ＦｒｅｅＷｈｅｅｌＤｉｏｄｅ）の組み合わせで製品化されていたパワーモジュールの分野では、過電流検出および保護、あるいは過熱検出および保護などのインテリジェント機能を搭載して、インバータの動作プログラミングを行うマイコンとＩＧＢＴとのインターフェイスの部品（前記のインテリジェント機能部品）をパワーモジュール内に取り込んだＩＰＭ（ＩｎｔｅｌｌｉｇｅｎｔＰｏｗｅｒＭｏｄｕｌｅ）の需要が年々増加しており、ＩＰＭを搭載することで、インバータ装置の小型化が図られている。

しかし、ＩＰＭは、従来、パワーモジュールの外で構成していた検出回路あるいは保護回路を、パワーモジュール内に組み込むために、部品点数が増加し、従来のＩＰＭではサイズが大きくなり、またそのコストがアップするという問題があった。そこでこの問題点を解決するために登場したのが上下アームのドライバ機能と各種保護機能を一つのシリコンチップに搭載した高耐圧ドライバＩＣ（ドライバ機能を有するＨＶＩＣ：ＨｉｇｈＶｏｌｔａｇｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）であり、この高耐圧ドライバＩＣ自身がＩＧＢＴの素子耐圧である６００Ｖあるいは１２００Ｖといった高電圧を確保することができるような構造を有している。

図５は、ＨＶＩＣとＩＧＢＴとの接続関係を示す図である。図５に示すように、ＨＶＩＣ１は、制御ユニット１１、ローサイドゲートドライバ（ＧＤＵＬ）１２、レベルシフタ１３およびハイサイドゲートドライバ（ＧＤＵＨ）１４を有する。制御ユニット１１から出力されるローサイドレベルのオン／オフ信号は、ＧＤＵＬ１２を介してローサイド側のＩＧＢＴ２１のゲートに入力される。また、ローサイドレベルのオン／オフ信号は、レベルシフタ１３によりハイサイドレベルのオン／オフ信号に変換される。そのハイサイドレベルのオン／オフ信号は、ＧＤＵＨ１４を介してハイサイド側のＩＧＢＴ２２のゲートに入力される。図５において、符号２３および符号２４はＦＷＤである。

図６は、高耐圧レベルシフタの概略を示す図である。図６に示すように、高耐圧レベルシフタ１３は、ｎチャネルＭＯＳＦＥＴ１５のドレインにピンチ抵抗１６が接続された構成の高耐圧ｎチャネルＭＯＳＦＥＴ（ＨＶＮ）１７のドレインに、レベルシフト抵抗１８が直列に接続された構成となっている。図６において、ＶＤＤ、ＧＮＤ、ＶＣＣ、ＯＵＴは、それぞれローサイド電源電位、グランド電位、ハイサイド電源電位およびフローティング電位である。ＩＮおよびＧＡＴＥは、それぞれローサイドレベルのオン／オフ信号およびハイサイドレベルのオン／オフ信号である。また、符号１９ａ〜１９ｄはインバータである。

上述した高耐圧ドライバＩＣにおける高耐圧部と低耐圧部の分離する構造としては、ｐｎ接合を用いた自己分離構造および接合分離構造と、ＳｉＯ₂などの誘電体を用いた誘電体分離構造が一般的である。自己分離構造では、例えば、ｐ型基板を用い、その表面に低濃度のｎ型島領域を作り、その中にＣＭＯＳにより構成するドライバ回路などを作り込む。このｎ型島領域に適切な耐圧構造を設けることによって、高耐圧部と低耐圧部をｐｎ接合容量によって電気的に分離させることができる。

この耐圧構造としては、基板表面に現れるｐｎ接合の電界集中を緩和する目的で、一般的にはＲＥＳＵＲＦ（ＲＥｄｕｃｅｄＳＵＲｆａｃｅｅｌｅｃｔｒｉｃＦｉｅｌｄ）構造が用いられる。これは分離されたｎ型領域と基板間に逆バイアスが加わると、プレーナ接合の底部にあたる平行平板接合は基板面に対して平行に空乏層が広がるのに対して、この領域の端部では一般的に空乏層が均等に広がりにくく電界が集中しやすいため、このｎ領域の濃度を低めに設定して、端部を空乏化しやすくするものである。このＲＥＳＵＲＦ構造によって、電界を緩和させて高耐圧特性を得ることができる。

図７は、ハイサイド側のデバイス構造の一例を示す図である。図７に示すように、ｐ型半導体基板３１の表面層にｎウェルよりなるｎ型分離拡散領域３２が選択的に形成されている。このｎ型分離拡散領域３２の抵抗成分が、上述したピンチ抵抗となる。ｎ型分離拡散領域３２の表面層には、自己シールド連結部３３を挟んで、横型のＨＶＮ３４と、このｎ型分離拡散領域３２内で回路構成用に用いられる横型のｎチャネルＭＯＳＦＥＴ（ＭＶＮ）３５および横型のｐチャネルＭＯＳＦＥＴ（ＭＶＰ）３６が形成されている。また、ｐ型半導体基板３１の表面層の、ｎ型分離拡散領域３２の外側には、ｐ⁺領域３７が形成されている。このｐ⁺領域３７には、通常、グランド電位が印加される。

耐圧構造を有するｎ型分離拡散領域３２には、ハイサイド側のＩＧＢＴのドライブ回路の電源電位が印加される。また、ｎ型分離拡散領域３２には、ドライブ回路の基準電位が印加されるｐ型領域が設けられている。このｐ型領域は、ハイサイド側のＩＧＢＴのエミッタ端子にも接続される。そのため、ローサイド側のＩＧＢＴのスイッチングの際に、ローサイド側のＩＧＢＴのコレクタ電圧が激しく変動すると、それに伴ってハイサイド側のＩＧＢＴのエミッタ端子に急峻なｄＶ／ｄｔが発生する。このｄＶ／ｄｔがＨＶＩＣに印加され、その大きさは１万〜２万Ｖ／μｓ程度になる場合がある。

このｄＶ／ｄｔがｎ型分離拡散領域３２とｐ型半導体基板３１の接合容量を充放電する際に変位電流が流れる。この変位電流は、適切に処理されていないと、ｎ型分離拡散領域３２内に形成された横型素子による寄生トランジスタのベース電流となるため、回路の誤動作や素子の破壊を引き起こす可能性がある。この対策として、本発明者による次の公知技術がある。

第１導電型の第１領域と、第１領域の第１主面の表面層に選択的に形成された第２導電型の第２領域と、第２領域の表面層に選択的に形成された第２導電型の第３領域と、第２領域の表面層に選択的に形成された第１導電型の第４領域を備える半導体装置において、第３領域が第２領域を介して第４領域の周囲に配置されている。そして、第４領域を挟んで位置する第３領域間の最小の間隔（Ｌ：単位はμｍ）と第２領域のシート抵抗（Ｒｓ：単位はΩ／□）との関係が、Ｌ≦４４００／ＲＳを満たすことを特徴とする（例えば、特許文献１参照。）。このようにＬとＲＳを選定することで４万Ｖ／μｓ以上の高ｄＶ／ｄｔノイズ耐量を確保することができる。

また、ハイサイド側と同様にローサイド側にもｎ型分離拡散領域（図３参照）が形成されているため、前記変位電流は、ハイサイド側のｎ型分離拡散領域３２とｐ型半導体基板３１とローサイド側のｎ型分離拡散領域により構成される寄生トランジスタ（図３参照）のベース電流にもなる。従って、この寄生トランジスタ動作による回路の誤動作や破壊に対する対策が必要である。この対策として、次の公知技術がある。

第１導電型の半導体基板と、該半導体基板上の第２導電型の半導体領域と、該第２導電型の半導体領域から第１導電型の半導体基板に達するトレンチ構造を有し、該トレンチ構造によって、前記半導体領域を第１と第２の領域に分離し、第１と第２の領域の少なくとも一方に、第１導電型ドレイン領域と第１導電型ソース領域を形成しての第１導電型ＭＯＳと、前記半導体領域に形成した第１導電型領域内に第２導電型ドレイン領域と第２導電型ソース領域を形成しての第２導電型ＭＯＳとを有することを特徴とする（例えば、特許文献２、特許文献３参照。）。このようにトレンチ構造を形成したことによって、半導体装置内に寄生的に形成されている寄生トランジスタや寄生サイリスタが、ＩＧＢＴ等の大容量電源半導体のスイッチング動作による急峻な電圧変化によって寄生動作（バイポーラ動作やラッチアップ動作）を引き起こすのを抑制することができる。

特開２０００−２３６０６７号公報特開２００４−６５５５号公報米国特許第６６４２５８３号明細書

しかしながら、上記特許文献２および３に開示された半導体装置では、ハイサイド側のｎ型分離拡散領域とローサイド側のｎ型分離拡散領域の間に変位電流を引き抜くための領域としてトレンチ構造を形成しているが、このトレンチ構造を形成するためのプロセスステップ数が増加し、チップコストが増大するという欠点がある。また、変位電流を引き抜くためのトレンチ構造を形成する領域を確保するため、チップ面積が増加し、チップコストが増大するという欠点もある。

この発明は、上述した従来技術による問題点を解消するため、コストの増大を招くことなく、十分なｄＶ／ｄｔ耐量を有するＨＶＩＣ等の半導体装置を提供することを目的とする。

上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第１導電型の半導体基板と、前記半導体基板の第１主面側の表面層に選択的に設けられた、回路領域である第２導電型の第１領域と、前記第１領域から離れて前記半導体基板の第１主面側の表面層に設けられた、前記第１領域よりも低電位を基準とする回路領域である第２導電型の第２領域と、前記半導体基板の第１主面側の表面層の、前記第１領域と前記第２領域の間に設けられた前記半導体基板よりも高濃度の第１導電型の第３領域と、前記第３領域に接触する第１電極と、前記半導体基板の第２主面に接触し、かつ前記第１電極と同電位にされる第２電極と、を備え、前記第１領域と前記第２領域との間隔は、第１導電型の前記半導体基板の少数キャリアの拡散長よりも短いことを特徴とする。

この発明によれば、第１領域に急峻なｄＶ／ｄｔが印加されると、第１領域と半導体基板の接合容量を充放電する電流が流れるが、ほとんどの電流は、第１領域から半導体基板の第２主面へ向かい、第２電極に流れ込むので、第２領域の下側へ流れる電流は少ない。従って、第１領域と半導体基板と第２領域により構成される寄生ｎｐｎトランジスタが動作するのを防ぐことができる。また、半導体基板の第１の主面側から変位電流を引き抜くための領域がトレンチ構造でないので、プロセスステップ数の増加やチップ面積の増加によるチップコストの増大を回避することができる。

また、この発明にかかる半導体装置は、上述した発明において、前記第１領域と前記第２領域との間隔は、１００μｍよりも短いことを特徴とする。

この発明によれば、半導体基板の第１の主面側から変位電流を引き抜くための領域の占有面積が小さくなるので、チップ面積の増加によるチップコストの増大を回避することができる。

また、この発明にかかる半導体装置は、上述した発明において、前記第１領域および前記第２領域には、横型の半導体素子により回路が構成されることを特徴とする。

本発明にかかる半導体装置によれば、コストの増大を招くことなく、十分なｄＶ／ｄｔ耐量を有するＨＶＩＣ等の半導体装置が得られるという効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれ、それが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。

図１は、本発明にかかる半導体装置の要部の一例を示す断面図である。図１に示す半導体装置はＨＶＩＣであり、例えばｐ型半導体基板４１を用いて形成されている。このｐ型半導体基板４１の第１主面（おもて面）側の表面層には、第１領域となるハイサイド側のｎ型分離拡散領域（ｎウェル）４２と、第２領域となるローサイド側のｎ型分離拡散領域（ｎウェル）４３が、距離ｘだけ離れて選択的に形成されている。この距離ｘは、ｐ型半導体基板４１の少数キャリアである電子の拡散長よりも短い。例えば、距離ｘは、１００μｍよりも短い。

また、ｐ型半導体基板４１の第１主面側の表面層の、ハイサイド側のｎ型分離拡散領域４２とローサイド側のｎ型分離拡散領域４３の間の領域には、第３領域として、ｐ型半導体基板４１よりも高濃度のｐ型領域４４が、ハイサイド側およびローサイド側のｎ型分離拡散領域４２，４３から離れて形成されている。このｐ型領域４４には、第１電極４５が接触している。

また、ｐ型半導体基板４１の第２主面（裏面）には、第２電極４６が接触している。第１電極４５と第２電極４６は、グランド電位にされる。すなわち、基板電位は、第１電極４５と第２電極４６の両方によってグランド電位に固定される。ハイサイド側のｎ型分離拡散領域４２およびローサイド側のｎ型分離拡散領域４３には、それぞれ第３電極４７および第４電極４８が接している。第３電極４７は、ハイサイド電源電位ＶＣＣにされる。第４電極４８は、ローサイド電源電位ＶＤＤにされる。

ここで、ハイサイド側およびローサイド側のｎ型分離拡散領域４２，４３には、例えば図６に示すような高耐圧レベルシフタを構成するために必要なＣＭＯＳ回路などが、例えば図７に示すように配置された横型の半導体素子によって形成されている。ただし、図１では、図が繁雑になるのを避けるため、これらの横型の半導体素子を省略している。

次に、図１に示す構成の半導体装置の作用について説明する。従来同様、ローサイド側のＩＧＢＴのスイッチングの際、ローサイド側のＩＧＢＴのコレクタ電圧が激しく変動するのに伴って、ハイサイド側のＩＧＢＴのエミッタ電位に急峻なｄＶ／ｄｔが発生する。それによって、ハイサイド側のｎ型分離拡散領域４２に急峻なｄＶ／ｄｔが印加されることになり、ハイサイド側のｎ型分離拡散領域４２とｐ型半導体基板４１の接合容量を充放電する電流が流れる。

この充放電電流の分布の様子をデバイスシミュレーションを用いて計算した結果（電流密度）を図２に示す。このシミュレーションでは、距離ｘを２０μｍとし、ｄＶ／ｄｔとして３０ｋＶ／μｓを印加している。図２に太い矢印線５１で示すように、ほとんどの充放電電流は、ハイサイド側のｎ型分離拡散領域４２から基板裏面へ向かって流れ、第２電極４６に流れ込むことがわかる。

そして、図２に細い矢印線５２で示すように、ハイサイド側のｎ型分離拡散領域４２からローサイド側のｎ型分離拡散領域４３へ向かう電流が少なく、ｐ型領域４４を介して第１電極４５から引き抜かれるので、ローサイド側のｎ型分離拡散領域４３の下側へ回り込む電流は少ないことがわかる。従って、ハイサイド側のｎ型分離拡散領域４２、ｐ型半導体基板４１およびローサイド側のｎ型分離拡散領域４３により構成される寄生ｎｐｎトランジスタは、動作しにくくなる。上述したｎ型分離拡散領域４３の深さは約５μｍであり、縦軸の寸法に対して非常に浅く、領域として表示することができない。そのため、図２および下記の図４において、ｎ型分離拡散領域４３は表示していない。

比較のため、図３に示すように、ｐ型半導体基板４１の裏面に電極を設けない構成について、同様のシミュレーションを行った。シミュレーションの条件は、ｐ型半導体基板４１の裏面に第２電極４６がないことを除いて、上述した条件と同じである。シミュレーションの結果（電流密度）を図４に示す。基板裏面に電極がないと、充放電電流は、ハイサイド側のｎ型分離拡散領域４２からローサイド側のｎ型分離拡散領域４３へ向かう。

そのうちの一部の電流は、図４に細い矢印線５３で示すように、ｐ型領域４４を介して第１電極４５から引き抜かれるが、ほとんどの電流は、図４に太い矢印線５４で示すように、ローサイド側のｎ型分離拡散領域４３の下側へ回り込み、そのｎ型分離拡散領域４３に達することがわかる。そのため、ハイサイド側のｎ型分離拡散領域４２、ｐ型半導体基板４１およびローサイド側のｎ型分離拡散領域４３をそれぞれコレクタ、ベースおよびエミッタとする寄生ｎｐｎトランジスタが動作することになる。

この寄生ｎｐｎトランジスタの動作は、距離ｘ、すなわちハイサイド側のｎ型分離拡散領域４２とローサイド側のｎ型分離拡散領域４３との間のｐ型半導体基板４１の寸法に大きく依存している。距離ｘが十分に大きければ、電子がローサイド側のｎ型分離拡散領域４３からｐ型半導体基板４１に注入されても、その電子がハイサイド側のｎ型分離拡散領域４２に到達しないので、寄生ｎｐｎトランジスタのバイポーラ動作が抑制される。

このように寄生ｎｐｎトランジスタのバイポーラ動作を抑制し得る距離ｘの目安は、ｐ型半導体基板４１における電子（少数キャリア）の拡散長Ｌであり、一般的には１００μｍ以上である。しかし、この距離ｘを１００μｍ以上にすると、ハイサイド側のｎ型分離拡散領域４２とローサイド側のｎ型分離拡散領域４３の間の領域の占有面積が増え、チップ面積の増大を招くため、ＨＶＩＣのコストが増加するという不利益を被ってしまう。

本実施の形態によれば、距離ｘが、ｐ型半導体基板４１の少数キャリアである電子の拡散長よりも短いことによって、チップ面積を大きくしなくてもよいので、チップ面積の増加によるチップコストの増大を回避することができる。また、基板表面から電流を引き抜くためのｐ型領域４４がトレンチ構造ではないので、トレンチ構造を形成するための複雑なプロセスステップが不要であり、プロセスステップ数の増加によるチップコストの増大を回避することができる。また、上述したように、ほとんどの充放電電流が基板裏面の第２電極４６から引き抜かれるので、寄生ｎｐｎトランジスタのバイポーラ動作を防ぐことができる。従って、誤動作や破壊などに対して強い半導体装置が得られる。

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、ＨＶＩＣ等の半導体装置に有用であり、特に、パワースイッチングデバイスを用いたインバータ装置などの電力変換装置に適している。

本発明にかかる半導体装置の要部の一例を示す図である。図１に示す半導体装置の電流密度の分布のシミュレーション結果を示す図である。裏面電極のない半導体装置の要部の一例を示す図である。図３に示す半導体装置の電流密度の分布のシミュレーション結果を示す図である。ＨＶＩＣとＩＧＢＴとの接続関係を示す図である。高耐圧レベルシフタの概略を示す図である。ハイサイド側のデバイス構造の一例を示す図である。

符号の説明

４１第１導電型の半導体基板
４２第２導電型の第１領域
４３第２導電型の第２領域
４４第１導電型の第３領域
４５第１電極
４６第２電極

Claims

第１導電型の半導体基板と、
前記半導体基板の第１主面側の表面層に選択的に設けられた、回路領域である第２導電型の第１領域と、
前記第１領域から離れて前記半導体基板の第１主面側の表面層に設けられた、前記第１領域よりも低電位を基準とする回路領域である第２導電型の第２領域と、
前記半導体基板の第１主面側の表面層の、前記第１領域と前記第２領域の間に設けられた前記半導体基板よりも高濃度の第１導電型の第３領域と、
前記第３領域に接触する第１電極と、
前記半導体基板の第２主面に接触し、かつ前記第１電極と同電位にされる第２電極と、
を備え、
前記第１領域と前記第２領域との間隔は、第１導電型の前記半導体基板の少数キャリアの拡散長よりも短いことを特徴とする半導体装置。
前記第１領域と前記第２領域との間隔は、１００μｍよりも短いことを特徴とする請求項１に記載の半導体装置。
前記第１領域および前記第２領域には、横型の半導体素子により回路が構成されることを特徴とする請求項１または２に記載の半導体装置。