JP4569105B2

JP4569105B2 - 半導体装置

Info

Publication number: JP4569105B2
Application number: JP2003430508A
Authority: JP
Inventors: 信一神保; 龍彦藤平; 直樹熊谷; 祐一原田; 巧裕伊倉
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2003-12-25
Filing date: 2003-12-25
Publication date: 2010-10-27
Anticipated expiration: 2023-12-25
Also published as: JP2005191263A

Description

この発明は、高電位部と低電位部を有する集積回路を構成する半導体装置に関する。

従来より、電源装置等の制御駆動用の高耐圧ドライバとして使用される集積回路では、高電位部と低電位部とを分離したレイアウトが採用されている。高電位部と低電位部との分離構造としては、ｐｎ接合を用いたもの（接合分離構造）と、ＳｉＯ₂等の誘電体を用いたもの（誘電体分離構造）が一般的である。

接合分離構造では、たとえば、ｐ型半導体基板の表面に低濃度のｎ型エピタキシャル層を積層した構成のウエハが用いられている。そして、ｎ型エピタキシャル層に拡散により深いｐ型半導体層を形成してできたｐｎ接合によって、３次元的にｎ型半導体層の島が形成されており、このｎ型半導体層の島の中に、ＣＭＯＳ回路よりなるドライバ回路などが造り込まれている。ｎ型半導体層の島とｐ型半導体基板との間には逆バイアス電圧が印加されており、接合容量によってｎ型半導体層の島が電気的に分離され、高耐圧が実現されている。

また、接合分離構造では、分離されたｎ型半導体領域とｐ型半導体基板との間に逆バイアス電圧が印加されると、プレーナ接合の底部に当たる平行平板接合では、基板面に対して平行に空乏層が広がるが、ｎ型半導体領域の端部では、一般的に空乏層が広がりにくく、電界が集中し易い。この電界集中を緩和するため、ＲＥＳＵＲＦ（ＲＥｄｕｃｅｄＳＵＲｆａｃｅｅｌｅｃｔｒｉｃｆｉｅｌｄ：リデュースト・サーフィス・エレクトリック・フィールド）構造やダブルＲＥＳＵＲＦ構造が用いられている。

ＲＥＳＵＲＦ構造は、分離されたｎ型半導体領域の濃度を低めに設定することにより、その端部を空乏化し易くしたものである。ダブルＲＥＳＵＲＦ構造は、分離されたｎ型半導体領域の端部の表面に低濃度のｐ^-半導体領域を追加し、ｎ型半導体領域の端部においてその表面側のｐ^-半導体領域とｐ^-半導体基板の両方の界面から空乏層が広がるようにしたものである。なお、本明細書および添付図面において、ｎまたはｐを冠記した層や領域は、それぞれ電子または正孔がキャリアであることを意味する。また、ｎやｐに付す⁺または^-は、それぞれ比較的高不純物濃度または比較的低不純物濃度であることを表す。

一方、誘電体分離構造では、たとえば、シリコン基板上に選択的に形成したＳｉＯ₂によって電気的に分離されたシリコン領域内に、回路が作製されている。分離されたシリコン領域毎に異なる基準電位で回路を動作させることにより、高耐圧が実現されている。また、接合分離構造において、上述したようなエピタキシャルウエハを用いずに、通常のシリコンウエハを用いて、プレーナ接合のみによって接合分離をおこなう、一種の自己分離構造とみなせる分離構造が公知である（たとえば、特許文献１参照。）。また、接合分離構造とトレンチ分離構造とを組み合わせた分離構造が公知である（たとえば、特許文献２、特許文献３、特許文献４および特許文献５参照。）。

以下に、従来のダブルＲＥＳＵＲＦ構造を有する集積回路の構成および動作について説明する。図１５は、従来のダブルＲＥＳＵＲＦ構造を有する集積回路よりなる高耐圧ドライバの構成を示す平面図である。図１５に示すように、高耐圧ＩＣチップ９０には、Ｕ相、Ｖ相およびＷ相の各上アーム分の浮遊電位基準回路形成領域９０１ａ，９０１ｂ，９０１ｃと、ＧＮＤ基準回路形成領域９０２が形成されている。ＧＮＤ基準回路形成領域９０２は、接地電位ＧＮＤを基準電位としている。浮遊電位基準回路形成領域９０１ａ，９０１ｂ，９０１ｃは、接地電位ＧＮＤとは異なる電位（後述するＶ_UL、Ｖ_VL、Ｖ_WL）を基準電位としている。各浮遊電位基準回路形成領域９０１ａ，９０１ｂ，９０１ｃは、それぞれ高耐圧接合終端構造９０３ａ，９０３ｂ，９０３ｃにより囲まれている。

図１６は、図１５のＵ相の浮遊電位基準回路形成領域９０１ａおよびＧＮＤ基準回路形成領域９０２を横切る切断線Ｃ−Ｃ’における構成を示す断面図である。図１７は、図１５のＵ相とＶ相の浮遊電位基準回路形成領域９０１ａ，９０１ｂを横切る切断線Ｄ−Ｄ’における構成を示す断面図である。図１６に示すように、ｐ^-半導体基板９１０の表面層に、浮遊電位基準回路形成領域９０１ａとなるｎ半導体領域９２ａと、ＧＮＤ基準回路形成領域９０２となるｎ半導体領域７０２とが、離れて形成されている。高耐圧接合終端構造９０３ａは、ｎ半導体領域９２ａに接し、かつｎ半導体領域７０２から離れたｎ半導体領域９８ａに形成されている。

また、図１７に示すように、ｐ^-半導体基板９１０の表面層に、Ｕ相の浮遊電位基準回路形成領域９０１ａとなるｎ半導体領域９２ａと、Ｖ相の浮遊電位基準回路形成領域９０１ｂとなるｎ半導体領域９２ｂとが、離れて形成されている。Ｕ相およびＶ相の各ｎ半導体領域９２ａ，９２ｂは、それぞれ高耐圧接合終端構造９０３ａ，９０３ｂが形成されたｎ半導体領域９８ａ，９８ｂに接している。Ｕ相のｎ半導体領域９８ａとＶ相のｎ半導体領域９８ｂとは離れて形成されており、ｎ半導体領域９２ａ，９２ｂと同一プロセスで同時に形成されることがある。

各ｎ半導体領域９２ａ，９２ｂ，７０２には、それぞれ、制御回路を構成するための種々の半導体素子が形成されている。図示例では、１個のＰチャネルＭＯＳ（金属−酸化膜−半導体）トランジスタと１個のＮチャネルＭＯＳトランジスタがそれぞれ形成されている。各ＮチャネルＭＯＳトランジスタは、各ｎ半導体領域９２ａ，９２ｂ，７０２内のｐ半導体領域９３ａ，９３ｂ，７０３に形成されている。以下、ＰチャネルＭＯＳトランジスタをＰ−ＭＯＳとし、ＮチャネルＭＯＳトランジスタをＮ−ＭＯＳとする。

ｐ^-半導体基板９１０の電位は、接地電位ＧＮＤとなる。ＧＮＤ基準回路形成領域９０２のｎ半導体領域７０２の電位は、図示しない下アームの電源電位Ｖ_ccとなる。ｎ半導体領域７０２内のｐ半導体領域７０３の電位は、ＧＮＤ基準回路形成領域９０２の基準電位である接地電位ＧＮＤとなる。接地電位ＧＮＤに対する下アームの電源電位Ｖ_cc、すなわち下アームの電源電圧は、任意であり、たとえば１０〜２０Ｖ程度に設定される。

一方、浮遊電位基準回路形成領域９０１ａ，９０１ｂのｎ半導体領域９２ａ，９２ｂの電位は、浮遊電位基準回路の電源電位Ｖ_UH，Ｖ_VHとなる。ｎ半導体領域９２ａ，９２ｂ内のｐ半導体領域９３ａ，９３ｂの電位は、浮遊電位基準回路の基準電位Ｖ_UL，Ｖ_VLとなる。上アームの電源電圧は、浮遊電位基準回路の電源電位Ｖ_UH，Ｖ_VHと基準電位Ｖ_UL，Ｖ_VLとの電位差（［Ｖ_UH−Ｖ_UL］、［Ｖ_VH−Ｖ_VL］）で与えられ、任意であり、たとえば１０〜２０Ｖ程度に設定される。

高耐圧接合終端構造９０３ａ，９０３ｂのｎ半導体領域９８ａ，９８ｂの表面層には、ｐ^-半導体領域が設けられている。このｐ^-半導体領域の電位は、接地電位ＧＮＤである。なお、Ｖ相またはＷ相の各浮遊電位基準回路形成領域９０１ｂ，９０１ｃとＧＮＤ基準回路形成領域９０２とを横切る断面の構成は、図１６と同様である。また、Ｖ相とＷ相の浮遊電位基準回路形成領域９０１ｂ，９０１ｃを横切る断面の構成は、図１７と同様である。

Ｕ相の浮遊電位基準回路の基準電位Ｖ_ULが印加される配線は、この高耐圧ドライバが駆動する図示しないＵ相の上アームＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）のエミッタと下アームＩＧＢＴのコレクタとの接続ノードに接続されている。したがって、基準電位Ｖ_ULは、上下アームのＩＧＢＴのスイッチングに応じて、たとえば６００Ｖ仕様では０〜６００Ｖ程度、また１２００Ｖ仕様では０〜１２００Ｖ程度まで激しく変動する。Ｖ相およびＷ相についても同様であり、Ｖ相およびＷ相の浮遊電位基準回路の基準電位Ｖ_VL，Ｖ_WLは、それぞれＶ相およびＷ相の上下アームのＩＧＢＴのスイッチングに応じて、激しく変動する。これら基準電位Ｖ_UL，Ｖ_VL，Ｖ_WLの変化率ｄＶ／ｄｔは、１００００〜２００００Ｖ／μｓ程度にまで達することがある。

ところで、上述した集積回路に形成されているｐｎ接合のそれぞれには、接合容量が存在する。つまり、各ｐｎ接合にコンデンサが形成されているのと同じである。一つのコンデンサの容量値をＣとすると、そのコンデンサに急峻な変化（ｄＶ／ｄｔ）波形を伴う電圧が印加されたときに、［Ｃ×（ｄＶ／ｄｔ）］で表される充電電流（変位電流）がｐｎ接合の接合面全面に流れる。それによって、図１６および図１７に示すように、ｐ半導体領域９３ａ、ｎ半導体領域９２ａおよびｐ^-半導体基板９１０よりなる寄生トランジスタ９１１、ｎ半導体領域９２ａ、ｐ^-半導体基板９１０およびｎ半導体領域７０２よりなる寄生トランジスタ９１２、並びにｎ半導体領域９２ａ、ｐ^-半導体基板９１０およびｎ半導体領域９２ｂよりなる寄生トランジスタ９１３を動作させ、回路の誤動作や素子破壊を引き起こすことがある。

図１８および図１９は、それぞれ図１６および図１７に示す断面構成において流れるラッチアップ電流を示す断面図である。図１８および図１９に示すように、従来の自己分離構造の場合には、ｐ半導体領域９３ａ、ｎ半導体領域９２ａ、ｐ^-半導体基板９１０およびｎ半導体領域７０２よりなる寄生サイリスタによるラッチアップ電流９１５や、ｐ半導体領域９３ａ、ｎ半導体領域９２ａ、ｐ^-半導体基板９１０およびｎ半導体領域９２ｂよりなる寄生サイリスタによるラッチアップ電流９１６が流れる可能性がある。Ｖ相およびＷ相についても同様である。

そこで、ラッチアップ電流が流れるのを防ぐため、図２０に示すように、素子が形成されている拡散層の周囲に、イオン注入および熱拡散により深いガードリング９１７を形成した集積回路が公知である。しかし、ガードリング９１７を形成する際に拡散層が横方向にも広がるため、素子が形成される拡散層の間隔を広げておく必要がある。これは、チップサイズの拡大を招くため、好ましくない。なお、図２０は、図１５の切断線Ｃ−Ｃ’に相当する断面における構成を示している。

一方、誘電体分離構造では、寄生サイリスタや寄生トランジスタが存在しないので、上述したような寄生動作が起こらないという利点があるが、ウエハの製造コストが高いという欠点がある。また、特許文献２〜５に開示されている接合分離構造とトレンチ分離構造とを組み合わせた構造は、１チップ上で、高電位部と低電位部の間で６００〜１２００Ｖクラスの分離が必要な高耐圧ＩＣに適用することはできない。そこで、本発明者らは、トレンチ分離構造を用いて高耐圧ＩＣの寄生素子の動作を抑制した半導体デバイスについて先に提案している（たとえば、特許文献６参照。）。

図２１は、特許文献６に開示された半導体デバイスの構成を説明するための断面図である。図２１に示すように、図２０のガードリング９１７の代わりに、素子が形成されている拡散層の周囲に、その拡散層よりも深いトレンチ構造９１８が形成されている。このトレンチ構造９１８の内部には、接地電位ＧＮＤとなる電極９１９が設けられている。また、トレンチ壁に沿ってｐ⁺半導体領域９２０が設けられている。このような構成とすることによって、チップ面積の増大を抑えつつ、寄生素子の動作を抑制することが可能になる。

特開平９−５５４９８号公報特開昭５７−１４３８４３号公報特開昭６０−９７６６１号公報特開平８−１４８５５３号公報特開２００１−１３５７１９号公報米国特許出願公開第２００２／０１９５６５９号明細書

しかしながら、図２１に示すトレンチ分離構造では、つぎのような問題点がある。すなわち、浮遊電位基準回路形成領域９０１ａのｎ半導体領域９２ａに形成されるＭＯＳトランジスタの特性（耐圧、闘値等）を所望のレベルにするため、そのｎ半導体領域９２ａの濃度をあまり高くすることができない。ＧＮＤ基準回路形成領域９０２のｎ半導体領域７０２についても同様であり、たとえば、それらｎ半導体領域９２ａおよびｎ半導体領域７０２の濃度は、１×１０¹⁷／ｃｍ³以下である。また、高耐圧接合終端構造９０３ａでの電界集中を防ぐため、ｐ^-半導体基板９１０の濃度もあまり高くすることができず、たとえば１２００Ｖ品の比抵抗は２００Ωｃｍ程度（不純物濃度にして６×１０¹³／ｃｍ³程度）である。

このような濃度の場合、高温環境下で浮遊電位基準回路に特に高いｄＶ／ｄｔが印加されると、寄生素子が動作してしまう可能性がある。これを防ぐためには、ｎ半導体領域９２ａおよびｎ半導体領域７０２を、たとえば２０μｍ以上の深さに形成する必要がある。しかし、ｎ半導体領域９２ａ，７０２を深くすると、それに対応してトレンチ構造９１８も深くしなければならないため、高度な製造技術を要するという問題点がある。

この発明は、上述した従来技術による問題点を解消するため、誤動作や素子破壊が生じにくい高耐圧ドライバとして使用することができる製造性に優れた半導体装置を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型の半導体基板と、前記半導体基板上に積層された、前記半導体基板よりも低濃度の第１導電型のエピタキシャル層と、前記エピタキシャル層上に積層された第２導電型の半導体層と、前記第２導電型の半導体層の表面から同半導体層および前記エピタキシャル層を貫通して前記半導体基板に達するトレンチ構造を有する素子分離領域と、前記第２導電型の半導体層が前記素子分離領域により互いに分離されてできた第２導電型の第１の半導体領域および第２導電型の第２の半導体領域と、前記第１の半導体領域にそれぞれ選択的に設けられた第１導電型のドレイン領域および第１導電型のソース領域を有する第１導電型の第１の絶縁ゲート型半導体素子と、前記第１の半導体領域の表面層に選択的に設けられた第１導電型の第３の半導体領域と、前記第３の半導体領域にそれぞれ選択的に設けられた第２導電型のドレイン領域および第２導電型のソース領域を有する第２導電型の第２の絶縁ゲート型半導体素子と、を備え、前記第１の半導体領域および前記第２の半導体領域のうち、いずれか一方が浮遊電位を基準とする半導体領域であり、もう一方が接地電位を基準とする半導体領域であり、前記トレンチ構造は、その内部に導電膜を有しており、該導電膜は、前記接地電位を基準とする半導体領域の接地点に接続されていることを特徴とする。

請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記第２の半導体領域にそれぞれ選択的に設けられた第１導電型のドレイン領域および第１導電型のソース領域を有する第１導電型の第３の絶縁ゲート型半導体素子と、前記第２の半導体領域の表面層に選択的に設けられた第１導電型の第４の半導体領域と、前記第４の半導体領域にそれぞれ選択的に設けられた第２導電型のドレイン領域および第２導電型のソース領域を有する第２導電型の第４の絶縁ゲート型半導体素子と、をさらに備えることを特徴とする。

請求項１または２の発明によれば、トレンチ構造により分離された第２導電型の第１の半導体領域および第２導電型の第２の半導体領域をエミッタおよびコレクタとし、かつ第１導電型のエピタキシャル層および第１導電型の半導体基板をベースとする寄生トランジスタのベース濃度を高くすることができるので、寄生トランジスタや寄生サイリスタの動作を抑制することができる。

請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記第１の半導体領域と前記エピタキシャル層との間、および前記第２の半導体領域と前記エピタキシャル層との間に、それぞれ前記第１の半導体領域および前記第２の半導体領域よりも高濃度の第２導電型の埋め込み層を有することを特徴とする。

この請求項３の発明によれば、第１導電型の第３の半導体領域をエミッタとし、第２導電型の第１の半導体領域および第２導電型の埋め込み層をベースとし、かつ第１導電型のエピタキシャル層および第１導電型の半導体基板をコレクタとする寄生トランジスタのベース濃度を高くすることができるので、寄生トランジスタや寄生サイリスタの動作を抑制することができる。

また、請求項４の発明にかかる半導体装置は、第１導電型の半導体基板と、前記半導体基板上に積層された、前記半導体基板よりも低濃度の第１導電型のエピタキシャル層と、前記エピタキシャル層の表面層に選択的に設けられた第２導電型の第１の半導体領域および第２導電型の第２の半導体領域と、前記エピタキシャル層の、前記第１の半導体領域と前記第２の半導体領域との間の表面から同エピタキシャル層を貫通して前記半導体基板に達するトレンチ構造を有する素子分離領域と、前記第１の半導体領域にそれぞれ選択的に設けられた第１導電型のドレイン領域および第１導電型のソース領域を有する第１導電型の第１の絶縁ゲート型半導体素子と、前記第１の半導体領域の表面層に選択的に設けられた第１導電型の第３の半導体領域と、前記第３の半導体領域にそれぞれ選択的に設けられた第２導電型のドレイン領域および第２導電型のソース領域を有する第２導電型の第２の絶縁ゲート型半導体素子と、を備え、前記第１の半導体領域および前記第２の半導体領域のうち、いずれか一方が浮遊電位を基準とする半導体領域であり、もう一方が接地電位を基準とする半導体領域であり、前記トレンチ構造は、その内部に導電膜を有しており、該導電膜は、前記接地電位を基準とする半導体領域の接地点に接続されていることを特徴とする。

請求項５の発明にかかる半導体装置は、請求項４に記載の発明において、前記第２の半導体領域にそれぞれ選択的に設けられた第１導電型のドレイン領域および第１導電型のソース領域を有する第１導電型の第３の絶縁ゲート型半導体素子と、前記第２の半導体領域の表面層に選択的に設けられた第１導電型の第４の半導体領域と、前記第４の半導体領域にそれぞれ選択的に設けられた第２導電型のドレイン領域および第２導電型のソース領域を有する第２導電型の第４の絶縁ゲート型半導体素子と、をさらに備えることを特徴とする。

請求項４または５の発明によれば、第２導電型の第１の半導体領域および第２導電型の第２の半導体領域をエミッタおよびコレクタとし、かつ第１導電型のエピタキシャル層および第１導電型の半導体基板をベースとする寄生トランジスタのベース濃度を高くすることができるので、寄生トランジスタや寄生サイリスタの動作を抑制することができる。

また、請求項６の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、前記導電膜は、高濃度にドープされた第１導電型のポリシリコンでできていることを特徴とする。

また、請求項７の発明にかかる半導体装置は、請求項１〜３のいずれか一つに記載の発明において、前記第１の半導体領域および前記第２の半導体領域のうち、前記浮遊電位を基準とする半導体領域の周囲に、高耐圧接合終端構造が前記トレンチ構造と接して設けられていることを特徴とする。請求項８の発明にかかる半導体装置は、請求項４または５に記載の発明において、前記第１の半導体領域および前記第２の半導体領域のうち、前記浮遊電位を基準とする半導体領域の周囲に、高耐圧接合終端構造が前記トレンチ構造から離れ、かつ該浮遊電位を基準とする半導体領域と接して設けられていることを特徴とする。

また、請求項９の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、前記トレンチ構造の底部に、前記半導体基板よりも高濃度の第１導電型の半導体領域が設けられていることを特徴とする。請求項９の発明によれば、トレンチ構造の底部に半導体基板よりも高濃度の第１導電型の半導体領域が設けられていることによって、この第１導電型の高濃度半導体領域および半導体基板をベースとする寄生トランジスタの動作をより一層、抑制することができる。

本発明にかかる半導体装置によれば、高度な製造技術を要する深いトレンチを形成しなくても、半導体装置内に寄生的に形成されてしまう寄生トランジスタや寄生サイリスタが、ＩＧＢＴ等の大容量電源半導体のスイッチング動作による急峻な電圧変化によってバイポーラ動作やラッチアップ動作などの寄生動作を起こすのをより効果的に抑制することができる。したがって、誤動作や素子破壊が生じにくい高耐圧ドライバを、従来よりも容易に実現することができるという効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。以下の説明および添付図面において、ｎまたはｐを冠記した層や領域は、それぞれ電子または正孔がキャリアであることを意味する。また、ｎやｐに付す⁺または^-は、それぞれ比較的高不純物濃度または比較的低不純物濃度であることを表す。なお、図１〜図１４において同様の構成には同一の符号を付し、重複する説明を省略する。

実施の形態１．
図２は、本発明の実施の形態１にかかる集積回路を備えた半導体装置の構成を示す平面図である。図２に示すように、高耐圧ＩＣチップ１０には、Ｕ相、Ｖ相およびＷ相の各上アーム分の浮遊電位基準回路形成領域２１ａ，２１ｂ，２１ｃと、ＧＮＤ基準回路形成領域２２が形成されている。各浮遊電位基準回路形成領域２１ａ，２１ｂ，２１ｃは、それぞれ高耐圧接合終端構造２３ａ，２３ｂ，２３ｃにより囲まれている。高耐圧接合終端構造２３ａ，２３ｂ，２３ｃおよびＧＮＤ基準回路形成領域２２は、素子分離領域となるトレンチ構造７により囲まれている。

ＧＮＤ基準回路形成領域２２は、接地電位ＧＮＤを基準電位としている。浮遊電位基準回路形成領域２１ａ，２１ｂ，２１ｃは、それぞれ接地電位ＧＮＤとは異なる電位Ｖ_UL、Ｖ_VL、Ｖ_WLを基準電位としている。この高耐圧ＩＣチップ１０よりなる高耐圧ドライバは、高耐圧接合終端構造２３ａ，２３ｂ，２３ｃをダブルＲＥＳＵＲＦ構造とすることが可能である。

つぎに、図２に示す集積回路の断面構成について説明するが、Ｕ相の浮遊電位基準回路形成領域２１ａおよびＧＮＤ基準回路形成領域２２を横切る切断線Ａ−Ａ’における断面構成と、Ｖ相およびＷ相のそれぞれについて切断線Ａ−Ａ’に相当する断面における構成とは同じであるので、ここでは、Ｕ相、Ｖ相およびＷ相を代表してＵ相に対する切断線Ａ−Ａ’における断面構成について説明し、Ｖ相およびＷ相のそれぞれについて切断線Ａ−Ａ’に相当する断面における構成についての説明は省略する。また、以下の説明では、浮遊電位基準回路形成領域２１ａ，２１ｂ，２１ｃの符号を２１で代表し、高耐圧接合終端構造２３ａ，２３ｂ，２３ｃの符号を２３で代表して表す。これらのことは、他の実施の形態においても同じである。

図１は、本発明の実施の形態１にかかる集積回路を備えた半導体装置の、浮遊電位基準回路形成領域２１およびＧＮＤ基準回路形成領域２２を横切る切断線Ａ−Ａ’における構成を示す断面図である。図１に示すように、ｐ⁺半導体基板１の上に、ｐ⁺半導体基板１よりも不純物濃度の低いｐエピタキシャル層２７が積層されている。そして、このｐエピタキシャル層２７の表面層に、浮遊電位基準回路形成領域２１となる第１の半導体領域としてのｎ半導体領域２と、ＧＮＤ基準回路形成領域２２となる第２の半導体領域としてのｎ半導体領域２０２とが、離れて形成されている。

高耐圧接合終端構造２３は、ｎ半導体領域２を囲み、かつｎ半導体領域２０２から離れたｎ半導体領域８に形成されている。また、ｐエピタキシャル層２７の表面からｐエピタキシャル層２７を貫通してｐ⁺半導体基板１に達するトレンチ構造７が、ｎ半導体領域２およびｎ半導体領域２０２の周囲を囲むように形成されている。図１には、ｎ半導体領域２およびｎ半導体領域２０２を囲むトレンチ構造７のうち、ｎ半導体領域２とｎ半導体領域２０２との間の部分のみが示されている。

浮遊電位基準回路形成領域２１のｎ半導体領域２には、制御回路を構成するための種々の半導体素子が形成されており、一例として、１個の第１の絶縁ゲート型半導体素子であるＰ−ＭＯＳ４０１と、１個の第２の絶縁ゲート型半導体素子であるＮ−ＭＯＳ４０２がそれぞれ形成されている。Ｎ−ＭＯＳ４０２は、ｎ半導体領域２の表面層に設けられた第３の半導体領域であるｐ半導体領域３に形成されている。ここで、ｐエピタキシャル層２７とｎ半導体領域２との間のｐｎ接合を第１のｐｎ接合とすると、この第１のｐｎ接合に逆バイアス電圧が印加されたときに、第１のｐｎ接合からｎ半導体領域２に広がる第１の空乏層の先端がｐ半導体領域３に達しないように、ｎ半導体領域２の厚さおよび不純物濃度を選定するのが望ましい。

ＧＮＤ基準回路形成領域２２のｎ半導体領域２０２には、制御回路を構成するための種々の半導体素子の一例として、１個の第３の絶縁ゲート型半導体素子であるＰ−ＭＯＳ４０３と、１個の第４の絶縁ゲート型半導体素子であるＮ−ＭＯＳ４０４が形成されている。Ｎ−ＭＯＳ４０４は、ｎ半導体領域２０２の表面層に設けられた第４の半導体領域であるｐ半導体領域２０３に形成されている。なお、各ｎ半導体領域２，２０２内にそれぞれ複数のＰ−ＭＯＳが形成されていてもよいし、各ｐ半導体領域３，２０３内にそれぞれ複数のＮ−ＭＯＳが形成されていてもよい。

図１において、各Ｐ−ＭＯＳ４０１，４０３および各Ｎ−ＭＯＳ４０２，４０４のＤ、ＧおよびＳは、それぞれドレイン電極、ゲート電極およびソース電極を表す。ドレイン電極Ｄは、ドレイン領域となるｐ⁺半導体領域（Ｐ−ＭＯＳの場合）またはｎ⁺半導体領域（Ｎ−ＭＯＳの場合）に、金属電極１７を介して電気的に接続されている。ソース電極Ｓは、ソース領域となるｐ⁺半導体領域（Ｐ−ＭＯＳの場合）またはｎ⁺半導体領域（Ｎ−ＭＯＳの場合）に、金属電極１７を介して電気的に接続されている。各ゲート電極Ｇは、それぞれ所定の半導体領域の表面上に、図示省略した絶縁膜を介して形成されている。

ｐ⁺半導体基板１には、基板裏面に設けられたｐ⁺半導体層３０１にオーミック接触する金属電極１８を介して、接地電位ＧＮＤが印加される。浮遊電位基準回路形成領域２１のｎ半導体領域２には、その表面に設けられたｎ⁺半導体領域にオーミック接触する金属電極１７を介して、浮遊電位基準回路の電源電位Ｖ_UH（Ｕ相の場合)が印加される。ｎ半導体領域２内のｐ半導体領域３には、その表面に設けられたｐ⁺半導体領域にオーミック接触する金属電極１７を介して、浮遊電位基準回路の基準電位Ｖ_UL（Ｕ相の場合)が印加される。

Ｖ_UHおよびＶ_ULは、それぞれ、Ｖ相の場合にはＶ_VHおよびＶ_VLとなり、Ｗ相の場合にはＶ_WHおよびＶ_WLとなる。通常、Ｕ相のＶ_UHとＶ相のＶ_VHとＷ相のＶ_WHは同じであり、またＵ相のＶ_ULとＶ相のＶ_VLとＷ相のＶ_WLも同じであるので、以下の説明では、各相の浮遊電位基準回路の電源電位および基準電位をそれぞれＶ_UHおよびＶ_ULで代表する（他の実施の形態においても同じ）。

通常使用時の上アームの電源電圧は、浮遊電位基準回路の電源電位Ｖ_UHと基準電位Ｖ_ULとの電位差（［Ｖ_UH−Ｖ_UL］）で与えられる。この電位差は、任意であり、たとえば＋１０〜２０Ｖ程度に設定される。浮遊電位基準回路の基準電位Ｖ_ULが印加される配線は、この高耐圧ドライバが駆動する図示しない上アームＩＧＢＴのエミッタと下アームＩＧＢＴのコレクタとの接続ノードに接続され得る。

ＧＮＤ基準回路形成領域２２のｎ半導体領域２０２には、その表面に設けられたｎ⁺半導体領域にオーミック接触する金属電極１７を介して、図示しない下アームの電源電位Ｖ_ccが印加される。ｎ半導体領域２０２内のｐ半導体領域２０３には、その表面に設けられたｐ⁺半導体領域にオーミック接触する金属電極１７を介して、ＧＮＤ基準回路形成領域２２の基準電位である接地電位ＧＮＤが印加される。接地電位ＧＮＤに対する下アームの電源電位Ｖ_cc、すなわち下アームの電源電圧は、任意であり、たとえば＋１０〜２０Ｖ程度に設定される。

高耐圧接合終端構造２３のｎ半導体領域８は、浮遊電位基準回路形成領域２１のｎ半導体領域２に接して設けられている。そのため、ｎ半導体領域８の電位は、ｎ半導体領域２と同じ浮遊電位基準回路の電源電位Ｖ_UHとなる。ｎ半導体領域８を、ｎ半導体領域２と同一プロセスで同時に形成してもよい。ｎ半導体領域８の表面層には、ｐ半導体領域とそれよりも不純物濃度の低いｐ^-半導体領域とが接して形成されている。このｎ半導体領域８に形成されたｐ半導体領域には、このｐ半導体領域にオーミック接触する金属電極１７を介して、接地電位ＧＮＤが印加される。

したがって、ｐエピタキシャル層２７とｎ半導体領域８との間のｐｎ接合を第２のｐｎ接合とし、ｎ半導体領域８に形成されたｐ半導体領域およびｐ^-半導体領域とｎ半導体領域８との間のｐｎ接合を第３のｐｎ接合とすると、これら第２および第３のｐｎ接合は、ともに逆バイアスが印加された状態となる。このような逆バイアス状態において、第２のｐｎ接合の両側に広がる第２の空乏層と、第３のｐｎ接合の両側に広がる第３の空乏層とが、ｎ半導体領域８で結合し、かつ第３の空乏層が、ｎ半導体領域８内のｐ半導体領域およびｐ^-半導体領域の表面に達するように、ｎ半導体領域８内のｐ半導体領域およびｐ^-半導体領域を形成するとよい。なお、高耐圧接合終端構造２３の構造は、上述した構成の他にも種々変更可能である。

トレンチ構造７は、ｐ⁺半導体基板１よりも高濃度のトレンチ壁ｐ⁺半導体領域５１と、アルミニウム等の金属材料を含む導電膜よりなる電極１６を備えている。トレンチ壁ｐ⁺半導体領域５１は、トレンチの側面および底面に沿って設けられている。トレンチ壁ｐ⁺半導体領域５１のトレンチ底面部分は、ｐ⁺半導体基板１に接しており、トレンチ壁ｐ⁺半導体領域５１はｐ⁺半導体基板１に電気的に接続されている。電極１６は、トレンチ内に設けられており、トレンチ壁ｐ⁺半導体領域５１にオーミック接触している。電極１６には、接地電位ＧＮＤが印加される。したがって、トレンチの側面においてトレンチ壁ｐ⁺半導体領域５１を介して電極１６に電気的に接続されるｐエピタキシャル層２７の電位は、接地電位ＧＮＤとなる。

トレンチ構造７を形成するにあたっては、ｐエピタキシャル層２７の表面からｐ⁺半導体基板１に達するトレンチを形成する。そのトレンチの側面および底面に沿ってｐ⁺型半導体基板１に、ｐ型不純物としてたとえばボロンをイオン注入して高濃度のトレンチ壁ｐ⁺半導体領域５１を形成する。そして、トレンチ内に、アルミニウム等の金属を材料に含む電極１６をスパッタリングにより形成し、電極１６をトレンチ壁ｐ⁺半導体領域５１にオーミック接触させる。

このように、トレンチ壁ｐ⁺半導体領域５１がｐ⁺半導体基板１に電気的に接続しているので、トレンチ壁ｐ⁺半導体領域５１は、ｐ⁺半導体基板１と同電位、すなわち接地電位ＧＮＤとなる。上述したように、ＧＮＤ基準回路形成領域２２のｎ半導体領域２０２の電位は、ＧＮＤ基準回路の電源電位Ｖ_ccであるので、トレンチ壁ｐ⁺半導体領域５１の電位は、ｎ半導体領域２０２の電位よりも低く保たれる。

ここで、ｐエピタキシャル層２７とＧＮＤ基準回路形成領域２２のｎ半導体領域２０２との間のｐｎ接合を第４のｐｎ接合とする。また、ｐエピタキシャル層２７とｎ半導体領域２０２との間の内蔵電位をＶ_biとする。第４のｐｎ接合に電圧値Ｖ_ccの逆バイアス電圧が印加された状態で、第４のｐｎ接合からｐエピタキシャル層２７に広がる第４の空乏層の先端におけるｐエピタキシャル層２７の電位Ｖ₁が、動作時において常につぎの不等式を成立させるように、トレンチ構造７を形成するのが望ましい。

Ｖ₁＜Ｖ_cc＋Ｖ_bi

つぎに、トレンチ構造７にトレンチ壁ｐ⁺半導体領域５１が設けられていることによって得られる効果について説明する。図１に示す構成において、ｐ半導体領域３、ｎ半導体領域２、ｐエピタキシャル層２７およびｐ⁺半導体基板１、並びにｎ半導体領域２０２からなるｐｎｐｎ構造の寄生サイリスタが存在する。

したがって、ｐ半導体領域３に急峻な変化（ｄＶ／ｄｔ）波形を伴う電圧が印加されると、ｐエピタキシャル層２７とｎ半導体領域２とのｐｎ接合部には、その接合容量Ｃに比例した変位電流［Ｃ×（ｄＶ／ｄｔ）］が流れる。その際、ｐ⁺半導体基板１およびｐエピタキシャル層２７中には、上記変位電流に対応した充電電流が流れる。そのため、ｐ⁺半導体基板１およびｐエピタキシャル層２７に、その電位が接地電位ＧＮＤレベル以上となる部分が発生する。

トレンチ壁ｐ⁺半導体領域５１がない場合には、ｐ半導体領域３の印加電圧の変化（ｄＶ／ｄｔ）が大きくなると、上記充電電流が大きくなるため、ｐ⁺半導体基板１およびｐエピタキシャル層２７の電位上昇が増加する。その結果、ｐエピタキシャル層２７の電位が高くなり、ｐエピタキシャル層２７とｎ半導体領域２０２の間が順バイアス状態になると、寄生サイリスタのゲート電流が流れることになる。このゲート電流値が増加して所定の値に達すると、寄生サイリスタのアノードに相当するｐ半導体領域３と、カソードに相当するｎ半導体領域２０２との間の電位差が、寄生サイリスタのブレークオーバ電圧より低くても、サイリスタがオン状態となってラッチアップ現象が発生する。ラッチアップ現象の発生により過電流が流れ、半導体装置は破壊に至る。

しかし、本実施の形態のようにトレンチ壁ｐ⁺半導体領域５１がある場合には、トレンチ壁ｐ⁺半導体領域５１上の電極１６がゲート電極の役割を果たすことになる。上述したように、この電極１６を接地点に接続してその電位を接地電位ＧＮＤレベルに固定することにより、上記充電電流のうちトレンチ構造７ヘ流れ込む電流の割合が増加する。それによって、ｎ半導体領域２０２周辺のｐエピタキシャル層２７中に流れる電流が減り、ｎ半導体領域２０２周辺のｐエピタキシャル層２７の電位上昇を抑えることができるので、ｐエピタキシャル層２７とｎ半導体領域２０２との間が順バイアスされて寄生サイリスタのゲート電流が流れるのを抑えることができる。つまり、寄生サイリスタがラッチアップしにくい構造となる。

実施の形態１によれば、浮遊電位基準回路形成領域２１のｎ半導体領域２、ｐエピタキシャル層２７およびｐ⁺半導体基板１、ＧＮＤ基準回路形成領域２２のｎ半導体領域２０２よりなる寄生ｎｐｎトランジスタのベース濃度を高くすることができるので、寄生ｎｐｎトランジスタが非常に動作しにくい構造となる。したがって、ｎ半導体領域２，２０２およびトレンチ構造７を深くしなくてもよいので、プロセスコストを低減することができる。また、上述したように、寄生サイリスタがラッチアップしにくい構造が得られる。

なお、図３に示すように、高耐圧接合終端構造２３のｎ半導体領域８に、横型の高耐圧ＭＩＳ（金属−絶縁膜−半導体）トランジスタ４０５を形成してもよい。図３に示す構成は、図２の切断線Ｂ−Ｂ’における断面構成に相当する。このＭＩＳトランジスタ４０５のＤ、ＧおよびＳは、それぞれドレイン電極、ゲート電極およびソース電極を表す。ドレイン電極Ｄは、ｎ半導体領域８の表面層においてｐ^-半導体領域９により囲まれたドレイン領域となるｎ半導体領域に、金属電極１７を介して電気的に接続されている。ソース電極Ｓ、ソース電極Ｓが金属電極１７を介して電気的に接続されたソース領域、およびゲート電極Ｇは、ｎ半導体領域８の表面層においてｐ^-半導体領域９のトレンチ構造側の外側に設けられている。

実施の形態２．
図４は、本発明の実施の形態２にかかる集積回路を備えた半導体装置の構成を示す断面図であり、図２の切断線Ａ−Ａ’に相当する断面の構成を示している。図４に示すように、実施の形態２は、図１に示す実施の形態１に対して、トレンチ構造７の構成が異なっているものであり、その他の構成は、図１に示す構成と同じである。したがって、トレンチ構造７を作製するプロセスを除いて、その他のプロセスは、実施の形態１と同じである。

実施の形態２では、トレンチ構造７は、トレンチ壁ｐ⁺半導体領域５１の内側がポリシリコンよりなる埋め込みｐ⁺半導体領域４１で埋め込まれた構成となっている。埋め込みｐ⁺半導体領域４１には、この埋め込みｐ⁺半導体領域４１にオーミック接触する金属電極１７を介して、ｐ⁺半導体基板１と同じ接地電位ＧＮＤが印加される。

実施の形態２のトレンチ構造７を形成するにあたっては、実施の形態１と同様にして、ｐ⁺半導体基板１に達するトレンチを形成し、ボロン等のｐ型不純物のイオン注入により高濃度のトレンチ壁ｐ⁺半導体領域５１を形成する。ついで、トレンチ内に、ｐ型不純物を高濃度にドープしたポリシリコンをＣＶＤ（化学気相成長）法等により埋め込むことによって、埋め込みｐ⁺半導体領域４１を形成する。そして、埋め込みｐ⁺半導体領域４１の表面上に金属電極１７を形成し、金属電極１７を埋め込みｐ⁺半導体領域４１にオーミック接触させる。

実施の形態２によれば、実施の形態１の効果に加えて、つぎのような効果が得られる。実施の形態１では、トレンチ内に金属の電極１６をスパッタリングにより形成するため、電極１６となる金属膜の被覆性を考慮して、トレンチの幅はトレンチ深さと同程度、たとえば５〜１０μｍ程度である、それに対して、実施の形態２では、トレンチ内部をポリシリコンで埋めるので、トレンチの幅をたとえば３μｍ程度にすることができる。したがって、より小型の半導体装置を実現することができる。

実施の形態３．
図５は、本発明の実施の形態３にかかる集積回路を備えた半導体装置の構成を示す断面図であり、図２の切断線Ａ−Ａ’に相当する断面の構成を示している。図５に示すように、実施の形態３は、図１に示す実施の形態１に対して、トレンチ構造７およびその周辺部の構成が異なっているものであり、その他の構成は、図１に示す構成と同じである。したがって、トレンチ構造７およびその周辺部を作製するプロセスを除いて、その他のプロセスは、実施の形態１と同じである。

実施の形態３では、トレンチ構造７は、トレンチが絶縁体６１で埋め込まれているとともに、トレンチ構造７の底部に、ｐ⁺半導体基板１よりも高濃度のトレンチ底ｐ⁺半導体領域５２が設けられた構成となっている。このトレンチ底ｐ⁺半導体領域５２は、ｐ⁺半導体基板１に電気的に接続している。また、実施の形態３では、トレンチ構造７の周囲において、ｐエピタキシャル層２７には、金属電極１７およびこの金属電極１７がオーミック接触するｐ⁺半導体領域を介して、接地電位ＧＮＤが印加される。

実施の形態３のトレンチ構造７を形成するにあたっては、実施の形態１と同様にして、ｐ⁺半導体基板１に達するトレンチを形成する。そして、トレンチ底部にボロン等のｐ型不純物をイオン注入して高濃度のトレンチ底ｐ⁺半導体領域５２を形成する。ついで、トレンチ内に絶縁体６１を埋め込む。その後、ｐエピタキシャル層２７の表面の、絶縁体６１を埋め込んだトレンチ構造７の周囲に、高濃度のｐ⁺半導体領域を形成し、このｐ⁺半導体領域の表面上に金属電極１７を形成し、金属電極１７をｐ⁺半導体領域にオーミック接触させる。

実施の形態３によれば、実施の形態１と同様に、ｐエピタキシャル層２７の電位上昇を抑制することができるので、寄生サイリスタがラッチアップしにくい構造が得られる。

実施の形態４．
図６は、本発明の実施の形態４にかかる集積回路を備えた半導体装置の構成を示す断面図であり、図２の切断線Ａ−Ａ’に相当する断面の構成を示している。図６に示すように、実施の形態４は、図１に示す実施の形態１に対して、浮遊電位基準回路形成領域２１のｎ半導体領域２、高耐圧接合終端構造２３のｎ半導体領域８およびＧＮＤ基準回路形成領域２２のｎ半導体領域２０２の構成、トレンチ構造７の構成、並びに高耐圧接合終端構造２３の構成が異なっているものであり、その他の構成は、図１に示す構成と同じである。したがって、ｎ半導体領域２，８，２０２、トレンチ構造７および高耐圧接合終端構造２３を作製するプロセスを除いて、その他のプロセスは、実施の形態１と同じである。

ｎ半導体領域２，８およびｎ半導体領域２０２は、ｐエピタキシャル層２７上に積層されたｎエピタキシャル層２ａを、その表面からｎエピタキシャル層２ａおよびｐエピタキシャル層２７を貫通してｐ⁺半導体基板１に達するトレンチ構造７で分離することにより、形成されている。したがって、ｎ半導体領域８およびｎ半導体領域２０２は、ともにトレンチ構造７に隣接している。

実施の形態４では、トレンチ構造７は、トレンチ側壁に絶縁膜２５が設けられ、その絶縁膜２５の内側およびトレンチ底面に沿って電極１６が設けられ、トレンチ構造７の底部に、ｐ⁺半導体基板１よりも高濃度のトレンチ底ｐ⁺半導体領域５２が設けられた構成となっている。電極１６は、トレンチ側壁の絶縁膜２５により、ｎ半導体領域８およびｎ半導体領域２０２から絶縁されている。また、電極１６は、トレンチ底ｐ⁺半導体領域５２を介して、ｐ⁺半導体基板１に電気的に接続している。電極１６には接地電位ＧＮＤが印加されるので、トレンチ底ｐ⁺半導体領域５２の電位は、ｐ⁺半導体基板１と同じ接地電位ＧＮＤとなる。

実施の形態４のトレンチ構造７を形成するにあたっては、実施の形態１と同様にして、ｐ⁺半導体基板１に達するトレンチを形成する。そして、トレンチの側壁および底部に熱酸化膜などの絶縁膜２５を形成した後、異方性の酸化膜エッチャーにより、絶縁膜２５のトレンチ底部分をエッチングしてコンタクト部を形成する。ついで、トレンチ底部にボロン等のｐ型不純物をイオン注入して高濃度のトレンチ底ｐ⁺半導体領域５２を形成する。その後、トレンチ内部に電極１６となる金属膜をスパッター等で成膜し、電極１６をトレンチ底ｐ⁺領域５２にオーミック接触させる。

実施の形態４では、高耐圧接合終端構造２３は、ｎ半導体領域８の表面層に、金属電極１７を介して接地電位ＧＮＤが印加されるｐ半導体領域４６と、このｐ半導体領域４６に接してそれよりも不純物濃度の低いｐ^-半導体領域９ａ，９ｂが設けられた構成となっている。一方のｐ^-半導体領域９ａは、ｐ半導体領域４６と浮遊電位基準回路形成領域２１のｎ半導体領域８との間に設けられている。もう一方のｐ^-半導体領域９ｂは、ｐ半導体領域４６とトレンチ構造７との間に設けられている。

ｐ^-半導体領域９ｂによって、ｎ半導体領域８の、ｐ^-半導体領域９ｂの下側の部分が空乏化しやすくなっている。なお、ｐ^-半導体領域９ａ，９ｂのうち、浮遊電位基準回路形成領域２１側のｐ^-半導体領域９ａにより高い電位がかかるので、このｐ^-半導体領域９ａの幅は、トレンチ構造７側のｐ^-半導体領域９ｂの幅よりも大きい。

実施の形態５．
図７は、本発明の実施の形態５にかかる集積回路を備えた半導体装置の構成を示す断面図であり、図２の切断線Ａ−Ａ’に相当する断面の構成を示している。図７に示すように、実施の形態５は、図６に示す実施の形態４に対して、トレンチ構造７の構成が異なっているものであり、その他の構成は、図６に示す構成と同じである。したがって、トレンチ構造７を作製するプロセスを除いて、その他のプロセスは、実施の形態４と同じである。

実施の形態５では、トレンチ構造７は、トレンチ側壁の絶縁膜２５の内側がポリシリコンよりなる埋め込みｐ⁺半導体領域４１で埋め込まれた構成となっている。埋め込みｐ⁺半導体領域４１は、トレンチ底ｐ⁺半導体領域５２を介して、ｐ⁺半導体基板１に電気的に接続している。埋め込みｐ⁺半導体領域４１には、この埋め込みｐ⁺半導体領域４１にオーミック接触する金属電極１７を介して、ｐ⁺半導体基板１と同じ接地電位ＧＮＤが印加されるので、トレンチ底ｐ⁺半導体領域５２の電位は、ｐ⁺半導体基板１と同じ接地電位ＧＮＤとなる。

実施の形態６．
図８は、本発明の実施の形態６にかかる集積回路を備えた半導体装置の構成を示す断面図であり、図２の切断線Ａ−Ａ’に相当する断面の構成を示している。図８に示すように、実施の形態６は、図６に示す実施の形態４に対して、トレンチ構造７の構成が異なっているものであり、その他の構成は、図６に示す構成と同じである。したがって、トレンチ構造７を作製するプロセスを除いて、その他のプロセスは、実施の形態４と同じである。

実施の形態６では、トレンチ構造７は、トレンチが絶縁体６１で埋め込まれているとともに、トレンチ構造７の底部に、ｐ⁺半導体基板１よりも高濃度のトレンチ底ｐ⁺半導体領域５２が設けられた構成となっている。このトレンチ構造７は、実施の形態３のトレンチ構造と同じである。

実施の形態７．
図９は、本発明の実施の形態７にかかる集積回路を備えた半導体装置の構成を示す断面図であり、図２の切断線Ａ−Ａ’に相当する断面の構成を示している。図９に示すように、実施の形態７は、図６に示す実施の形態４に対して、ｐエピタキシャル層２７を設けずに、ｐ⁺半導体基板１の代わりに低濃度のｐ^-半導体基板１０１を用いたものである。したがって、トレンチ底ｐ⁺半導体領域５２は、ｐ^-半導体基板１０１に電気的に接続することになる。

また、実施の形態７では、浮遊電位基準回路形成領域２１およびＧＮＤ基準回路形成領域２２の各ｎ半導体領域２，２０２とｐ^-半導体基板１０１との境界付近に、それぞれ、ｎ半導体領域２，２０２よりも高濃度のｎ⁺埋め込み層２４が設けられている。ＧＮＤ基準回路形成領域２２に設けられたｎ⁺埋め込み層２４は、トレンチ構造７に接している。

ｎ⁺埋め込み層２４がトレンチ構造７に接する構成において、仮に、トレンチ構造７が、図１に示すように、トレンチの周囲にトレンチ壁ｐ⁺半導体領域５１を有する構成である場合、ｎ⁺埋め込み層２４とトレンチ壁ｐ⁺半導体領域５１とが接すると、その接合耐圧が低いため、問題が生じる。それを回避するため、実施の形態７では、トレンチ壁ｐ⁺半導体領域５１を設けずに、トレンチ側壁に絶縁膜２５を形成し、それによって、トレンチ側壁では、トレンチ構造７内の電極１６とｐ^-半導体基板１０１とを絶縁し、トレンチ底部においてのみトレンチ底ｐ⁺半導体領域５２を介してｐ^-半導体基板１０１に電極１６を電気的に接続している。その他の構成は、図６に示す構成と同じである。

実施の形態７によれば、浮遊電位基準回路形成領域２１のｐ半導体領域３、ｎ半導体領域２およびｎ⁺埋め込み層２４、ｐ^-半導体基板１０１よりなる寄生ｐｎｐトランジスタのベース濃度を高くすることができるので、寄生ｐｎｐトランジスタが動作しにくくなる。したがって、ｎ半導体領域２とｎ半導体領域２０２を従来ほど深く形成しなくてもよいので、トレンチ構造７の形成が容易になり、プロセスコストを低減することができる。

実施の形態８．
図１０は、本発明の実施の形態８にかかる集積回路を備えた半導体装置の構成を示す断面図であり、図２の切断線Ａ−Ａ’に相当する断面の構成を示している。図１０に示すように、実施の形態８は、図９に示す実施の形態７に対して、トレンチ構造７の構成が異なっているものであり、その他の構成は、図９に示す構成と同じである。したがって、トレンチ構造７を作製するプロセスを除いて、その他のプロセスは、実施の形態７と同じである。

実施の形態８では、トレンチ構造７は、トレンチ側壁の絶縁膜２５の内側がポリシリコンよりなる埋め込みｐ⁺半導体領域４１で埋め込まれた構成となっている。このトレンチ構造７は、実施の形態５のトレンチ構造と同じである。トレンチ構造７は、ＧＮＤ基準回路形成領域２２に設けられたｎ⁺埋め込み層２４に接している。そのため、実施の形態８でも実施の形態７と同様に、トレンチ側壁の絶縁膜２５によって、トレンチ側壁では、トレンチ構造７内の埋め込みｐ⁺半導体領域４１とｐ^-半導体基板１０１とを絶縁し、トレンチ底部においてのみ埋め込みｐ⁺半導体領域４１がトレンチ底ｐ⁺半導体領域５２を介してｐ^-半導体基板１０１に電気的に接続するようにしている。

実施の形態９．
図１１は、本発明の実施の形態９にかかる集積回路を備えた半導体装置の構成を示す断面図であり、図２の切断線Ａ−Ａ’に相当する断面の構成を示している。図１１に示すように、実施の形態９は、図９に示す実施の形態７に対して、トレンチ構造７の構成が異なっているものであり、その他の構成は、図９に示す構成と同じである。したがって、トレンチ構造７を作製するプロセスを除いて、その他のプロセスは、実施の形態７と同じである。実施の形態９では、トレンチ構造７は、実施の形態３と同様に、トレンチが絶縁体６１で埋め込まれた構成となっている。

実施の形態１０．
図１２は、本発明の実施の形態１０にかかる集積回路を備えた半導体装置の構成を示す断面図であり、図２の切断線Ａ−Ａ’に相当する断面の構成を示している。図１２に示すように、実施の形態１０は、図６に示す実施の形態４に対して、浮遊電位基準回路形成領域２１およびＧＮＤ基準回路形成領域２２の各ｎ半導体領域２，２０２とｐエピタキシャル層２７との境界付近に、それぞれ、ｎ半導体領域２，２０２よりも高濃度のｎ⁺埋め込み層２４を設けたものである。

ＧＮＤ基準回路形成領域２２に設けられたｎ⁺埋め込み層２４は、トレンチ構造７に接している。そのため、実施の形態１０でも実施の形態７と同様に、トレンチ側壁の絶縁膜２５によって、トレンチ側壁では、トレンチ構造７内の電極１６とｐ⁺半導体基板１とを絶縁し、トレンチ底部においてのみ電極１６がトレンチ底ｐ⁺半導体領域５２を介してｐ⁺半導体基板１に電気的に接続するようにしている。その他の構成は、図６に示す構成と同じである。ｎ⁺埋め込み層２４が設けられていることによって、実施の形態４よりもさらに寄生素子の動作を抑制することができる。

実施の形態１１．
図１３は、本発明の実施の形態１１にかかる集積回路を備えた半導体装置の構成を示す断面図であり、図２の切断線Ａ−Ａ’に相当する断面の構成を示している。図１３に示すように、実施の形態１１は、図７に示す実施の形態５に対して、浮遊電位基準回路形成領域２１およびＧＮＤ基準回路形成領域２２の各ｎ半導体領域２，２０２とｐエピタキシャル層２７との境界付近に、それぞれ、ｎ半導体領域２，２０２よりも高濃度のｎ⁺埋め込み層２４を設けたものである。

ＧＮＤ基準回路形成領域２２に設けられたｎ⁺埋め込み層２４は、トレンチ構造７に接している。そのため、実施の形態１１でも実施の形態７と同様に、トレンチ側壁の絶縁膜２５によって、トレンチ側壁では、トレンチ構造７内の埋め込みｐ⁺半導体領域４１とｐ⁺半導体基板１とを絶縁し、トレンチ底部においてのみ埋め込みｐ⁺半導体領域４１がトレンチ底ｐ⁺半導体領域５２を介してｐ⁺半導体基板１に電気的に接続するようにしている。その他の構成は、図７に示す構成と同じである。ｎ⁺埋め込み層２４が設けられていることによって、実施の形態５よりもさらに寄生素子の動作を抑制することができる。

実施の形態１２．
図１４は、本発明の実施の形態１２にかかる集積回路を備えた半導体装置の構成を示す断面図であり、図２の切断線Ａ−Ａ’に相当する断面の構成を示している。図１４に示すように、実施の形態１２は、図８に示す実施の形態６に対して、浮遊電位基準回路形成領域２１およびＧＮＤ基準回路形成領域２２の各ｎ半導体領域２，２０２とｐエピタキシャル層２７との境界付近に、それぞれ、ｎ半導体領域２，２０２よりも高濃度のｎ⁺埋め込み層２４を設けたものである。その他の構成は、図８に示す構成と同じである。ｎ⁺埋め込み層２４が設けられていることによって、実施の形態６よりもさらに寄生素子の動作を抑制することができる。

以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、ｎ⁺埋め込み層のない構成に対して、図９に示すようなトレンチ側壁に絶縁膜を形成したトレンチ構造を適用してもよい。また、上述した各実施の形態では、第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、高電位部と低電位部を有する集積回路に有用であり、特に、電源装置等の制御駆動用の高耐圧ドライバとして使用される集積回路に適している。

本発明の実施の形態１にかかる集積回路を備えた半導体装置の構成を示す断面図である。本発明の実施の形態１にかかる集積回路を備えた半導体装置の構成を示す平面図である。本発明の実施の形態１にかかる集積回路を備えた半導体装置の構成を示す断面図である。本発明の実施の形態２にかかる集積回路を備えた半導体装置の構成を示す断面図である。本発明の実施の形態３にかかる集積回路を備えた半導体装置の構成を示す断面図である。本発明の実施の形態４にかかる集積回路を備えた半導体装置の構成を示す断面図である。本発明の実施の形態５にかかる集積回路を備えた半導体装置の構成を示す断面図である。本発明の実施の形態６にかかる集積回路を備えた半導体装置の構成を示す断面図である。本発明の実施の形態７にかかる集積回路を備えた半導体装置の構成を示す断面図である。本発明の実施の形態８にかかる集積回路を備えた半導体装置の構成を示す断面図である。本発明の実施の形態９にかかる集積回路を備えた半導体装置の構成を示す断面図である。本発明の実施の形態１０にかかる集積回路を備えた半導体装置の構成を示す断面図である。本発明の実施の形態１１にかかる集積回路を備えた半導体装置の構成を示す断面図である。本発明の実施の形態１２にかかる集積回路を備えた半導体装置の構成を示す断面図である。従来のダブルＲＥＳＵＲＦ構造を有する集積回路の構成を示す平面図である。図１５の切断線Ｃ−Ｃ’における構成を示す断面図である。図１５の切断線Ｄ−Ｄ’における構成を示す断面図である。図１６に示す断面構成において流れるラッチアップ電流を示す断面図である。図１７に示す断面構成において流れるラッチアップ電流を示す断面図である。従来のガードリングを有する集積回路の構成を示す断面図である。従来のトレンチ分離構造を有する集積回路の構成を示す断面図である。

符号の説明

１第１導電型の半導体基板（ｐ⁺半導体基板）
２第２導電型の第１の半導体領域（ｎ半導体領域）
２ａ第２導電型の半導体層（ｎエピタキシャル層）
３第１導電型の第３の半導体領域（ｐ半導体領域）
７トレンチ構造
１６導電膜（電極）
２１浮遊電位基準回路形成領域
２２ＧＮＤ基準回路形成領域
２３高耐圧接合終端構造
２４第２導電型の埋め込み層（ｎ⁺埋め込み層）
２７第１導電型のエピタキシャル層（ｐエピタキシャル層）
４１第１導電型のポリシリコン（埋め込みｐ⁺半導体領域）
５１高濃度の第１導電型の半導体領域（トレンチ壁ｐ⁺半導体領域）
５２高濃度の第１導電型の半導体領域（トレンチ底ｐ⁺半導体領域）
６１絶縁体
１０１第１導電型の半導体基板（ｐ^-半導体基板）
２０２第２導電型の第２の半導体領域（ｎ半導体領域）
２０３第１導電型の第４の半導体領域（ｐ半導体領域）
４０１第１導電型の第１の絶縁ゲート型半導体素子（Ｐ−ＭＯＳ）
４０２第２導電型の第２の絶縁ゲート型半導体素子（Ｎ−ＭＯＳ）
４０３第１導電型の第３の絶縁ゲート型半導体素子（Ｐ−ＭＯＳ）
４０４第２導電型の第４の絶縁ゲート型半導体素子（Ｎ−ＭＯＳ）

Claims

第１導電型の半導体基板と、
前記半導体基板上に積層された、前記半導体基板よりも低濃度の第１導電型のエピタキシャル層と、
前記エピタキシャル層上に積層された第２導電型の半導体層と、
前記第２導電型の半導体層の表面から同半導体層および前記エピタキシャル層を貫通して前記半導体基板に達するトレンチ構造を有する素子分離領域と、
前記第２導電型の半導体層が前記素子分離領域により互いに分離されてできた第２導電型の第１の半導体領域および第２導電型の第２の半導体領域と、
前記第１の半導体領域にそれぞれ選択的に設けられた第１導電型のドレイン領域および第１導電型のソース領域を有する第１導電型の第１の絶縁ゲート型半導体素子と、
前記第１の半導体領域の表面層に選択的に設けられた第１導電型の第３の半導体領域と、
前記第３の半導体領域にそれぞれ選択的に設けられた第２導電型のドレイン領域および第２導電型のソース領域を有する第２導電型の第２の絶縁ゲート型半導体素子と、
を備え、
前記第１の半導体領域および前記第２の半導体領域のうち、いずれか一方が浮遊電位を基準とする半導体領域であり、もう一方が接地電位を基準とする半導体領域であり、
前記トレンチ構造は、その内部に導電膜を有しており、該導電膜は、前記接地電位を基準とする半導体領域の接地点に接続されていることを特徴とする半導体装置。
前記第２の半導体領域にそれぞれ選択的に設けられた第１導電型のドレイン領域および第１導電型のソース領域を有する第１導電型の第３の絶縁ゲート型半導体素子と、
前記第２の半導体領域の表面層に選択的に設けられた第１導電型の第４の半導体領域と、
前記第４の半導体領域にそれぞれ選択的に設けられた第２導電型のドレイン領域および第２導電型のソース領域を有する第２導電型の第４の絶縁ゲート型半導体素子と、
をさらに備えることを特徴とする請求項１に記載の半導体装置。
前記第１の半導体領域と前記エピタキシャル層との間、および前記第２の半導体領域と前記エピタキシャル層との間に、それぞれ前記第１の半導体領域および前記第２の半導体領域よりも高濃度の第２導電型の埋め込み層を有することを特徴とする請求項１または２に記載の半導体装置。
第１導電型の半導体基板と、
前記半導体基板上に積層された、前記半導体基板よりも低濃度の第１導電型のエピタキシャル層と、
前記エピタキシャル層の表面層に選択的に設けられた第２導電型の第１の半導体領域および第２導電型の第２の半導体領域と、
前記エピタキシャル層の、前記第１の半導体領域と前記第２の半導体領域との間の表面から同エピタキシャル層を貫通して前記半導体基板に達するトレンチ構造を有する素子分離領域と、
前記第１の半導体領域にそれぞれ選択的に設けられた第１導電型のドレイン領域および第１導電型のソース領域を有する第１導電型の第１の絶縁ゲート型半導体素子と、
前記第１の半導体領域の表面層に選択的に設けられた第１導電型の第３の半導体領域と、
前記第３の半導体領域にそれぞれ選択的に設けられた第２導電型のドレイン領域および第２導電型のソース領域を有する第２導電型の第２の絶縁ゲート型半導体素子と、
を備え、
前記第１の半導体領域および前記第２の半導体領域のうち、いずれか一方が浮遊電位を基準とする半導体領域であり、もう一方が接地電位を基準とする半導体領域であり、
前記トレンチ構造は、その内部に導電膜を有しており、該導電膜は、前記接地電位を基準とする半導体領域の接地点に接続されていることを特徴とする半導体装置。
前記第２の半導体領域にそれぞれ選択的に設けられた第１導電型のドレイン領域および第１導電型のソース領域を有する第１導電型の第３の絶縁ゲート型半導体素子と、
前記第２の半導体領域の表面層に選択的に設けられた第１導電型の第４の半導体領域と
、
前記第４の半導体領域にそれぞれ選択的に設けられた第２導電型のドレイン領域および第２導電型のソース領域を有する第２導電型の第４の絶縁ゲート型半導体素子と、
をさらに備えることを特徴とする請求項４に記載の半導体装置。
前記導電膜は、高濃度にドープされた第１導電型のポリシリコンでできていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
前記第１の半導体領域および前記第２の半導体領域のうち、前記浮遊電位を基準とする半導体領域の周囲に、高耐圧接合終端構造が前記トレンチ構造と接して設けられていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
前記第１の半導体領域および前記第２の半導体領域のうち、前記浮遊電位を基準とする半導体領域の周囲に、高耐圧接合終端構造が前記トレンチ構造から離れ、かつ該浮遊電位を基準とする半導体領域と接して設けられていることを特徴とする請求項４または５に記載の半導体装置。
前記トレンチ構造の底部に、前記半導体基板よりも高濃度の第１導電型の半導体領域が設けられていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。