JP2011176026A - 半導体素子の製造方法 - Google Patents
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Abstract
【課題】ドリフト領域、ベース領域およびソース・エミッタ領域からなる寄生素子による影響をなくすことができ、また、オン電圧が増大することを防止することができる半導体素子の製造方法を提供すること。
【解決手段】半導体基板のおもて面に、ベース領域を貫通し、ドリフト領域１まで達するトレンチ３を形成する。ついで、ゲート絶縁膜４を介して、トレンチ３の内部に、ベース領域２の表面と同じ高さにまで達しないようにゲート電極５を埋め込み、第２凹部を形成する。ついで、第２凹部の内部に埋め込むように層間絶縁膜７を形成する。ついで、エッチバックを行い、ゲート電極５の表面にのみ層間絶縁膜７を残す。そして、エッチングによって、ベース領域２の表面がゲート電極５と層間絶縁膜７との界面より低い位置になるまで、ベース領域２の表面層を除去し、第１凹部６を形成する。ついで、第１凹部６の内部にソース電極８を埋め込む。
【選択図】図１
【解決手段】半導体基板のおもて面に、ベース領域を貫通し、ドリフト領域１まで達するトレンチ３を形成する。ついで、ゲート絶縁膜４を介して、トレンチ３の内部に、ベース領域２の表面と同じ高さにまで達しないようにゲート電極５を埋め込み、第２凹部を形成する。ついで、第２凹部の内部に埋め込むように層間絶縁膜７を形成する。ついで、エッチバックを行い、ゲート電極５の表面にのみ層間絶縁膜７を残す。そして、エッチングによって、ベース領域２の表面がゲート電極５と層間絶縁膜７との界面より低い位置になるまで、ベース領域２の表面層を除去し、第１凹部６を形成する。ついで、第１凹部６の内部にソース電極８を埋め込む。
【選択図】図１
Description
この発明は、半導体素子の製造方法に関する。
電気自動車（ＥＶ：Ｅｌｅｃｔｒｉｃ Ｖｅｈｉｃｌｅ）などに用いられる電力変換装置として、消費電力が少なく、かつ電圧制御で駆動が容易である絶縁ゲート型半導体素子が最も普及している。絶縁ゲート型半導体素子としては、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などが公知である。
以下、本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。
図６は、従来の半導体素子を示す断面図である。従来の絶縁ゲート型半導体素子として、例えばトレンチゲート構造のＭＯＳＦＥＴについて説明する。ｎ-型のドリフト領域１０１となる半導体基板の表面に、ｐ型のベース領域１０２が設けられている。また、ベース領域１０２を貫通し、ドリフト領域１０１まで達するトレンチ１０３が設けられている。トレンチ１０３の内部には、ゲート絶縁膜１０４を介してゲート電極１０５が設けられている。ベース領域１０２の表面層には、トレンチ１０３に接するように、ｎ+型のソース領域１０６が選択的に設けられている。ソース電極１０８は、ベース領域１０２およびソース領域１０６に接する。また、ソース電極１０８は、層間絶縁膜１０７によってゲート電極１０５と電気的に絶縁されている。半導体基板の裏面には、ドレイン電極１０９が設けられている。
このような半導体素子は、次に示すように動作する。ソース電極１０８は、グランドに接地された状態か、負の電圧が印加された状態となっている。ドレイン電極１０９は、正の電圧が印加された状態となっている。ここで、ゲート電極１０５に閾値よりも低い電圧が印加された場合、ベース領域１０２とドリフト領域１０１からなるｐｎ接合は逆バイアスされているため、ソース・ドレイン間に電流は流れない。つまり、半導体素子はオフ状態を維持する。一方、ゲート電極１０５に閾値を超える電圧が印加された場合、ｐ型のベース領域１０２のうち、ソース領域１０６下のトレンチ１０３に接する領域が反転し、ｎ型のチャネル領域となる。これにより、ソース電極１０８から出た電子が、チャネル領域およびドリフト領域１０１からなるｎ型領域を通ってドレイン電極１０９へと動き、ソース・ドレイン間に電流が流れる。つまり、半導体素子はオン状態となる。
このような半導体素子として、次のような装置が提案されている。一方の主面側に第１の電極が形成された第１の伝導形で高不純物密度の第１半導体領域と、第１半導体領域の他方の主面側との間に第１接合を形成する第１の伝導形の第２半導体領域と、一方の主面側が第２半導体領域と第２接合を形成する第１の伝導形とは逆の第２の伝導形の第３半導体領域と、第２の電極が一方の主面側に形成され、第３半導体領域の他方の主面側と隣接する領域と、を備えたＭＯＳ制御デバイスにおいて、第３半導体領域の他方の主面側と隣接する領域は、注入キャリア量が多くなる仕事関数を持つ金属を第３半導体領域に浸入させることにより第３半導体領域との間の全面にオーミック接触を形成する金属半導体合金層領域であり、金属半導体合金層領域から第３半導体領域を通って第２半導体領域まで延在するようにＭＯＳゲート構造及びゲート電極を形成してなり、前記ＭＯＳゲート直下の第３半導体領域表面に反転層を形成することにより、金属半導体合金層領域から第２半導体領域にキャリアを輸送する構成を有する。このような構成は、トレンチ構造のデバイスにも応用可能である（例えば、下記特許文献１参照。）。
次に、図６に示す従来の絶縁ゲート型半導体素子の製造方法について説明する。まず、ｎ-型のドリフト領域１０１となる半導体基板の表面に、ｐ型のベース領域１０２を形成する。ついで、ベース領域１０２を貫通し、ドリフト領域１０１まで達するトレンチ１０３を形成する。ついで、ゲート絶縁膜１０４を介して、トレンチ１０３の内部にゲート電極１０５を形成する。ついで、ベース領域１０２の表面層に、トレンチ１０３に接するように選択的にｎ+型のソース領域１０６を形成する。ついで、半導体基板の表面に層間絶縁膜１０７を選択的に形成し、ゲート電極１０５の表面を覆う。ついで、半導体基板の表面に露出するベース領域１０２およびソース領域１０６に接するソース電極１０８を形成する。ついで、半導体基板の裏面に、ドリフト領域１０１に接するドレイン電極１０９を形成する。これにより、図６に示すトレンチゲート構造のＭＯＳＦＥＴが完成する。
しかしながら、従来のＭＯＳＦＥＴやＩＧＢＴなどの絶縁ゲート型半導体素子では、半導体素子本来の構成要素に加えて付随的に、寄生バイポーラトランジスタや寄生サイリスタなどの寄生素子が形成されてしまう。このような寄生素子は、半導体素子内に過電流が流れる異常時などに動作し易い。また、寄生素子の動作は、本来の半導体素子の動作に悪い影響を及ぼすという問題がある。
例えば、図６に示す半導体素子では、ドリフト領域１０１、ベース領域１０２およびソース領域１０６からなる寄生バイポーラトランジスタ１２１が形成される。半導体素子に過電流などの異常電流が流れて、チャネル領域の電圧降下がシリコンダイオードの順方向電圧０．７Ｖ（ダイオードのビルトイン電圧が０．６Ｖであるため）を超えた場合、寄生バイポーラトランジスタ１２１が動作し、ラッチアップや短絡を引き起こす原因となる。寄生バイポーラトランジスタ１２１の動作は、ゲート電極１０５に印加する電圧を制御することでは制御することができない。このため、半導体素子が安全動作領域を超えてしまった場合に破壊に至る恐れが生じる。
このような問題を回避する方法として、例えばソース領域１０６の幅を狭く形成するなどによって微細化を図る方法が公知である。しかしながら、このように作製された半導体素子では、半導体素子を微細化することによって半導体素子内の電流密度が増加し、寄生バイポーラトランジスタ１２１が動作しやすくなってしまう。また、別の方法として、ベース領域１０２を高い不純物濃度で形成する方法が公知である。しかしながら、このように作製された半導体素子では、オン状態で、チャネル領域が十分に反転しなくなってしまう。このため、オン電圧が増大するという問題が生じてしまう。また、このような問題は、トレンチゲート構造のＩＧＢＴにおいても同様に生じる。
この発明は、上述した従来技術による問題点を解消するため、ドリフト領域、ベース領域およびソース・エミッタ領域からなる寄生素子による影響をなくすことができる半導体素子の製造方法を提供することを目的とする。また、この発明は、オン電圧が増大することを防止することができる半導体素子の製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体素子の製造方法は、以下の特徴を有する。まず、第１導電型の第１半導体領域の表面層に、当該第１半導体領域よりも高い不純物濃度を有する第２導電型の第２半導体領域を形成する工程を行う。ついで、前記第２半導体領域を貫通し、前記第１半導体領域まで達するトレンチを形成する工程を行う。ついで、絶縁膜を介して、前記トレンチの内部に、前記第２半導体領域の表面と同じ高さにまで達しないように第１電極を埋め込む工程を行う。ついで、前記トレンチの内部に埋め込み、前記第１電極を覆うように層間絶縁膜を形成する工程を行う。ついで、前記第１電極の表面にのみ、前記層間絶縁膜を残す工程を行う。ついで、前記第２半導体領域の表面が、前記第１電極と前記層間絶縁膜との界面よりも低い位置となるように、当該第２半導体領域を除去する工程を行う。ついで、前記第２半導体領域に接し、かつ前記トレンチの側壁に形成された前記絶縁膜を介して前記第１電極と隣り合う第２電極を形成する工程を行う。
また、請求項２の発明にかかる半導体素子の製造方法は、請求項１に記載の発明において、前記第２電極は、前記トレンチの側壁に形成された前記絶縁膜と前記第２半導体領域とで構成された凹部に埋め込まれることを特徴とする。
また、請求項３の発明にかかる半導体素子の製造方法は、請求項１または２に記載の発明において、前記第２半導体領域は、前記層間絶縁膜をマスクとして、エッチングによって除去されることを特徴とする。
また、請求項４の発明にかかる半導体素子の製造方法は、請求項１〜３のいずれか一つに記載の発明において、前記第２半導体領域は、前記第１電極と前記層間絶縁膜との界面から、当該第２半導体領域の表面までの深さが０．０５μｍ以上２μｍ以下となる深さまで除去されることを特徴とする。
また、請求項５の発明にかかる半導体素子の製造方法は、請求項１〜４のいずれか一つに記載の発明において、以下の特徴を有する。さらに、前記第１半導体領域の表面に、当該第１半導体領域よりも高い不純物濃度を有する第２導電型の第３半導体領域を形成する工程を行う。ついで、前記第３半導体領域の表面に、第３電極を形成する工程を行う。
上述した発明によれば、エッチングによって、第２半導体領域の表面が第１電極と層間絶縁膜との界面よりも低い位置となるまで、第２半導体領域の表面層を除去する。つまり、半導体基板の表面に、トレンチの側壁に沿って設けられた絶縁膜と、第２半導体領域とで構成された凹部を形成する。ついで、凹部の内部に、第２電極を埋め込んで、第２半導体領域に接し、かつ絶縁膜を介して第１電極と隣り合う第２電極を形成する。このため、第２半導体領域のうち、絶縁膜を介して第１電極に隣り合う領域にチャネル領域が形成される。これにより、第２半導体領域の表面層にソース領域を形成せずに、従来と同様に動作する半導体素子を作製することができる。また、このように作製された半導体素子では、第１半導体領域、第２半導体領域およびソース領域からなる寄生バイポーラトランジスタ（寄生素子）は形成されない。
上述した請求項６の発明によれば、第２半導体領域の表面層にエミッタ領域を形成せずに、従来と同様に動作する半導体素子を作製することができる。このように作製された半導体素子では、第３半導体領域、第１半導体領域、第２半導体領域およびエミッタ領域からなる寄生サイリスタ（寄生素子）は形成されない。
また、上述した請求項１〜６の発明によれば、半導体素子にドリフト領域、ベース領域およびソース・エミッタ領域からなる寄生素子が形成されないため、半導体素子を微細化したとしても、従来の半導体素子を微細化する際に、ドリフト領域、ベース領域およびソース・エミッタ領域からなる寄生素子によって生じていた問題を回避することができる。さらにまた、ドリフト領域、ベース領域およびソース・エミッタ領域からなる寄生素子が形成されないため、第２半導体領域の不純物濃度を高くする必要がない。これにより、オン電圧を上げることなく、チャネル領域を十分に反転させることができる。
本発明にかかる半導体素子の製造方法によれば、ドリフト領域、ベース領域およびソース・エミッタ領域からなる寄生素子による影響をなくすことができるという効果を奏する。また、オン電圧が増大することを防止することができるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体素子の製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
図１は、実施の形態にかかる半導体素子を示す断面図である。図１に示す半導体素子では、ｎ-型（第１導電型）のドリフト領域１となる半導体基板の表面層に、ｐ型（第２導電型）のベース領域２が設けられている。ベース領域２は、ドリフト領域１よりも高い不純物濃度を有する。半導体基板のおもて面には、ベース領域２を貫通し、ドリフト領域１まで達するトレンチ３からなるトレンチ構造が設けられている。ドリフト領域１は、第１半導体領域に相当する。ベース領域２は、第２半導体領域に相当する。
トレンチ３の内部には、ゲート絶縁膜４を介してゲート電極５が設けられている。ゲート絶縁膜４およびゲート電極５は、ベース領域２の半導体基板のおもて面側の表面よりも、半導体基板のおもて面側に張り出している。つまり、半導体基板のおもて面にほぼ垂直に、トレンチ３の側壁に沿って設けられたゲート絶縁膜４を側壁とし、隣り合うトレンチ３間に設けられ、半導体基板のおもて面にほぼ平行な面を有するベース領域２を底面とした第１凹部６が構成されている。ゲート電極５の表面は、層間絶縁膜７によって覆われている。ゲート絶縁膜４は、絶縁膜に相当する。ゲート電極５は、第１電極に相当する。第１凹部６は、凹部に相当する。
ソース電極８は、第１凹部６の内部に埋め込まれている。つまり、ソース電極８は、ベース領域２に接し、かつ、ベース領域２のおもて面側の表面から張り出して設けられたゲート絶縁膜４を介して、ゲート電極５と隣り合うように設けられている。また、ソース電極８は、層間絶縁膜７によってゲート電極５と電気的に絶縁されている。ソース電極８は、第２電極に相当する。ドリフト領域１の裏面には、ドレイン電極９が設けられている。
このように、第１凹部６の底面であるベース領域２とソース電極８との界面（以下、ベース領域２の上端とする）は、ゲート電極５と層間絶縁膜７との界面（以下、ゲート電極５の上端とする）よりもドリフト領域１の裏面側に位置する。第１凹部６内に設けられたソース電極８が、ゲート絶縁膜４を介してゲート電極５と隣り合うことで、ベース領域２にチャネル領域１１が形成される。ベース領域２のうち、ゲート絶縁膜４を介してゲート電極５に隣り合う領域がチャネル領域１１である。
ベース領域２の上端からゲート電極５の上端までの距離ｄは、０．０５μｍ以上２μｍ以下であるのが望ましい。その理由は、次に示すとおりである。距離ｄが０．０５μｍ未満である場合、第１凹部６内に設けられたソース電極８が、ゲート絶縁膜４を介してゲート電極５と隣り合う距離が短くなる。このため、半導体素子の動作が不安定になってしまうからである。一方、距離ｄが２μｍまで深くすれば、全ての領域でゲート電極５とソース電極６がゲート絶縁膜４を介して対面するので、素子の動作が安定する。
このような半導体素子の製造方法について説明する。図２〜図５は、実施の形態にかかる半導体素子の製造方法を示す断面図である。まず、図２に示すように、ｎ-型のドリフト領域１となる半導体基板の表面層に、例えばボロン（Ｂ）などをイオン注入し、ｐ型のベース領域２を形成する。ベース領域２は、ドリフト領域１よりも高い不純物濃度で形成される。ついで、例えばフォトリソグラフィにより、ベース領域２を貫通し、ドリフト領域１まで達するトレンチ３を形成する。
ついで、例えば熱酸化法により、トレンチ３の側壁および底面に、薄い二酸化シリコン膜（ＳｉＯ２）からなるゲート絶縁膜４を形成する。ついで、ゲート絶縁膜４を介して、トレンチ３の内部に、例えばポリシリコン（Ｐｏｌｙ−Ｓｉ）などを埋め込んでゲート電極５を形成する。ゲート電極５は、ベース領域２の表面と同じ高さにまで達しないように埋め込まれる。つまり、ゲート電極５の表面は、ベース領域２の表面よりも低い位置となる。これにより、半導体基板の表面には、ゲート電極５を底面とし、トレンチ３の側壁に形成されたゲート絶縁膜４を側壁として構成される第２凹部１６が形成される。
ついで、図３に示すように、例えば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、半導体基板の表面に例えばＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜などからなる層間絶縁膜７を形成する。層間絶縁膜７は、第２凹部１６の内部に埋め込まれ、ゲート電極５の表面を覆うように形成される。ＣＶＤ法を用いることで、層間絶縁膜７は、半導体基板の表面の全体に、凹凸なくほぼ平坦に堆積される。このため、層間絶縁膜７のうち、第２凹部１６の上に形成された部分では、第２凹部１６の深さだけ厚みが増す。つまり、層間絶縁膜７のうち、第２凹部１６の上に形成された部分は、ベース領域２の表面に形成された部分よりも厚く形成される。層間絶縁膜７の形成には、上述したＣＶＤ法に限らず、層間絶縁膜７のうち、第２凹部１６の上に形成された部分の厚みを、ベース領域２の表面に形成された部分よりも厚く形成することができる方法であれば他の方法を用いてもよい。
ついで、エッチバックを行い、ベース領域２の表面が露出するまで、層間絶縁膜７を全面的に除去する。このエッチバックによって、層間絶縁膜７のうち、ベース領域２の表面に形成された部分は、すべて除去される。一方、層間絶縁膜７のうち、第２凹部１６の上に形成された部分は、第２凹部１６の深さとほぼ同様の厚さで、除去されずに残る。つまり、図４に示すように、第２凹部１６の内部のゲート電極５の表面にのみ、層間絶縁膜７が残る。
ついで、図５に示すように、エッチング行い、ベース領域２の表面（ベース領域２の上端）がゲート電極５と層間絶縁膜７との界面（ゲート電極５の上端）よりも低い位置となるまで、ベース領域２の表面層を除去する。このエッチング処理では、ゲート絶縁膜４および層間絶縁膜７に対するベース領域２の選択比が高くなるようにエッチング方法やエッチング条件が選択される。このため、エッチングによって、層間絶縁膜７およびゲート絶縁膜４は除去されない。これにより、半導体基板の表面には、トレンチ３の側壁に形成されたゲート絶縁膜４を側壁とし、ベース領域２を底面として構成される第１凹部６が形成される。
また、図５に示すエッチング処理では、ゲート電極５の上端からベース領域２の表面までの深さ（距離ｄ）が０．０５μｍ以上２μｍ以下となる深さまで、ベース領域２の表面層が除去されるのが望ましい。その理由は、上述したとおりである。エッチング方法として、例えばフッ酸（ＨＦ）および硝酸（ＨＮＯ３）を含む混合酸または水酸化カリウム水溶液（ＫＯＨ）などを用いたウエットエッチングを選択してもよいし、例えばプラズマガスなどを用いたドライエッチングを選択してもよい。
ついで、図１に示すように、例えばめっき法により、第１凹部６の内部にソース電極８を埋め込む。これにより、ソース電極８は、第１凹部６の底面においてベース領域２に接し、かつ第１凹部６の側壁においてゲート絶縁膜４を介してゲート電極５と隣り合う。ソース電極８の形成には、めっき法の他に、化学気相成長法を用いてもよいし、スパッタリング法を用いてもよい。ソース電極８に用いる金属材料として、ニッケル（Ｎｉ）やタングステン（Ｗ）、アルミニウム（Ａｌ）などを用いてもよい。
また、ソース電極８は、複数の金属電極層が積層されてなる構成としてもよい。このとき、形成方法や金属材料を種々変更し、ソース電極８となる複数の金属電極層を積層してもよい。例えば、第１凹部６の内部に埋め込むソース電極８は、ＣＶＤ法を用いてタングステン電極層を積層し、続けて、基板表面に形成するソース電極８は、スパッタリング法やめっき法を用いてアルミニウム電極層を積層してもよい。望ましくは、少なくとも最下層の金属電極層は、ＣＶＤ法を用いてタングステン電極層を形成するのがよい。これにより、第１凹部６の底面の角部などにも、ソース電極８となる金属材料を精度よく埋め込むことができる。このため、例えばソース電極８が剥離してしまうなどの問題を回避することができる。
ついで、半導体基板の裏面に、ドリフト領域１に接するドレイン電極９を形成する。これにより、図１に示すようなトレンチゲート構造のＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態によれば、第１凹部６を形成し、第１凹部６の内部に、ソース電極８を埋め込む。このため、ベース領域２のうち、ゲート絶縁膜４を介してゲート電極５に隣り合う領域にチャネル領域１１が形成される。これにより、ベース領域２の表面層にソース領域（図６のソース領域１０６）を形成せずに、従来と同様に動作する半導体素子を作製することができる。また、このように作製された半導体素子では、ドリフト領域１、ベース領域２およびソース領域からなる寄生バイポーラトランジスタ（寄生素子）は形成されない。このため、ドリフト領域１、ベース領域２およびソース領域からなる寄生素子による影響をなくすことができる。これにより、半導体素子に異常電流が流れたときに、半導体素子が破壊されることを防止することができる。また、半導体素子にドリフト領域１、ベース領域２およびソース領域からなる寄生素子が形成されないため、半導体素子を微細化したとしても、従来の半導体素子を微細化する際に、ドリフト領域１、ベース領域２およびソース領域からなる寄生素子によって生じていた問題を回避することができる。また、ドリフト領域１、ベース領域２およびソース領域からなる寄生素子が形成されないため、ベース領域の不純物濃度を高くする必要がない。これにより、オン電圧を上げることなく、チャネル領域１１を十分に反転させることができる。したがって、オン電圧が増大することを防止することができる。また、半導体素子を作製するに際し、ＣＶＤ法を用いて第２凹部１６を埋め込むように層間絶縁膜７を形成し、層間絶縁膜７をエッチバックする。このため、新たにマスクなどを形成することなく、ゲート電極５の表面にのみ層間絶縁膜７を残すことができる。また、ゲート絶縁膜４および層間絶縁膜７に対するベース領域２の選択比を高くして、ベース領域２をエッチングする。このため、新たにマスクなどを形成することなく、ベース領域２の表面層を所望の厚さだけ除去して第１凹部６を形成することができる。
上述した各実施の形態では、ドリフト領域と裏面電極の間に、ドリフト領域よりも高い不純物濃度を有するｐ型のコレクタ領域を形成することで、トレンチゲート構造のＩＧＢＴを作製してもよい。このように作製された半導体素子では、コレクタ領域、ドリフト領域、ベース領域およびエミッタ領域からなる寄生サイリスタ（寄生素子）が形成されない。このため、上述した各実施の形態と同様の効果を得ることができる。ここで、裏面電極は、コレクタ電極である。コレクタ電極は、第３電極に相当する。コレクタ領域は、第３半導体領域に相当する。
以上において本発明では、半導体基板上に１つの半導体素子が設けられた構成の回路を例に説明しているが、上述した実施の形態に限らず、同一基板上に２つ以上の半導体素子が設けられた構成の集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に適用することが可能である。例えば相補型ＭＯＳ（ＣＭＯＳ ＬＳＩ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）では、ｎ型ドリフト領域、ｐ型ウェル領域、ｎ型ＭＯＳＦＥＴのｎ型ソース領域、ｐ型ＭＯＳＦＥＴのｐ型ソース領域によって形成される寄生的なｐｎｐとｎｐｎトランジスタをつないだ寄生サイリスタが形成されない。また、半導体素子の各領域におけるｎ型とｐ型をすべて逆転した構成としてもよい。
以上のように、本発明にかかる半導体素子の製造方法は、大電力の半導体素子を製造するのに有用であり、特に、ＭＯＳＦＥＴやＩＧＢＴなどの絶縁ゲート型半導体素子を製造するのに適している。
１ ドリフト領域
２ ベース領域
３ トレンチ
４ ゲート絶縁膜
５ ゲート電極
６ 第１凹部
７ 層間絶縁膜
８ ソース電極
９ ドレイン電極
１１ チャネル領域
ｄ ベース領域の上端からゲート電極の上端までの距離
２ ベース領域
３ トレンチ
４ ゲート絶縁膜
５ ゲート電極
６ 第１凹部
７ 層間絶縁膜
８ ソース電極
９ ドレイン電極
１１ チャネル領域
ｄ ベース領域の上端からゲート電極の上端までの距離
Claims (5)
- 第１導電型の第１半導体領域の表面層に、当該第１半導体領域よりも高い不純物濃度を有する第２導電型の第２半導体領域を形成する工程と、
前記第２半導体領域を貫通し、前記第１半導体領域まで達するトレンチを形成する工程と、
絶縁膜を介して、前記トレンチの内部に、前記第２半導体領域の表面と同じ高さにまで達しないように第１電極を埋め込む工程と、
前記トレンチの内部に埋め込み、前記第１電極を覆うように層間絶縁膜を形成する工程と、
前記第１電極の表面にのみ、前記層間絶縁膜を残す工程と、
前記第２半導体領域の表面が、前記第１電極と前記層間絶縁膜との界面よりも低い位置となるように、当該第２半導体領域を除去する工程と、
前記第２半導体領域に接し、かつ前記トレンチの側壁に形成された前記絶縁膜を介して前記第１電極と隣り合う第２電極を形成する工程と、
を含むことを特徴とする半導体素子の製造方法。 - 前記第２電極は、前記トレンチの側壁に形成された前記絶縁膜と前記第２半導体領域とで構成された凹部に埋め込まれることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第２半導体領域は、前記層間絶縁膜をマスクとして、エッチングによって除去されることを特徴とする請求項１または２に記載の半導体素子の製造方法。
- 前記第２半導体領域は、前記第１電極と前記層間絶縁膜との界面から、当該第２半導体領域の表面までの深さが０．０５μｍ以上２μｍ以下となる深さまで除去されることを特徴とする請求項１〜３のいずれか一つに記載の半導体素子の製造方法。
- 前記第１半導体領域の表面に、当該第１半導体領域よりも高い不純物濃度を有する第２導電型の第３半導体領域を形成する工程と、
前記第３半導体領域の表面に、第３電極を形成する工程と、
をさらに含むことを特徴とする請求項１〜４のいずれか一つに記載の半導体素子の製造方法。
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