CN102163552B - 半导体元件的制造方法 - Google Patents
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Abstract
本发明提供一种半导体元件的制造方法，该制造方法能够消除寄生元件的影响并防止导通电压增大。在半导体基板的正面形成贯通基极区域而到达漂移区域(1)的沟槽(3)。接着，隔着栅极绝缘膜(4)在沟槽(3)的内部以未到达与基极区域(2)的表面相同的高度的方式将栅电极(5)埋入，而形成第二凹部。接着，以在第二凹部的内部埋入的方式形成层间绝缘膜(7)。接着，进行深腐蚀，仅在栅电极(5)的表面残留层间绝缘膜(7)。然而，通过蚀刻，将基极区域(2)的表面层除去，直至基极区域(2)的表面位于比栅电极(5)和层间绝缘膜(7)的界面低的位置，而形成第一凹部(6)。接着，在第一凹部(6)的内部埋入源电极(8)。
Description
技术领域
本发明涉及一种半导体元件的制造方法。
背景技术
作为在电动车(EV：ElectricVehicle)等中使用的电力变换装置，消耗电力少且由电压控制容易驱动的绝缘栅型半导体元件最为普及。作为绝缘栅型半导体元件，已知有绝缘栅型电场效应晶体管(MOSFET：MetalOxideSemiconductorFieldEffectTransistor)或绝缘栅型双极晶体管(IGBT：InsulatedGateBipolarTransistor)等。
以下，在本说明书及附图中，在冠以n或p的层或区域中，分别表示电子或空穴为多个载流子。另外，赋予n或p的+及-分别表示与未标注的层或区域相比为高杂质浓度及低杂质浓度。
图6是表示现有的半导体元件的剖视图。作为现有的绝缘栅型半导体元件，例如对沟槽栅结构的MOSFET进行说明。在构成n-型的漂移区域101的半导体基板的表面上设有p型的基极区域102。另外，设有贯通基极区域102而到达漂移区域101的沟槽103。在沟槽103的内部隔着栅极绝缘膜104而设有栅电极105。在基极区域102的表面层选择性地设有与沟槽103相接的n+型的源极区域106。源电极108与基极区域102及源极区域106相接。另外，源电极108通过层间绝缘膜107而与栅电极105电绝缘。在半导体基板的背面设有漏电极109。
这样的半导体元件如下所示动作。源电极108形成接地的状态或被施加负的电压的状态。漏电极109形成被施加正的电压的状态。此处，在对栅电极105施加比阈值低的电压的情况下，由基极区域102和漂移区域101构成的pn接合被反向偏压，因此在源极/漏极之间未流有电流。也就是说，半导体元件维持截止状态。另一方面，在对栅电极105施加超过阈值的电压的情况下，p型的基极区域102之中的、与源极区域106下的沟槽103相接的区域反转，形成n型的沟道区域。由此，从源电极108发出的电子通过由沟道区域及漂移区域101构成的n型区域而向漏电极109移动，在源极/漏极之间流有电流。也就是说，半导体元件成为导通状态。
作为这样的半导体元件，提出有以下的装置。MOS控制设备具备：在一主面侧形成有第一电极的第一传导形的高杂质密度的第一半导体区域；与第一半导体区域的另一主面侧之间形成第一接合的第一传导形的第二半导体区域；一主面侧与第二半导体区域形成第二接合的与第一传导形相反的第二传导形的第三半导体区域；第二电极形成在一主面侧且与第三半导体区域的另一主面侧相邻的区域，在该MOS控制设备中，与第三半导体区域的另一主面侧相邻的区域具有如下的结构：通过将具有注入载流子量增多的功函数的金属浸入第三半导体区域而在与第三半导体区域之间的整个面形成欧姆接触的金属半导体合金层区域，且以从金属半导体合金层区域通过第三半导体区域而延伸至第二半导体区域的方式形成MOS栅结构及栅电极，在所述MOS栅正下方的第三半导体区域表面形成反转层，由此从金属半导体合金层区域向第二半导体区域输送载流子的结构。这样的结构在沟槽结构的设备中也能够应用(例如，参看下述专利文献1)。
接着，对图6所示的现有的绝缘栅型半导体元件的制造方法进行说明。首先，在构成n-型的漂移区域101的半导体基板的表面形成p型的基极区域102。接着，形成贯通基极区域102并到达漂移区域101的沟槽103。接着，隔着栅极绝缘膜104在沟槽103的内部形成栅电极105。接着，在基极区域102的表面层选择性地形成与沟槽103相接的n+型的源极区域106。接着，在半导体基板的表面选择性形成层间绝缘膜107，覆盖栅电极105的表面。接着，形成与在半导体基板的表面露出的基极区域102及源极区域106相接的源电极108。接着，在半导体基板的背面形成与漂移区域101相接的漏电极109。由此，完成图6所示的沟槽栅结构的MOSFET。
【专利文献1】：日本专利3375274号公报
然而，在现有的MOSFET或IGBT等绝缘栅型半导体元件中，除了半导体元件原有的结构要素以外，还附随形成有寄生双极晶体管或寄生闸流晶体管等寄生元件。这样的寄生元件在半导体元件内流有过电流的异常时等容易动作。另外，存在寄生元件的动作对原有的半导体元件的动作带来恶劣的影响的问题。
例如，在图6所示的半导体元件中，形成有由漂移区域101、基极区域102及源极区域106构成的寄生双极晶体管121。在半导体元件中流有过电流等异常电流而使沟道区域的电压下降超过硅二极管的顺向电压0.7V(因二极管的固有电压为0.6V)的情况下，寄生双极晶体管121动作，成为引发封闭锁定或短路的原因。寄生双极晶体管121的动作无法通过控制施加于栅电极105的电压来进行控制。由此，可能在半导体元件超过了安全动作区域时产生破坏。
作为避免这样的问题的方法，已知例如通过使源极区域106的宽度狭窄形成等，从而实现微细化的方法。不过，在这样制作的半导体元件中，通过使半导体元件微细化，会使半导体元件内的电流密度增加，寄生双极晶体管121变得容易动作。另外，作为其他的方法，已知以高的杂质浓度来形成基极区域102的方法。不过，在这样制作的半导体元件中，在导通状态下，沟道区域无法充分地反转。由此，产生导通电压增大的问题。另外，这样的问题在沟槽栅结构的IGBT中也同样产生。
发明内容
本发明就是为了消除所述的现有技术引起的问题点而作出的，其目的在于，提供一种半导体元件的制造方法，该方法能够消除由漂移区域、基极区域及源极·发射极区域构成的寄生元件带来的影响。另外，该发明的目的在于，提供一种半导体元件的制造方法，该方法能够防止导通电压增大的情况。
为了解决所述的问题而实现目的，在第一方面的发明中的半导体元件的制造方法中具有以下的特征。首先，进行在第一导电型的第一半导体区域的表面层形成具有比该第一半导体区域高的杂质浓度的第二导电型的第二半导体区域的工序。接着，进行形成贯通所述第二半导体区域而到达所述第一半导体区域的沟槽的工序。接着，进行隔着绝缘膜在所述沟槽的内部以未到达与所述第二半导体区域的表面相同的高度的方式将第一电极埋入的工序。接着，进行以埋入所述沟槽的内部且覆盖所述第一电极的方式形成层间绝缘膜的工序。接着，进行仅在所述第一电极的表面残留所述层间绝缘膜的工序。接着，进行以使所述第二半导体区域的表面位于比所述第一电极和所述层间绝缘膜的界面低的位置的方式将该第二半导体区域除去的工序。接着，进行形成与所述第二半导体区域相接，且隔着形成在所述沟槽的侧壁的所述绝缘膜而与所述第一电极相邻的第二电极的工序。
另外，在第二方面的发明中的半导体元件的制造方法是在第一方面的发明的基础上，其特征在于，所述第二电极被埋入由形成在所述沟槽的侧壁的所述绝缘膜和所述第二半导体区域所构成的凹部中。
另外，在第三方面的发明中的半导体元件的制造方法是在第一方面或第二方面的发明的基础上，其特征在于，将所述层间绝缘膜作为掩模，并通过蚀刻将所述第二半导体区域除去。
另外，在第四方面的发明中的半导体元件的制造方法是在第一方面至第三方面的发明的基础上，其特征在于，将所述第二半导体区域除去，直至所述第一电极和所述层间绝缘膜的界面至该第二半导体区域的表面的深度变为0.05μm以上且2μm以下的深度为止。
另外，在第五方面的发明中的半导体元件的制造方法是在第一方面至第四方面的发明的基础上，具有以下的特征。还包括，进行在所述第一半导体区域的表面形成具有比该第一半导体区域高的杂质浓度的第二导电型的第三半导体区域的工序。接着，进行在所述第三半导体区域的表面形成第三电极的工序。
根据所述的发明，通过蚀刻将第二半导体区域的表面层除去，直至第二半导体区域的表面位于比第一电极和层间绝缘膜的界面低的位置。也就是说，在半导体基板的表面形成由沿着沟槽的侧壁设置的绝缘膜和第二半导体区域构成的凹部。接着，在凹部的内部埋入第二电极，从而形成与第二半导体区域接触且隔着绝缘膜而与第一电极相邻的第二电极。由此，在第二半导体区域之中的隔着绝缘膜而与第一电极相邻的区域形成有沟道区域。由此，不在第二半导体区域的表面层形成源极区域，也能够制作与现有同样动作的半导体元件。另外，在这样制作的半导体元件中，不形成由第一半导体区域、第二半导体区域及源极区域构成的寄生双极晶体管(寄生元件)。
根据上述的第六方面的发明，不在第二半导体区域的表面层形成发射极区域，也能够制作与现有同样动作的半导体元件。在这样制作的半导体元件中，不形成由第三半导体区域、第一半导体区域、第二半导体区域及发射极区域构成的寄生闸流晶体管(寄生元件)。
另外，根据上述的第一方面至第六方面，在半导体元件未形成由漂移区域、基极区域及源极/发射极区域构成的寄生元件，因此，即便使半导体元件微细化，也能够避免在使现有的半导体元件微细化时，由漂移区域、基极区域及源极/发射极区域构成的寄生元件所产生的问题。进而，未形成由漂移区域、基极区域及源极/发射极区域构成的寄生元件，因此不必提高第二半导体区域的杂质浓度。由此，不必使接通电压上升，而能够充分地使沟道区域充分地反转。
根据本发明中的半导体元件的制造方法，能够实现消除由漂移区域、基极区域及源极/发射极区域构成的寄生元件带来的影响的效果。另外，能够实现防止接通电压增大的情况的效果。
附图说明
图1是表示实施方式中的半导体元件的剖视图。
图2是表示实施方式中的半导体元件的制造方法的剖视图。
图3是表示实施方式中的半导体元件的制造方法的剖视图。
图4是表示实施方式中的半导体元件的制造方法的剖视图。
图5是表示实施方式中的半导体元件的制造方法的剖视图。
图6是表示现有的半导体元件的剖视图。
附图标号
1漂移区域
2基极区域
3沟槽
4栅极绝缘膜
5栅电极
6第一凹部
7层间绝缘膜
8源电极
9漏电极
11沟道区域
d基极区域的上端至栅电极的上端的距离
具体实施方式
以下，参考附图对本发明中的半导体元件的制造方法的最佳实施方式进行详细地说明。而且，在以下的实施方式的说明及附图中，对于同样的结构标以相同的标号，而省略其重复的说明。
图1是表示实施方式中的半导体元件的剖视图。在图1所示的半导体元件中，在构成n-型(第一导电型)的漂移区域1的半导体基板的表面层设有p型(第二导电型)的基极区域2。基极区域2具有比漂移区域1高的杂质浓度。在半导体基板的正面设有由贯通基极区域2并到达漂移区域1的沟槽3构成的沟槽结构。漂移区域1相当于第一半导体区域。基极区域2相当于第二半导体区域。
在沟槽3的内部隔着栅极绝缘膜4而设有栅电极5。栅极绝缘膜4及栅电极5比基极区域2的半导体基板的正面侧的表面更向半导体基板的正面侧伸出。也就是说，将与半导体基板的正面大致垂直且沿着沟槽3的侧壁设置的栅极绝缘膜4作为侧壁，并将设置在相邻的沟槽3之间且具有与半导体基板的正面大致平行的面的基极区域2作为底面，由此构成第一凹部6。栅电极5的表面由层间绝缘膜7覆盖。栅极绝缘膜4相当于绝缘膜。栅电极5相当于第一电极。第一凹部6相当于凹部。
源电极8埋入第一凹部6的内部。也就是说，源电极8设置成与基极区域2相接且隔着从基极区域2的正面侧的表面伸出设置的栅极绝缘膜4而与栅电极5相邻。另外，源电极8隔着层间绝缘膜7与栅电极5电绝缘。源电极8相当于第二电极。在漂移区域1的背面设有漏电极9。
这样，作为第一凹部6的底面的基极区域2和源电极8的界面(以下，设为基极区域2的上端)位于比栅电极5和层间绝缘膜7的界面(以下，设为栅电极5的上端)更靠漂移区域1的背面侧的位置。设于第一凹部6内的源电极8隔着栅极绝缘膜4与栅电极5相邻，由此在基极区域2形成有沟道区域11。基极区域2之中隔着栅极绝缘膜4与栅电极5相邻的区域为沟道区域11。
基极区域2的上端至栅电极5的上端的距离d期望的是0.05μm以上且2μm以下。其理由如下所示。在距离d小于0.05μm时，设于第一凹部6内的源电极8隔着栅极绝缘膜4与栅电极5相邻的距离变短。由此，其原因在于，半导体元件的动作变得不稳定。与其相反，若距离d深至2μm，则在全部的区域栅电极5与源电极6隔着栅极绝缘膜4而面对面，因此元件的动作稳定。
对这样的半导体元件的制造方法进行说明。图2～图5是表示实施方式中的半导体元件的制造方法的剖视图。首先，如图2所示，向构成n-型的漂移区域1的半导体基板的表面层离子注入例如硼(B)等，形成p型的基极区域2。基极区域2通过比漂移区域1高的杂质浓度形成。接着，例如通过光刻法形成贯通基极区域2而到达漂移区域1的沟槽3。
接着，例如通过热氧化法，在沟槽3的侧壁及底面形成由薄的二氧化硅膜(SiO2)构成的栅极绝缘膜4。接着，隔着栅极绝缘膜4向沟槽3的内部埋入例如多晶硅(Poly-Si)等而形成栅电极5。栅电极5埋入成未到达与基极区域2的表面相同的高度。也就是说，栅电极5的表面形成比基极区域2的表面低的位置。由此，在半导体基板的表面形成将栅电极5作为底面、将形成于沟槽3的侧壁的栅极绝缘膜4作为侧壁而构成的第二凹部16。
接着，如图3所示，利用例如化学气相成长(CVD：ChemicalVaporDeposition)法，在半导体基板的表面形成例如由PSG(PhosphoSilicateGlass：磷硅酸盐玻璃)膜等构成的层间绝缘膜7。层间绝缘膜7埋入第二凹部16的内部，且形成为覆盖栅电极5的表面。通过利用CVD法，层间绝缘膜7在半导体基板的表面的整个面上没有凹凸而大致平坦地堆积。由此，层间绝缘膜7之中的在第二凹部16之上形成的部分中，厚度增加与第二凹部16的深度相应的量。也就是说，层间绝缘膜7之中的在第二凹部16之上形成的部分形成为比在基极区域2的表面形成的部分厚。在层间绝缘膜7的形成中不局限于上述的CVD法，只要是能够将层间绝缘膜7之中的在第二凹部16之上形成的部分的厚度形成为比在基极区域2的表面形成的部分厚的方法，也可以使用其他的方法。
接着，进行深腐蚀(etchback)，将层间绝缘膜7整面性地除去，直至基极区域2的表面露出。通过该深腐蚀，将层间绝缘膜7之中的在基极区域2的表面形成的部分全部除去。另一方面，对于层间绝缘膜7之中的在第二凹部16之上形成的部分，以与第二凹部16的深度大致同样的厚度不除去而残留。也就是说，如图4所示，仅在第二凹部16的内部的栅电极5的表面残留层间绝缘膜7。
接着，如图5所示，进行蚀刻，将基极区域2的表面层除去，直至基极区域2的表面(基极区域2的上端)位于比栅电极5和层间绝缘膜7的界面(栅电极5的上端)低的位置。在该蚀刻処理中，以使基极区域2相对于栅极绝缘膜4及层间绝缘膜7的选择比提高的方式来选择蚀刻方法或蚀刻条件。因此，未通过蚀刻除去层间绝缘膜7及栅极绝缘膜4。由此，在半导体基板的表面形成将在沟槽3的侧壁形成的栅极绝缘膜4作为侧壁、将基极区域2作为底面而构成的第一凹部6。
另外，在图5所示的蚀刻処理中，期望将基极区域2的表面层除去，直至栅电极5的上端至基极区域2的表面的深度(距离d)变为0.05μm以上且2μm以下的深度为止。其理由在于如上所述。作为蚀刻方法，既可以选择例如采用了含有氢氟酸(HF)及硝酸(HON3)的混合酸或氢氧化钾水溶液(KOH)等的湿式蚀刻，也可以选择例如采用了等离子气体等的干式蚀刻。
接着，如图1所示，例如通过镀敷法，在第一凹部6的内部埋入源电极8。由此，源电极8在第一凹部6的底面与基极区域2相接，且在第一凹部6的侧壁隔着栅极绝缘膜4与栅电极5相邻。在源电极8的形成中，除了镀敷法以外，既可以使用化学气相成长法，也可以使用溅射法。作为在源电极8中采用的金属材料，也可以使用镍(Ni)或钨(W)、铝(AI)等。
另外，源电极8也可以是多个金属电极层层叠而成的结构。此时，也可以将形成方法或金属材料进行各种变更，并层叠构成源电极8的多个金属电极层。例如，可以是，埋入第一凹部6的内部的源电极8采用CVD法而层叠钨电极层，接着，形成在基板表面的源电极8采用溅射法或镀敷法而层叠铝电极层。期望的是，至少最下层的金属电极层采用CVD法来形成钨电极层。由此，即便在第一凹部6的底面的角部等也能够将构成源电极8的金属材料精度良好地埋入。由此，能够避免例如源电极8发生剥离等的问题。
接着，在半导体基板的背面形成与漂移区域1相接的漏电极9。由此，完成图1所示的沟槽栅结构的MOSFET。
如上述说明所示，根据实施方式，形成第一凹部6且在第一凹部6的内部埋入源电极8。由此，基极区域2之中的隔着栅极绝缘膜4与栅电极5相邻的区域形成沟道区域11。由此，在基极区域2的表面层不形成源极区域(图6的源极区域106)，也能够制作与现有同样动作的半导体元件。另外，在这样制作的半导体元件中，未形成由漂移区域1、基极区域2及源极区域构成的寄生双极晶体管(寄生元件)。由此，能够消除由漂移区域1、基极区域2及源极区域构成的寄生元件带来的影响。由此，能够防止在半导体元件中流有异常电流时，半导体元件受到破坏的情况。另外，在半导体元件中未形成由漂移区域1、基极区域2及源极区域构成的寄生元件，因此，即便使半导体元件微细化，能够避免在使现有的半导体元件微细化时，由漂移区域1、基极区域2及源极区域构成的寄生元件所产生的问题。另外，未形成由漂移区域1、基极区域2及源极区域构成的寄生元件，因此无须提高基极区域的杂质浓度。由此，不必使导通电压上升，也能够使沟道区域11充分反转。因而，能够防止导通电压增大的情况。另外，在制作半导体元件之际，采用CVD法以使第二凹部16埋入的方式形成层间绝缘膜7，对层间绝缘膜7进行深腐蚀。由此，不必形成新的掩模等，而能够仅在栅电极5的表面残留层间绝缘膜7。另外，提高基极区域2相对于栅极绝缘膜4及层间绝缘膜7的选择比，对基极区域2进行蚀刻。由此，不必形成新的掩模等，而能够将基极区域2的表面层除去所期望的厚度，从而形成第一凹部6。
在上述的各实施方式中，也可以在漂移区域和背面电极之间形成具有比漂移区域高的杂质浓度的p型的集电极区域，从而制作沟槽栅结构的IGBT。在这样制作的半导体元件中，未形成由集电极区域、漂移区域、基极区域及发射区构成的寄生闸流晶体管(寄生元件)。由此，能够获得与上述的各实施方式同样的效果。此处，背面电极为集电极。集电极相当于第三电极。集电极区域相当于第三半导体区域。
在以上的本发明中，以在半导体基板上设置一个半导体元件而构成的电路为例进行了说明，但并不局限于上述的实施方式，也能够适用于在同一基板上设置两个以上的半导体元件而构成的集成电路(IC：IntegratedCircuit)中。例如，在互补型MOS(CMOSLSI：ComplementaryMOS)中，未形成与由n型漂移区域、p型阱区域、n型MOSFET的n型源极区域、p型MOSFET的p型源极区域形成的寄生性pnp和npn晶体管相关的寄生闸流晶体管。另外，也可以是使半导体元件的各区域中的n型和p型全部逆转的结构。
工业方面可利用性
如上所述，本发明中的半导体元件的制造方法在制造大功率的半导体元件中有用，特别是，适用于制造MOSFET或IGBT等绝缘栅型半导体元件中。
Claims (5)
1.一种半导体元件的制造方法，其特征在于，包括：
在第一导电型的第一半导体区域的表面层形成具有比该第一半导体区域高的杂质浓度的第二导电型的第二半导体区域的工序；
形成贯通所述第二半导体区域并到达所述第一半导体区域的沟槽的工序；
隔着绝缘膜在所述沟槽的内部以未到达与所述第二半导体区域的表面相同的高度的方式将第一电极埋入的工序；
以埋入所述沟槽的内部并覆盖所述第一电极的方式形成层间绝缘膜、且将层间绝缘膜中的在所述沟槽的上部形成的部分的厚度形成为比在第二半导体区域的表面上形成的部分厚的工序；
将层间绝缘膜整面性地除去，直至第二半导体区域的表面露出，仅在所述第一电极的表面残留所述层间绝缘膜的工序；
以使所述第二半导体区域的表面位于比所述第一电极和所述层间绝缘膜的界面低的位置的方式将该第二半导体区域除去的工序；
形成与所述第二半导体区域接触，且隔着形成在所述沟槽的侧壁的所述绝缘膜而与所述第一电极相邻的第二电极的工序，
将所述第二半导体区域除去，直至所述第一电极和所述层间绝缘膜的界面至该第二半导体区域的表面的深度变为0.05μm以上且2μm以下的深度为止。
2.如权利要求1所述的半导体元件的制造方法，其特征在于，
所述第二电极被埋入由形成在所述沟槽的侧壁的所述绝缘膜和所述第二半导体区域所构成的凹部中。
3.如权利要求1或2所述的半导体元件的制造方法，其特征在于，
将所述层间绝缘膜作为掩模，并通过蚀刻将所述第二半导体区域除去。
4.如权利要求1或2所述的半导体元件的制造方法，其特征在于，还包括：
在所述第一半导体区域的表面形成具有比该第一半导体区域高的杂质浓度的第二导电型的第三半导体区域的工序；
在所述第三半导体区域的表面形成第三电极的工序。
5.如权利要求3所述的半导体元件的制造方法，其特征在于，还包括：
在所述第一半导体区域的表面形成具有比该第一半导体区域高的杂质浓度的第二导电型的第三半导体区域的工序；
在所述第三半导体区域的表面形成第三电极的工序。
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