JP3375274B2 - Ｍｏｓ制御デバイス - Google Patents
Ｍｏｓ制御デバイスInfo
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- semiconductor
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Description
【０００１】
【産業上の利用分野】 本発明は、金属層又は半導体金
属合金層のオーミックコンタクト領域を反転層で連結す
ることにより、キャリヤ注入領域又はキャリヤ排出領域
として機能させたり、あるいは前記金属層の導入により
電力用MOS ゲート半導体デバイスの性能向上及び製作プ
ロセスの簡易化を図るものである。
属合金層のオーミックコンタクト領域を反転層で連結す
ることにより、キャリヤ注入領域又はキャリヤ排出領域
として機能させたり、あるいは前記金属層の導入により
電力用MOS ゲート半導体デバイスの性能向上及び製作プ
ロセスの簡易化を図るものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】 電力
用のスイッチング素子には低ゲート制御電力のMOS ゲー
トを持つデバイスが多く用いられている。その代表であ
る2 重拡散構造MOSFETにおいては、寄生バイポーラトラ
ンジスタ構造を抑制するために、ソース領域とボデー層
を短絡する必要があり、そのためのマスクパターン及び
プロセスを必要としている。さらに、前記の短絡はデバ
イスセル内部に形成する必要があるので、パターンルー
ルの制限からセルサイズは必然的に大きくなり、デバイ
スセルの高集積化が困難な状況になっている。したがっ
て、大電流化への応用のためには大きなデバイス面積を
必要としている。また、MOSFETの高耐圧化を行うと、オ
ン抵抗が増大するなどの問題がある。
用のスイッチング素子には低ゲート制御電力のMOS ゲー
トを持つデバイスが多く用いられている。その代表であ
る2 重拡散構造MOSFETにおいては、寄生バイポーラトラ
ンジスタ構造を抑制するために、ソース領域とボデー層
を短絡する必要があり、そのためのマスクパターン及び
プロセスを必要としている。さらに、前記の短絡はデバ
イスセル内部に形成する必要があるので、パターンルー
ルの制限からセルサイズは必然的に大きくなり、デバイ
スセルの高集積化が困難な状況になっている。したがっ
て、大電流化への応用のためには大きなデバイス面積を
必要としている。また、MOSFETの高耐圧化を行うと、オ
ン抵抗が増大するなどの問題がある。
【０００３】 高電圧への応用においては前記MOSFETに
代えて、導電率変調効果によりオン抵抗の低減化を図っ
た絶縁ゲートバイポーラトランジスタ（以降IGBTとい
う）が用いられるが、大電流動作の際には寄生サイリス
タ構造を有するため、ラッチアップ現象が生じ、ゲート
制御不能になるという問題がある。
代えて、導電率変調効果によりオン抵抗の低減化を図っ
た絶縁ゲートバイポーラトランジスタ（以降IGBTとい
う）が用いられるが、大電流動作の際には寄生サイリス
タ構造を有するため、ラッチアップ現象が生じ、ゲート
制御不能になるという問題がある。
【０００４】 さらに、MOS ゲートデバイスの中で、MO
S 制御サイリスタは最もオン電圧が小さいが、可制御電
流が大きくとれないなどの問題がある。このようにMOS
ゲートデバイスにおいては多くの問題を抱えている。
S 制御サイリスタは最もオン電圧が小さいが、可制御電
流が大きくとれないなどの問題がある。このようにMOS
ゲートデバイスにおいては多くの問題を抱えている。
【０００５】
【発明の目的】 本発明の目的は、MOSFETのソース領域
又はドレイン領域に、オーミック特性を有する金属層を
設けることにより性能を改善し、さらに高集積化とプロ
セスの簡易化を図り、前記のMOS 制御デバイスの問題点
を克服することにある。
又はドレイン領域に、オーミック特性を有する金属層を
設けることにより性能を改善し、さらに高集積化とプロ
セスの簡易化を図り、前記のMOS 制御デバイスの問題点
を克服することにある。
【０００６】
【問題を解決するための手段】 本発明の請求項1 にお
いては、従来のMOSFETにおける半導体のソース領域に代
えて、低抵抗のオーミック特性を有する金属半導体合金
層領域S を設けることにより、ソース領域とP ボデー層
の短絡用マスクを不要にし、デバイスの高集積化とプロ
セスの簡易化を図ったものである。
いては、従来のMOSFETにおける半導体のソース領域に代
えて、低抵抗のオーミック特性を有する金属半導体合金
層領域S を設けることにより、ソース領域とP ボデー層
の短絡用マスクを不要にし、デバイスの高集積化とプロ
セスの簡易化を図ったものである。
【０００７】 本発明の請求項１のMOSFETのIGBT化が請
求項２となる。この発明においては、寄生バイポーラ構
造が存在しないため、従来のIGBTでは実現できないノン
ラッチアップ動作が期待できる。
求項２となる。この発明においては、寄生バイポーラ構
造が存在しないため、従来のIGBTでは実現できないノン
ラッチアップ動作が期待できる。
【０００８】 本発明の請求項３においては、MOS 制御
サイリスタへの応用を試みており、ターンオフの際に半
導体領域B に蓄積している多数キャリヤを、MOSゲート
直下に形成する反転層を通して金属半導体合金層領域S
に引き出す機構を用いている。このデバイス構造は非常
に簡単でセルサイズを縮小できるので、高集積化が可能
で、かつターンオフ性能が向上し、大幅な可制御電流の
改善が期待できる。
サイリスタへの応用を試みており、ターンオフの際に半
導体領域B に蓄積している多数キャリヤを、MOSゲート
直下に形成する反転層を通して金属半導体合金層領域S
に引き出す機構を用いている。このデバイス構造は非常
に簡単でセルサイズを縮小できるので、高集積化が可能
で、かつターンオフ性能が向上し、大幅な可制御電流の
改善が期待できる。
【０００９】 本発明の請求項４及び５においては、通
常のMOSFET及びIGBT構造に対して浅い半導体領域のソー
ス領域を導入し、製作プロセスの簡易化を図るものであ
る。
常のMOSFET及びIGBT構造に対して浅い半導体領域のソー
ス領域を導入し、製作プロセスの簡易化を図るものであ
る。
【００１０】 本発明の請求項６においては、バイポー
ラトランジスタのベース領域に金属半導体合金層領域S
を設け、この領域からMOS ゲートG1直下の反転層を経由
させてキャリヤを注入することにより、バイポーラトラ
ンジスタ動作を行わせて大電流化を図るものである。
ラトランジスタのベース領域に金属半導体合金層領域S
を設け、この領域からMOS ゲートG1直下の反転層を経由
させてキャリヤを注入することにより、バイポーラトラ
ンジスタ動作を行わせて大電流化を図るものである。
【００１１】 さらに、本発明の請求項７においては、
請求項６の効果に加え、ターンオフ時にベース領域から
キャリヤを積極的に排出させて高速ターンオフ化を図る
ために、MOS ゲートG2を付加している。
請求項６の効果に加え、ターンオフ時にベース領域から
キャリヤを積極的に排出させて高速ターンオフ化を図る
ために、MOS ゲートG2を付加している。
【００１２】 本発明の請求項８においては、請求項７
のサイリスタ化であり、さらなる大電流化を実現するも
のである。本発明においては、MOS ゲートG1及びMOS ゲ
ートG2は、それぞれターンオン及びターンオフ用のゲー
トとして用いている。
のサイリスタ化であり、さらなる大電流化を実現するも
のである。本発明においては、MOS ゲートG1及びMOS ゲ
ートG2は、それぞれターンオン及びターンオフ用のゲー
トとして用いている。
【００１３】 以下に、各請求項の詳細な特徴について
説明する。本発明の請求項１における特徴は図１に示し
たとおり、従来のMOSFETの半導体のソース領域に代え
て、低抵抗のオーミック特性を有する金属半導体合金層
領域S を設け、このキャリヤ密度の高い金属半導体合金
層領域S から直接キャリヤを注入させている。従来のMO
SFETにおいては、寄生バイポーラトランジスタ構造の抑
制のために、ソース領域とボデー層を短絡するためのマ
スクパターンが必要であった。しかし、本発明において
はオーミック領域がソースとなるため、寄生バイポーラ
トランジスタ構造は存在せず、短絡構造も不要となる。
したがって、デバイスセルを小さくできるので、高集積
化が可能で、かつプロセスも簡易化できる。
説明する。本発明の請求項１における特徴は図１に示し
たとおり、従来のMOSFETの半導体のソース領域に代え
て、低抵抗のオーミック特性を有する金属半導体合金層
領域S を設け、このキャリヤ密度の高い金属半導体合金
層領域S から直接キャリヤを注入させている。従来のMO
SFETにおいては、寄生バイポーラトランジスタ構造の抑
制のために、ソース領域とボデー層を短絡するためのマ
スクパターンが必要であった。しかし、本発明において
はオーミック領域がソースとなるため、寄生バイポーラ
トランジスタ構造は存在せず、短絡構造も不要となる。
したがって、デバイスセルを小さくできるので、高集積
化が可能で、かつプロセスも簡易化できる。
【００１４】 さらに、金属半導体合金層領域S の材料
として、金属層からの注入キャリヤ量が多くなるような
仕事関数を持つ材料を選択することにより、高い相互コ
ンダクタンスも期待できる。この場合は、半導体領域B
の多数キャリヤに対しては障壁は大きくなるが、半導体
領域B の不純物密度を増加することで、トンネル効果に
より半導体領域B から金属半導体合金層領域S へ多数キ
ャリヤが輸送されるので問題はない。
として、金属層からの注入キャリヤ量が多くなるような
仕事関数を持つ材料を選択することにより、高い相互コ
ンダクタンスも期待できる。この場合は、半導体領域B
の多数キャリヤに対しては障壁は大きくなるが、半導体
領域B の不純物密度を増加することで、トンネル効果に
より半導体領域B から金属半導体合金層領域S へ多数キ
ャリヤが輸送されるので問題はない。
【００１５】 本発明の請求項２は図２に示したとお
り、請求項１のMOSFETをIGBT化したものである。この発
明においては、MOSFETのドレイン領域を少数キャリヤの
注入領域とするため、半導体領域T1を設けて低オン抵抗
化を図っている。本発明のIGBTにおいては、請求項１の
MOSFETと同様に半導体領域B とソース領域となる金属半
導体合金層領域S がオーミック接触を形成しており、寄
生バイポーラトランジスタ構造は無いため、従来のIGBT
と違ってラッチアップ現象を生じることがなく、可制御
電流を大幅に増大できる。
り、請求項１のMOSFETをIGBT化したものである。この発
明においては、MOSFETのドレイン領域を少数キャリヤの
注入領域とするため、半導体領域T1を設けて低オン抵抗
化を図っている。本発明のIGBTにおいては、請求項１の
MOSFETと同様に半導体領域B とソース領域となる金属半
導体合金層領域S がオーミック接触を形成しており、寄
生バイポーラトランジスタ構造は無いため、従来のIGBT
と違ってラッチアップ現象を生じることがなく、可制御
電流を大幅に増大できる。
【００１６】 本発明の請求項３は、図３に示すように
MOS 制御サイリスタへの応用を試みており、半導体領域
T1，D2，B 及びS1がサイリスタ構造を形成する。また、
MOS ゲートは、半導体領域S1の上に形成したオーミック
接触の金属半導体合金層領域S から、半導体領域S1とB
を経て半導体領域D2に及んでいる。このサイリスタ構造
をオンさせるには、通常のMOS 制御サイリスタと同様に
MOS ゲート直下の半導体領域B 表面に反転層を形成し
て、金属半導体合金層領域S から半導体領域D2に反転層
を経由して多数キャリヤを輸送することにより行う。オ
ン状態にあるデバイスをターンオフするには、ターンオ
ンと逆極性のゲート電圧をMOSゲートに印加し、半導体
領域S1表面に反転層を形成して、この反転層を通して半
導体領域B に蓄積している多数キャリヤを金属半導体合
金層領域S に排出することにより行う。この発明のデバ
イスにおいては、半導体領域B から多数キャリヤを排出
しやすいような仕事関数を持つ金属材料で金属半導体合
金層領域S を形成することが重要となる。
MOS 制御サイリスタへの応用を試みており、半導体領域
T1，D2，B 及びS1がサイリスタ構造を形成する。また、
MOS ゲートは、半導体領域S1の上に形成したオーミック
接触の金属半導体合金層領域S から、半導体領域S1とB
を経て半導体領域D2に及んでいる。このサイリスタ構造
をオンさせるには、通常のMOS 制御サイリスタと同様に
MOS ゲート直下の半導体領域B 表面に反転層を形成し
て、金属半導体合金層領域S から半導体領域D2に反転層
を経由して多数キャリヤを輸送することにより行う。オ
ン状態にあるデバイスをターンオフするには、ターンオ
ンと逆極性のゲート電圧をMOSゲートに印加し、半導体
領域S1表面に反転層を形成して、この反転層を通して半
導体領域B に蓄積している多数キャリヤを金属半導体合
金層領域S に排出することにより行う。この発明のデバ
イスにおいては、半導体領域B から多数キャリヤを排出
しやすいような仕事関数を持つ金属材料で金属半導体合
金層領域S を形成することが重要となる。
【００１７】 このデバイスにおいても、半導体領域B
及びS1、さらにシリサイド領域である金属半導体合金層
領域S までをセルフアラインプロセスで形成できるの
で、高集積化が可能となる。さらに、セルサイズの縮小
はターンオフ性能の向上をもたらし、可制御電流の大幅
な改善が期待できる。
及びS1、さらにシリサイド領域である金属半導体合金層
領域S までをセルフアラインプロセスで形成できるの
で、高集積化が可能となる。さらに、セルサイズの縮小
はターンオフ性能の向上をもたらし、可制御電流の大幅
な改善が期待できる。
【００１８】 本発明の請求項４における特徴は、MOSF
ETの製作プロセスの簡易化を図ったものである。本発明
においては、図４に示すとおり半導体領域のソース領域
を浅く形成し、ソース領域上に形成した金属の合金化に
おける熱処理過程で、合金層をソース領域よりも深く浸
入させて、ボディ層と直接短絡とる方法を採用してい
る。
ETの製作プロセスの簡易化を図ったものである。本発明
においては、図４に示すとおり半導体領域のソース領域
を浅く形成し、ソース領域上に形成した金属の合金化に
おける熱処理過程で、合金層をソース領域よりも深く浸
入させて、ボディ層と直接短絡とる方法を採用してい
る。
【００１９】 本発明の請求項５においては、図５に示
したとおり請求項４におけるMOSFETをIGBT化したもので
あり、より大電流化を図るものである。本発明において
は、ベース領域B に深く浸入した低抵抗の金属半導体合
金層領域S を用いた短絡構造により寄生バイポーラ効果
を低減でき、従来のIGBTのラッチアップ電流を大幅に改
善できる。
したとおり請求項４におけるMOSFETをIGBT化したもので
あり、より大電流化を図るものである。本発明において
は、ベース領域B に深く浸入した低抵抗の金属半導体合
金層領域S を用いた短絡構造により寄生バイポーラ効果
を低減でき、従来のIGBTのラッチアップ電流を大幅に改
善できる。
【００２０】 本発明の請求項６においては、図６に示
したとおりバイポーラトランジスタのベース領域に金属
半導体合金層領域S を設け、この領域からMOS ゲートG1
直下の反転層を経由させて半導体領域D2にキャリヤを注
入することにより、接合J3を順バイアスして、バイポー
ラトランジスタ動作を行わせるものである。請求項６の
発明のデバイスをスイッチオフするには、MOS ゲートに
印加している電圧を除去すれば良いが、ベース領域のキ
ャリヤが蓄積しているためにターンオフに時間がかか
る。
したとおりバイポーラトランジスタのベース領域に金属
半導体合金層領域S を設け、この領域からMOS ゲートG1
直下の反転層を経由させて半導体領域D2にキャリヤを注
入することにより、接合J3を順バイアスして、バイポー
ラトランジスタ動作を行わせるものである。請求項６の
発明のデバイスをスイッチオフするには、MOS ゲートに
印加している電圧を除去すれば良いが、ベース領域のキ
ャリヤが蓄積しているためにターンオフに時間がかか
る。
【００２１】 本発明の請求項７においては、図７に示
したとおり、スイッチオフ状態にベース領域からキャリ
ヤを排出させて、高速ターンオフ化を図るためのMOS ゲ
ートG2を付加している。MOS ゲートG2に反転層が形成さ
れる極性の電圧を印加すると、エミッタ領域S1の多数キ
ャリヤがこの反転層を通して金属半導体合金層領域S に
供給され、ベース領域の多数キャリヤと再結合するの
で、ターンオフの高速化が図れる。
したとおり、スイッチオフ状態にベース領域からキャリ
ヤを排出させて、高速ターンオフ化を図るためのMOS ゲ
ートG2を付加している。MOS ゲートG2に反転層が形成さ
れる極性の電圧を印加すると、エミッタ領域S1の多数キ
ャリヤがこの反転層を通して金属半導体合金層領域S に
供給され、ベース領域の多数キャリヤと再結合するの
で、ターンオフの高速化が図れる。
【００２２】 すでに、本発明の請求項６及び請求項７
と類似した機構を持つMOS ゲートトランジスタが提案さ
れているが、このデバイスはバイポーラトランジスタの
ベース領域に、ソース領域として半導体領域を集積化し
たものであり、本発明デバイスのようにソース領域とし
て金属半導体合金層領域S を集積化したものではない。
と類似した機構を持つMOS ゲートトランジスタが提案さ
れているが、このデバイスはバイポーラトランジスタの
ベース領域に、ソース領域として半導体領域を集積化し
たものであり、本発明デバイスのようにソース領域とし
て金属半導体合金層領域S を集積化したものではない。
【００２３】 本発明の請求項８においては、請求項７
のデバイスのサイリスタ化に相当する。請求項８におい
ては、図８に示したとおり請求項７のデバイスにおける
半導体領域D1に代えて半導体領域T1を設けることによ
り、少数キャリヤの注入を行わせている。本発明のデバ
イスのターンオンはMOS ゲートG1に反転層が形成される
極性の電圧パルスを加えることにより行う。その結果、
反転層を経由して半導体領域D2にキャリヤが注入され、
接合J1及びJ2が順バイアスされるので、デバイスはオン
状態に移行する。ターンオフは、MOS ゲートG2にターン
オフパルスを印加してMOS ゲートG2に反転層を形成する
ことにより行う。
のデバイスのサイリスタ化に相当する。請求項８におい
ては、図８に示したとおり請求項７のデバイスにおける
半導体領域D1に代えて半導体領域T1を設けることによ
り、少数キャリヤの注入を行わせている。本発明のデバ
イスのターンオンはMOS ゲートG1に反転層が形成される
極性の電圧パルスを加えることにより行う。その結果、
反転層を経由して半導体領域D2にキャリヤが注入され、
接合J1及びJ2が順バイアスされるので、デバイスはオン
状態に移行する。ターンオフは、MOS ゲートG2にターン
オフパルスを印加してMOS ゲートG2に反転層を形成する
ことにより行う。
【００２４】 その結果、エミッタ領域S1の多数キャリ
ヤが反転層を経由して金属半導体合金層領域S に供給さ
れ、ベース領域の多数キャリヤと再結合するので、サイ
リスタはターンオフに向かう。既に、このターンオフ原
理を用いたMOS ゲートサイリスタは提案されているが、
本発明ではキャリヤのソース領域及びドレイン領域とし
て金属半導体合金層領域S を用いており、この金属半導
体合金層領域S と反転層を連結してキャリヤを輸送する
点が異なる。
ヤが反転層を経由して金属半導体合金層領域S に供給さ
れ、ベース領域の多数キャリヤと再結合するので、サイ
リスタはターンオフに向かう。既に、このターンオフ原
理を用いたMOS ゲートサイリスタは提案されているが、
本発明ではキャリヤのソース領域及びドレイン領域とし
て金属半導体合金層領域S を用いており、この金属半導
体合金層領域S と反転層を連結してキャリヤを輸送する
点が異なる。
【００２５】 上述のように、本発明は、半導体内に金
属層を導入し、従来のMOS 制御デバイスの性能を改善
し、かつ高集積化及びプロセスの簡易化を図るものであ
る。
属層を導入し、従来のMOS 制御デバイスの性能を改善
し、かつ高集積化及びプロセスの簡易化を図るものであ
る。
【００２６】
【実施例】 以下に、本発明の各請求項に対応する具体
的な実施例について説明を行う。
的な実施例について説明を行う。
【００２７】 （請求項１の実施例）図９は、本発明の
請求項１における金属層をソース領域として持つMOSFET
構造をシリコンの縦形構造で実施した一実施例における
断面構造図である。この図においては、図１における第
1 の伝導形の領域である半導体領域D1及びD2が、それぞ
れN 形半導体領域の領域ＮD + 、領域ＮD に相当してい
る。また、図１における第2 の伝導形の領域である半導
体領域B は、P 形半導体領域の領域ＰB に相当してい
る。なお、図１における金属半導体合金層領域S 、電極
E1、電極E2及びMOS ゲートG については、図９において
も同じ記号を用いている。
請求項１における金属層をソース領域として持つMOSFET
構造をシリコンの縦形構造で実施した一実施例における
断面構造図である。この図においては、図１における第
1 の伝導形の領域である半導体領域D1及びD2が、それぞ
れN 形半導体領域の領域ＮD + 、領域ＮD に相当してい
る。また、図１における第2 の伝導形の領域である半導
体領域B は、P 形半導体領域の領域ＰB に相当してい
る。なお、図１における金属半導体合金層領域S 、電極
E1、電極E2及びMOS ゲートG については、図９において
も同じ記号を用いている。
【００２８】 次にこの実施例のMOSFET構造の製作につ
いて説明する。基本的な製作は通常のMOSFETと同様に、
ポリシリコンゲートを用いたセルファラインプロセスを
用いるが、P ボデー層ＰB 領域とソース領域を短絡する
短絡領域を作るためのマスクが不要なため、プロセスが
簡単でかつセル幅も縮小できるので、高集積化が実現で
きる。
いて説明する。基本的な製作は通常のMOSFETと同様に、
ポリシリコンゲートを用いたセルファラインプロセスを
用いるが、P ボデー層ＰB 領域とソース領域を短絡する
短絡領域を作るためのマスクが不要なため、プロセスが
簡単でかつセル幅も縮小できるので、高集積化が実現で
きる。
【００２９】 次にN/N + エピタキシャル成長基板を用
いた場合の製作プロセスを例にとり説明する。逆耐圧に
応じて、製作に用いるシリコン基板の不純物密度を選択
する必要があるが、この実施例においては、耐圧につい
ては数100V程度とする。製作する基板の抵抗率は、0.01
5 Ωｃｍ以下で、厚みは約500 μｍ程度であり、エピタ
キシャル成長層に関しては、約50Ωｃｍ程度で、厚みは
約30μｍ程度となる。
いた場合の製作プロセスを例にとり説明する。逆耐圧に
応じて、製作に用いるシリコン基板の不純物密度を選択
する必要があるが、この実施例においては、耐圧につい
ては数100V程度とする。製作する基板の抵抗率は、0.01
5 Ωｃｍ以下で、厚みは約500 μｍ程度であり、エピタ
キシャル成長層に関しては、約50Ωｃｍ程度で、厚みは
約30μｍ程度となる。
【００３０】 製作プロセスは、先ずスチーム酸化によ
り、厚み1 μｍのフィールド酸化膜を形成し、デバイス
の活性領域を形成するために、選択的にフォトリソグラ
フィ技術により熱酸化膜をエッチングする。続いて、ゲ
ート酸化膜形成のために、ドライ酸化により膜厚約1000
Å程度のゲート酸化膜を形成し、減圧CVDによりN 形の
不純物をドーピング（不純物密度約1020/ ｃｍ3 程度）
しながらポリシリコンを膜厚約１μｍ程度形成する。
り、厚み1 μｍのフィールド酸化膜を形成し、デバイス
の活性領域を形成するために、選択的にフォトリソグラ
フィ技術により熱酸化膜をエッチングする。続いて、ゲ
ート酸化膜形成のために、ドライ酸化により膜厚約1000
Å程度のゲート酸化膜を形成し、減圧CVDによりN 形の
不純物をドーピング（不純物密度約1020/ ｃｍ3 程度）
しながらポリシリコンを膜厚約１μｍ程度形成する。
【００３１】 次に、ポリシリコン及びゲート酸化膜を
選択的に窓開けし、セルファラインプロセスにより、イ
オン注入及び拡散により領域ＰB を形成する。この場
合、領域ＰB の表面密度は約１×1018/ ｃｍ3 、拡散深
さは約3 μｍ程度である。
選択的に窓開けし、セルファラインプロセスにより、イ
オン注入及び拡散により領域ＰB を形成する。この場
合、領域ＰB の表面密度は約１×1018/ ｃｍ3 、拡散深
さは約3 μｍ程度である。
【００３２】 次に、半導体内部に浸入させる金属を半
導体表面に、電子ビーム蒸着、あるいはスパッタにより
堆積させる。本発明の実施例においては、合金層から電
子を注入する例となっているが、合金層がMOS ゲート直
下まで浸入することが重要であり、かつデバイスの相互
コンダクタンスを大きくするために、電子の注入し易い
仕事関数が小さい金属材料を選択する方が良い。堆積さ
せる金属薄膜の厚みは3000Å程度である。続いて、熱処
理を行って金属とシリコンを反応させてシリサイド層を
形成させ、MOS ゲート直下までシリサイド層S が確実に
達するようにする。熱処理の温度と時間は、材料に応じ
て適宜選択する必要がある。シリサイド形成後、未反応
の金属層をエッチングする。
導体表面に、電子ビーム蒸着、あるいはスパッタにより
堆積させる。本発明の実施例においては、合金層から電
子を注入する例となっているが、合金層がMOS ゲート直
下まで浸入することが重要であり、かつデバイスの相互
コンダクタンスを大きくするために、電子の注入し易い
仕事関数が小さい金属材料を選択する方が良い。堆積さ
せる金属薄膜の厚みは3000Å程度である。続いて、熱処
理を行って金属とシリコンを反応させてシリサイド層を
形成させ、MOS ゲート直下までシリサイド層S が確実に
達するようにする。熱処理の温度と時間は、材料に応じ
て適宜選択する必要がある。シリサイド形成後、未反応
の金属層をエッチングする。
【００３３】 次に、シリサイド層S とMOS ゲートを電
気的に分離するために、低温プロセスにより酸化膜を堆
積する。次にコンタクト部を開口し、両面に金属を蒸着
して電極を形成することにより、図９の請求項1 におけ
る合金層をソース領域として持つMOSFETが実現する。次
に、この半導体素子の動作原理について説明する。
気的に分離するために、低温プロセスにより酸化膜を堆
積する。次にコンタクト部を開口し、両面に金属を蒸着
して電極を形成することにより、図９の請求項1 におけ
る合金層をソース領域として持つMOSFETが実現する。次
に、この半導体素子の動作原理について説明する。
【００３４】 本実施例のデバイスにおいては、MOS ゲ
ートG に正バイアスを印加することにより、ゲート直下
のP ボデー表面にN チャネルが形成されてシリサイド層
S と半導体領域ＮD が電気的に導通状態となる。本デバ
イスは原理的に、通常のMOSFETと同じであるが、ソース
領域となる金属半導体合金層領域S とP ボデー層がオー
ミック接触を形成しているので、通常のMOSFETのように
ソースとボデー層の短絡構造を形成するためのマスクが
不要となる。したがって、簡易構造となるためプロセス
が簡単となり、集積密度も増大できる。さらに、仕事関
数の小さな金属材料を用いることにより、電子の注入量
を大きくでき、相互コンダクタンスを大きくできる。上
述のように、本発明による金属半導体合金層領域S をソ
ース領域として持つMOSFETは高集積密度と高相互コンン
ダクタンスを、非常に簡単なプロセスで達成できる。
ートG に正バイアスを印加することにより、ゲート直下
のP ボデー表面にN チャネルが形成されてシリサイド層
S と半導体領域ＮD が電気的に導通状態となる。本デバ
イスは原理的に、通常のMOSFETと同じであるが、ソース
領域となる金属半導体合金層領域S とP ボデー層がオー
ミック接触を形成しているので、通常のMOSFETのように
ソースとボデー層の短絡構造を形成するためのマスクが
不要となる。したがって、簡易構造となるためプロセス
が簡単となり、集積密度も増大できる。さらに、仕事関
数の小さな金属材料を用いることにより、電子の注入量
を大きくでき、相互コンダクタンスを大きくできる。上
述のように、本発明による金属半導体合金層領域S をソ
ース領域として持つMOSFETは高集積密度と高相互コンン
ダクタンスを、非常に簡単なプロセスで達成できる。
【００３５】 前記の実施例は、図１０のようなトレン
チ構造のデバイスにも応用可能であり、リアクティブイ
オンエッチングを行うことで容易に実現できる。図１０
の各領域及び動作機構は図９と同様となる。
チ構造のデバイスにも応用可能であり、リアクティブイ
オンエッチングを行うことで容易に実現できる。図１０
の各領域及び動作機構は図９と同様となる。
【００３６】 さらに、図９の請求項１における金属層
をソース領域として持つMOSFETは、図１１のようにN 基
板を用いた横形構造にも応用できる。この場合の基本的
な製作方法は図９の実施例と同様であるが、ポリシリコ
ンゲートを設ける主表面側に、電極E1とオーミック接触
を得るためのN 拡散を行い、ＮD + 層を形成する必要が
ある。なお、この横形の実施例は図１２のようにN/N +
エピ成長基板を用いても良い。この場合は、N + 基板の
存在によりオン抵抗が低減できる。これら横形の図１１
と図１２の実施例についても、動作原理及び特徴は図９
の実施例と全く同様となる。
をソース領域として持つMOSFETは、図１１のようにN 基
板を用いた横形構造にも応用できる。この場合の基本的
な製作方法は図９の実施例と同様であるが、ポリシリコ
ンゲートを設ける主表面側に、電極E1とオーミック接触
を得るためのN 拡散を行い、ＮD + 層を形成する必要が
ある。なお、この横形の実施例は図１２のようにN/N +
エピ成長基板を用いても良い。この場合は、N + 基板の
存在によりオン抵抗が低減できる。これら横形の図１１
と図１２の実施例についても、動作原理及び特徴は図９
の実施例と全く同様となる。
【００３７】 （請求項２の実施例）図１３は、本発明
の請求項２における金属層をソース領域として持つIGBT
構造をシリコンの縦形構造で実施した一実施例における
断面構造図である。この図においては、図２における第
1 の伝導形の領域である半導体領域D2が、半導体領域Ｎ
D に相当している。また、図２における第2 の伝導形の
領域である領域T1及びB は、それぞれP 形半導体領域の
領域ＰE + 及び領域ＰB に相当している。なお、図２に
おける金属半導体合金層領域S 、電極E1、電極E2及びMO
S ゲートG については、図１３においても同じ記号を用
いている。次にこの実施例のIGBT構造の製作について説
明する。
の請求項２における金属層をソース領域として持つIGBT
構造をシリコンの縦形構造で実施した一実施例における
断面構造図である。この図においては、図２における第
1 の伝導形の領域である半導体領域D2が、半導体領域Ｎ
D に相当している。また、図２における第2 の伝導形の
領域である領域T1及びB は、それぞれP 形半導体領域の
領域ＰE + 及び領域ＰB に相当している。なお、図２に
おける金属半導体合金層領域S 、電極E1、電極E2及びMO
S ゲートG については、図１３においても同じ記号を用
いている。次にこの実施例のIGBT構造の製作について説
明する。
【００３８】 このデバイスの縦形MOSFET部のプロセス
に関しては、図９に示した本発明の請求項１の実施例の
場合と全く同様となるので説明は省略する。しかし、本
実施例においては、図９と異なって、ドレイン側に領域
ＰE + が形成されている。この領域の形成には、N/P +
エピタキシャル成長基板を用いるか、あるいはN 基板に
P 形拡散を行って実現する。いずれにしても、N 層の抵
抗率及び厚みは、耐圧に応じて選択する必要がある。
に関しては、図９に示した本発明の請求項１の実施例の
場合と全く同様となるので説明は省略する。しかし、本
実施例においては、図９と異なって、ドレイン側に領域
ＰE + が形成されている。この領域の形成には、N/P +
エピタキシャル成長基板を用いるか、あるいはN 基板に
P 形拡散を行って実現する。いずれにしても、N 層の抵
抗率及び厚みは、耐圧に応じて選択する必要がある。
【００３９】 次に、本実施例の動作原理について説明
する。本デバイスのターンオンはMOS ゲートG に正バイ
アスを印加して、ゲート直下のP ボデー表面にNチャネ
ルを形成し、シリサイド層S から半導体領域ＮD に電子
を注入して行う。この結果、注入電子は接合J1を順バイ
アスし、ＰE + 層から少数キャリヤが注入されて、デバ
イスはオン状態となる。デバイスのターンオフは、ゲー
トG の正バイアスを除去して達成する。本発明のデバイ
スは、通常のIGBTと動作原理については全く同様となる
が、以下の特長を持つ。
する。本デバイスのターンオンはMOS ゲートG に正バイ
アスを印加して、ゲート直下のP ボデー表面にNチャネ
ルを形成し、シリサイド層S から半導体領域ＮD に電子
を注入して行う。この結果、注入電子は接合J1を順バイ
アスし、ＰE + 層から少数キャリヤが注入されて、デバ
イスはオン状態となる。デバイスのターンオフは、ゲー
トG の正バイアスを除去して達成する。本発明のデバイ
スは、通常のIGBTと動作原理については全く同様となる
が、以下の特長を持つ。
【００４０】 本発明のIGBTにおいても、請求項１のMO
SFETと同様に、ソースとボデー層の短絡構造を形成する
ためのマスクが不要となるので、高集積化が可能でプロ
セスが簡単となる。また、仕事関数の小さな金属材料を
用いることにより、電子の注入量を大きくでき、相互コ
ンダクタンスを大きくできる。さらに通常のIGBTとは異
なり、ソース領域としてN 形半導体層を持たないので、
寄生バイポーラ構造が存在せず、ノンラッチアップ動作
が期待できる。
SFETと同様に、ソースとボデー層の短絡構造を形成する
ためのマスクが不要となるので、高集積化が可能でプロ
セスが簡単となる。また、仕事関数の小さな金属材料を
用いることにより、電子の注入量を大きくでき、相互コ
ンダクタンスを大きくできる。さらに通常のIGBTとは異
なり、ソース領域としてN 形半導体層を持たないので、
寄生バイポーラ構造が存在せず、ノンラッチアップ動作
が期待できる。
【００４１】 前記の実施例は、図１４のようなトレン
チ構造のデバイスにも応用可能であり、リアクティブイ
オンエッチングを行うことで容易に実現できる。図１４
の各領域、及び動作機構は図１３と同様となる。
チ構造のデバイスにも応用可能であり、リアクティブイ
オンエッチングを行うことで容易に実現できる。図１４
の各領域、及び動作機構は図１３と同様となる。
【００４２】 さらに、図１３の請求項２における金属
半導体合金層領域S をソース領域として持つIGBTは、図
１５のようにN 基板を用いた横形構造にも応用できる。
この場合の基本的な製作方法は図１３の実施例と同様で
あるが、ポリシリコンゲートを設ける主表面側に、電極
E1とＰE + 層を形成する必要がある。なお、この横形の
実施例は図１６のようにN/P + エピ成長基板を用いても
良い。この場合は、P + 基板の存在により、正孔の到達
量を増大させることができる。また、図面は省略する
が、N/P + に代えてN/N + 基板を用いても良い。これら
横形の実施例についても、動作原理および特徴は図１３
の実施例と全く同様となる。
半導体合金層領域S をソース領域として持つIGBTは、図
１５のようにN 基板を用いた横形構造にも応用できる。
この場合の基本的な製作方法は図１３の実施例と同様で
あるが、ポリシリコンゲートを設ける主表面側に、電極
E1とＰE + 層を形成する必要がある。なお、この横形の
実施例は図１６のようにN/P + エピ成長基板を用いても
良い。この場合は、P + 基板の存在により、正孔の到達
量を増大させることができる。また、図面は省略する
が、N/P + に代えてN/N + 基板を用いても良い。これら
横形の実施例についても、動作原理および特徴は図１３
の実施例と全く同様となる。
【００４３】 （請求項３の実施例）図１７は、本発明
の請求項３におけるMOS 制御サイリスタをシリコンの縦
形構造で実施した一実施例の断面構造図である。この図
においては、図３における第1 の伝導形の領域である領
域D2及び領域S1が、それぞれ領域ＮD 及び領域NE+ に相
当している。また、図３における第2 の伝導形の領域で
ある領域T1及びB は、それぞれP 形半導体領域の領域Ｐ
E + 及び領域ＰB に相当している。なお、図２における
金属半導体合金層領域S 、電極E1、電極E2及びMOS ゲー
トG については、図１７においても同じ記号を用いてい
る。
の請求項３におけるMOS 制御サイリスタをシリコンの縦
形構造で実施した一実施例の断面構造図である。この図
においては、図３における第1 の伝導形の領域である領
域D2及び領域S1が、それぞれ領域ＮD 及び領域NE+ に相
当している。また、図３における第2 の伝導形の領域で
ある領域T1及びB は、それぞれP 形半導体領域の領域Ｐ
E + 及び領域ＰB に相当している。なお、図２における
金属半導体合金層領域S 、電極E1、電極E2及びMOS ゲー
トG については、図１７においても同じ記号を用いてい
る。
【００４４】 次にこの実施例のMOS 制御サイリスタの
製作について説明する。このデバイスのプロセスに関し
ては、図１３の請求項２に関する実施例のプロセスのＰ
B 領域の工程の後に、領域NE+ 層を形成するプロセスが
追加されているだけであるから説明は省略する。
製作について説明する。このデバイスのプロセスに関し
ては、図１３の請求項２に関する実施例のプロセスのＰ
B 領域の工程の後に、領域NE+ 層を形成するプロセスが
追加されているだけであるから説明は省略する。
【００４５】 次に、本実施例の動作原理について説明
する。本デバイスのターンオンはMOS ゲートG に正のパ
ルス電圧を印加して、ゲート直下のP ベース表面にN チ
ャネルを形成し、N エミッタ層NE+ から半導体領域ＮD
に電子を注入して行う。この結果、注入電子は接合J1を
順バイアスし、ＰE + 層から少数キャリヤが注入され
て、サイリスタ構造がラッチアップしてオン状態とな
る。デバイスのターンオフは、ゲートG に負のパルス電
圧を印加してゲート直下のN エミッタ表面にP チャネル
を形成して行う。この作用により、P ベースＰB 領域か
ら反転層を通してシリサイド領域S に正孔が排出され
て、サイリスタはオフ状態に移行する。本発明のデバイ
スにおいては、正孔の排出を高めるためには、仕事関数
の大きなシリサイド材料を用いることが好ましい。
する。本デバイスのターンオンはMOS ゲートG に正のパ
ルス電圧を印加して、ゲート直下のP ベース表面にN チ
ャネルを形成し、N エミッタ層NE+ から半導体領域ＮD
に電子を注入して行う。この結果、注入電子は接合J1を
順バイアスし、ＰE + 層から少数キャリヤが注入され
て、サイリスタ構造がラッチアップしてオン状態とな
る。デバイスのターンオフは、ゲートG に負のパルス電
圧を印加してゲート直下のN エミッタ表面にP チャネル
を形成して行う。この作用により、P ベースＰB 領域か
ら反転層を通してシリサイド領域S に正孔が排出され
て、サイリスタはオフ状態に移行する。本発明のデバイ
スにおいては、正孔の排出を高めるためには、仕事関数
の大きなシリサイド材料を用いることが好ましい。
【００４６】 一方、一般にシリサイド領域の仕事関数
が小さいほど、シリサイド領域からN エミッタへ注入す
る電子量は大きい。しかし、本発明のデバイスにおいて
は、シリサイド領域S の仕事関数が大きくともN エミッ
タ領域を高密度に形成することにより、電子はトンネル
効果により注入されるため問題は生じない。本発明のデ
バイスは、通常のMOS 制御サイリスタと動作は全く同様
となるが、以下の特長を持つ。
が小さいほど、シリサイド領域からN エミッタへ注入す
る電子量は大きい。しかし、本発明のデバイスにおいて
は、シリサイド領域S の仕事関数が大きくともN エミッ
タ領域を高密度に形成することにより、電子はトンネル
効果により注入されるため問題は生じない。本発明のデ
バイスは、通常のMOS 制御サイリスタと動作は全く同様
となるが、以下の特長を持つ。
【００４７】 これまでに提案されているMOS 制御サイ
リスタにおいては、N エミッタ領域又はN ベース領域内
にP 層を設けて正孔の排出を行っているが、本発明の請
求項３の実施例においてはP 層を設ける必要がないの
で、高集積化が可能でプロセスも簡単となる。さらに、
ワンユニットのセルサイズも小さくできるので、ターン
オフ性能も向上し, 可制御電流の大幅な改善が期待でき
る。
リスタにおいては、N エミッタ領域又はN ベース領域内
にP 層を設けて正孔の排出を行っているが、本発明の請
求項３の実施例においてはP 層を設ける必要がないの
で、高集積化が可能でプロセスも簡単となる。さらに、
ワンユニットのセルサイズも小さくできるので、ターン
オフ性能も向上し, 可制御電流の大幅な改善が期待でき
る。
【００４８】 前記の実施例は、図１８のようなトレン
チ構造のデバイスにも応用可能であり、リアクティブイ
オンエッチングを行うことで容易に実現できる。図１８
の各領域、及び動作機構は図１７と同様となる。
チ構造のデバイスにも応用可能であり、リアクティブイ
オンエッチングを行うことで容易に実現できる。図１８
の各領域、及び動作機構は図１７と同様となる。
【００４９】 さらに、図１７の請求項３におけるMOS
制御サイリスタは、図１９のようにN 基板を用いた横形
構造にも応用できる。この場合の基本的な製作方法は図
１７の実施例と同様であるが、ポリシリコンゲートを設
ける主表面側に、電極E1とＰE + 層を形成する必要があ
る。なお、この横形の実施例は図１６のようにN/P + エ
ピ成長基板、あるいは図面は省略するがN/N + 基板を用
いて実施できる。これら横形の実施例についても、動作
原理及び特徴は図１７の実施例と全く同様となる。
制御サイリスタは、図１９のようにN 基板を用いた横形
構造にも応用できる。この場合の基本的な製作方法は図
１７の実施例と同様であるが、ポリシリコンゲートを設
ける主表面側に、電極E1とＰE + 層を形成する必要があ
る。なお、この横形の実施例は図１６のようにN/P + エ
ピ成長基板、あるいは図面は省略するがN/N + 基板を用
いて実施できる。これら横形の実施例についても、動作
原理及び特徴は図１７の実施例と全く同様となる。
【００５０】 （請求項４の実施例）図２１は、本発明
の請求項４における薄いソース領域を持つMOSFET構造を
シリコンの縦形構造で実施した一実施例における断面構
造図である。この図においては、図４における第1 の伝
導形の領域である半導体領域D1、D2, 及び領域S1が、そ
れぞれN 形半導体領域の領域ＮD + 、領域ＮD 及び領域
NE+ に相当している。また、図４における第2 の伝導形
の半導体領域である領域B は、P 形半導体領域の領域Ｐ
B に相当している。なお、図１における金属半導体合金
層領域S 、電極E1、電極E2及びMOS ゲートG について
は、図２１においても同じ記号を用いている。
の請求項４における薄いソース領域を持つMOSFET構造を
シリコンの縦形構造で実施した一実施例における断面構
造図である。この図においては、図４における第1 の伝
導形の領域である半導体領域D1、D2, 及び領域S1が、そ
れぞれN 形半導体領域の領域ＮD + 、領域ＮD 及び領域
NE+ に相当している。また、図４における第2 の伝導形
の半導体領域である領域B は、P 形半導体領域の領域Ｐ
B に相当している。なお、図１における金属半導体合金
層領域S 、電極E1、電極E2及びMOS ゲートG について
は、図２１においても同じ記号を用いている。
【００５１】 このデバイスのプロセスに関しては、図
９に示した請求項１に関連する実施例のプロセスの途中
に、薄い領域NE+ 層を形成するプロセスを追加するだけ
となる。ただし、このデバイスの製作上の重要点は、シ
リサイドを形成する領域以外を酸化膜でマスクした上で
金属薄膜を形成し、シリサイド化する際に、シリサイド
層が薄いNE+ 層よりも深く半導体内に浸入するように、
熱処理条件を選択する必要がある。シリサイド化が終了
すれば、この金属材料をそのまま電極材料として利用で
きる。
９に示した請求項１に関連する実施例のプロセスの途中
に、薄い領域NE+ 層を形成するプロセスを追加するだけ
となる。ただし、このデバイスの製作上の重要点は、シ
リサイドを形成する領域以外を酸化膜でマスクした上で
金属薄膜を形成し、シリサイド化する際に、シリサイド
層が薄いNE+ 層よりも深く半導体内に浸入するように、
熱処理条件を選択する必要がある。シリサイド化が終了
すれば、この金属材料をそのまま電極材料として利用で
きる。
【００５２】 本発明の実施例のデバイスにおいては、
動作原理は通常のMOSFETと同様となるが、ソース領域の
マスクが不要なため、プロセスの簡易化が図れる。前記
の実施例は、図２２のようなトレンチ構造のデバイスに
も応用可能であり、リアクティブイオンエッチングを行
うことで容易に実現できる。図２２の各領域および動作
機構は図２１と同様となる。
動作原理は通常のMOSFETと同様となるが、ソース領域の
マスクが不要なため、プロセスの簡易化が図れる。前記
の実施例は、図２２のようなトレンチ構造のデバイスに
も応用可能であり、リアクティブイオンエッチングを行
うことで容易に実現できる。図２２の各領域および動作
機構は図２１と同様となる。
【００５３】 さらに、図２１の請求項４における薄い
ソース領域を持つMOSFETは、図２３のようにN 基板を用
いた横形構造にも応用できる。この場合の基本的な製作
方法は図２１の実施例と同様であるが、ポリシリコンゲ
ートを設ける主表面側に、電極E1とオーミック接触を得
るためのN 拡散を行い、ＮD + 層を形成する必要があ
る。なお、この横形の実施例は、図面は省略するがN/N
+ エピ成長基板を用いても良い。この場合は、N + 基板
の存在によりオン抵抗が低減できる。これら横形の実施
例についても、動作原理及び特徴は図２１の実施例と全
く同様となる。
ソース領域を持つMOSFETは、図２３のようにN 基板を用
いた横形構造にも応用できる。この場合の基本的な製作
方法は図２１の実施例と同様であるが、ポリシリコンゲ
ートを設ける主表面側に、電極E1とオーミック接触を得
るためのN 拡散を行い、ＮD + 層を形成する必要があ
る。なお、この横形の実施例は、図面は省略するがN/N
+ エピ成長基板を用いても良い。この場合は、N + 基板
の存在によりオン抵抗が低減できる。これら横形の実施
例についても、動作原理及び特徴は図２１の実施例と全
く同様となる。
【００５４】 （請求項５の実施例）図２４は、本発明
の請求項５における薄いソース領域を持つIGBT構造をシ
リコンの縦形構造で実施した一実施例における断面構造
図である。この図においては、図５における第1 の伝導
形の半導体領域D2及びS1が、それぞれN 形半導体領域の
領域ＮD 及び領域NE+ に相当している。また、図５にお
ける第2 の伝導形の領域である半導体領域T1及びB は、
それぞれP 形半導体領域の領域ＰE + 及び領域ＰB に相
当している。なお、図５における金属半導体合金層領域
S 、電極E1、電極E2及びMOS ゲートG については、図２
４においても同じ記号を用いている。
の請求項５における薄いソース領域を持つIGBT構造をシ
リコンの縦形構造で実施した一実施例における断面構造
図である。この図においては、図５における第1 の伝導
形の半導体領域D2及びS1が、それぞれN 形半導体領域の
領域ＮD 及び領域NE+ に相当している。また、図５にお
ける第2 の伝導形の領域である半導体領域T1及びB は、
それぞれP 形半導体領域の領域ＰE + 及び領域ＰB に相
当している。なお、図５における金属半導体合金層領域
S 、電極E1、電極E2及びMOS ゲートG については、図２
４においても同じ記号を用いている。
【００５５】 このデバイスの縦形MOSFET部のプロセス
に関しては、図２１の本発明の請求項４の実施例の場合
と同様となるので説明は省略する。しかし、本実施例に
おいては、図２１の実施例とは異なって、ドレイン側に
領域ＰE + が形成されている。この領域の形成には、N/
P + エピタキシャル成長基板を用いるか、N 基板にP 形
拡散を行って実現する。いすれにしても、N 層の抵抗率
及び厚みは耐圧に応じて選択する必要がある。
に関しては、図２１の本発明の請求項４の実施例の場合
と同様となるので説明は省略する。しかし、本実施例に
おいては、図２１の実施例とは異なって、ドレイン側に
領域ＰE + が形成されている。この領域の形成には、N/
P + エピタキシャル成長基板を用いるか、N 基板にP 形
拡散を行って実現する。いすれにしても、N 層の抵抗率
及び厚みは耐圧に応じて選択する必要がある。
【００５６】 本発明のデバイスの動作原理については
通常のIGBTと同様となるが、ソース領域のマスクが不要
なため、高集積化とプロセスの簡易化が実現できる。さ
らに、半導体領域のソース領域は薄く、かつそのほとん
どがシリサイドである金属半導体合金層領域S を介して
P ボデーと短絡しているので、寄生バイポーラトランジ
スタ構造を効率良く抑制でき、ラッチアップ電流の増大
が図れる。
通常のIGBTと同様となるが、ソース領域のマスクが不要
なため、高集積化とプロセスの簡易化が実現できる。さ
らに、半導体領域のソース領域は薄く、かつそのほとん
どがシリサイドである金属半導体合金層領域S を介して
P ボデーと短絡しているので、寄生バイポーラトランジ
スタ構造を効率良く抑制でき、ラッチアップ電流の増大
が図れる。
【００５７】 前記の実施例は、図２５のようなトレン
チ構造のデバイスにも応用可能であり、リアクティブイ
オンエッチングを行うことで容易に実現できる。図２５
の各領域、及び動作機構は図２４と同様となる。さら
に、図２４の請求項４における薄いソース領域を持つIG
BTは、図２６のようにN 基板を用いた横形構造にも応用
できる。この場合の基本的な製作方法は図２４の実施例
と同様であるが、ポリシリコンゲートを設ける主表面側
に、電極E1とＰE + 層を形成する必要がある。なお、こ
の横形の実施例は図２７のようにN/P + エピ成長基板を
用いても良い。この場合は、P + 基板の存在により、正
孔の到達量を増大させることができる。
チ構造のデバイスにも応用可能であり、リアクティブイ
オンエッチングを行うことで容易に実現できる。図２５
の各領域、及び動作機構は図２４と同様となる。さら
に、図２４の請求項４における薄いソース領域を持つIG
BTは、図２６のようにN 基板を用いた横形構造にも応用
できる。この場合の基本的な製作方法は図２４の実施例
と同様であるが、ポリシリコンゲートを設ける主表面側
に、電極E1とＰE + 層を形成する必要がある。なお、こ
の横形の実施例は図２７のようにN/P + エピ成長基板を
用いても良い。この場合は、P + 基板の存在により、正
孔の到達量を増大させることができる。
【００５８】 また、図面は省略するが、N/P + 代えて
N/N + 基板を用いても良い。これら横形の実施例につい
ても、動作原理および特徴は図２４の実施例と全く同様
となる。
N/N + 基板を用いても良い。これら横形の実施例につい
ても、動作原理および特徴は図２４の実施例と全く同様
となる。
【００５９】 （請求項６の実施例）図２８は、本発明
の請求項６におけるベース領域にシリサイド領域を持つ
MOSゲートバイポーラトランジスタ構造をシリコンの縦
形構造で実施した一実施例における断面構造図である。
この図においては、図６における第1 の伝導形の半導体
領域である領域D1、D2及びS1が、それぞれN 形半導体領
域の領域ＮD + 、ＮD及びNE+ に相当している。また、
図６における第2 の伝導形の半導体領域である領域B
は、P 形半導体領域の領域ＰB に相当している。なお、
図６における金属半導体合金層領域S 、電極E1、E2及び
MOS ゲートG については、図２８においても同じ記号を
用いている。
の請求項６におけるベース領域にシリサイド領域を持つ
MOSゲートバイポーラトランジスタ構造をシリコンの縦
形構造で実施した一実施例における断面構造図である。
この図においては、図６における第1 の伝導形の半導体
領域である領域D1、D2及びS1が、それぞれN 形半導体領
域の領域ＮD + 、ＮD及びNE+ に相当している。また、
図６における第2 の伝導形の半導体領域である領域B
は、P 形半導体領域の領域ＰB に相当している。なお、
図６における金属半導体合金層領域S 、電極E1、E2及び
MOS ゲートG については、図２８においても同じ記号を
用いている。
【００６０】 このデバイスのプロセスに関しては、図
９の請求項１の実施例のポリシリコンゲートを用いたセ
ルフアラインプロセスと、領域ＰB を形成するまでの工
程は同じとなる。このデバイスにおいては、次に選択的
にNE+ 層を形成するために、マスクとなる酸化膜を減圧
CVD で堆積し、N エミッタ形成領域に開口してN 形不純
物の拡散を行う。続いて、同様にシリサイドを選択的に
形成するために、マスクとなる酸化膜を減圧CVD で堆積
し, シリサイド形成部に開口する。そして、シリサイド
を形成するための金属薄膜を堆積し、熱処理を行うこと
で、Ｐベース上にシリサイド領域S が形成される。次
に, シリサイド化で未反応の金属薄膜層をエッチングで
除去する。続いて、各ゲート及び電極を電気的に絶縁す
るための酸化膜を減圧CVD で堆積し、コンタクトホール
を形成し、さらに電極を形成することで、本発明の請求
項６におけるデバイスが実現できる。
９の請求項１の実施例のポリシリコンゲートを用いたセ
ルフアラインプロセスと、領域ＰB を形成するまでの工
程は同じとなる。このデバイスにおいては、次に選択的
にNE+ 層を形成するために、マスクとなる酸化膜を減圧
CVD で堆積し、N エミッタ形成領域に開口してN 形不純
物の拡散を行う。続いて、同様にシリサイドを選択的に
形成するために、マスクとなる酸化膜を減圧CVD で堆積
し, シリサイド形成部に開口する。そして、シリサイド
を形成するための金属薄膜を堆積し、熱処理を行うこと
で、Ｐベース上にシリサイド領域S が形成される。次
に, シリサイド化で未反応の金属薄膜層をエッチングで
除去する。続いて、各ゲート及び電極を電気的に絶縁す
るための酸化膜を減圧CVD で堆積し、コンタクトホール
を形成し、さらに電極を形成することで、本発明の請求
項６におけるデバイスが実現できる。
【００６１】 本デバイスのオン状態は、MOS ゲートG
に正バイアスを印加することにより、ゲート直下にｎチ
ャネルを形成して電子をＮD 領域に注入し、その作用に
よりベース電流がP ベースに供給され, バイポーラトラ
ンジスタ動作が生じることによる。このデバイスのター
ンオフはゲート電圧の除去により行う。本発明のデバイ
スはMOS ゲートによりベース電流を制御し、メイントラ
ンジスタを導通させるもので、MOSFETに比べて通電能力
が大幅に向上し、大電流動作が期待できる。前記の実施
例は、図２９のようなトレンチ構造のデバイスにも応用
可能であり、リアクティブイオンエッチングを行うこと
で容易に実現できる。図２９の各領域及び動作機構は図
２８と同様となる。
に正バイアスを印加することにより、ゲート直下にｎチ
ャネルを形成して電子をＮD 領域に注入し、その作用に
よりベース電流がP ベースに供給され, バイポーラトラ
ンジスタ動作が生じることによる。このデバイスのター
ンオフはゲート電圧の除去により行う。本発明のデバイ
スはMOS ゲートによりベース電流を制御し、メイントラ
ンジスタを導通させるもので、MOSFETに比べて通電能力
が大幅に向上し、大電流動作が期待できる。前記の実施
例は、図２９のようなトレンチ構造のデバイスにも応用
可能であり、リアクティブイオンエッチングを行うこと
で容易に実現できる。図２９の各領域及び動作機構は図
２８と同様となる。
【００６２】 さらに、図２８の請求項６におけるベー
ス領域にシリサイド領域を持つMOS ゲートバイポーラト
ランジスタは、図３０のようにＮ基板を用いた横形構造
にも応用できる。この場合の基本的な製作方法は図２８
の実施例と同様であるが、ポリシリコンゲートを設ける
主表面側に、電極E1とオーミック接触を得るためのN 拡
散を行いＮD + 層を形成する必要がある。なお、この横
形の実施例は、図面は省略するがN/N + エピ成長基板を
用いても良い。この場合は、N + 基板の存在によりオン
抵抗が低減できる。これら横形の実施例についても動作
原理及び特徴は図２８の実施例と同様となる。
ス領域にシリサイド領域を持つMOS ゲートバイポーラト
ランジスタは、図３０のようにＮ基板を用いた横形構造
にも応用できる。この場合の基本的な製作方法は図２８
の実施例と同様であるが、ポリシリコンゲートを設ける
主表面側に、電極E1とオーミック接触を得るためのN 拡
散を行いＮD + 層を形成する必要がある。なお、この横
形の実施例は、図面は省略するがN/N + エピ成長基板を
用いても良い。この場合は、N + 基板の存在によりオン
抵抗が低減できる。これら横形の実施例についても動作
原理及び特徴は図２８の実施例と同様となる。
【００６３】 （請求項７の実施例）図３１は、本発明
の請求項７におけるベース領域にシリサイド領域を持つ
MOSゲートバイポーラトランジスタ構造をシリコンの縦
形構造で実施した一実施例における断面構造図である。
本デバイスにおいては、本発明の請求項６の実施例に、
ターンオフの高速化を図るためのMOS ゲートG2を追加し
たものである。この図においては、図７における第1 の
伝導形の半導体領域である領域D1、D2及びS1が、それぞ
れN 形半導体領域の領域ＮD + 、ＮD 及びNE+ に相当し
ている。また、図６における第2 の伝導形の領域である
領域B はP 形半導体領域の領域ＰB に相当している。な
お、図７における金属半導体合金層領域S 、電極E1、E2
及びMOSゲートG1及びG2については、図３１においても
同じ記号を用いている。
の請求項７におけるベース領域にシリサイド領域を持つ
MOSゲートバイポーラトランジスタ構造をシリコンの縦
形構造で実施した一実施例における断面構造図である。
本デバイスにおいては、本発明の請求項６の実施例に、
ターンオフの高速化を図るためのMOS ゲートG2を追加し
たものである。この図においては、図７における第1 の
伝導形の半導体領域である領域D1、D2及びS1が、それぞ
れN 形半導体領域の領域ＮD + 、ＮD 及びNE+ に相当し
ている。また、図６における第2 の伝導形の領域である
領域B はP 形半導体領域の領域ＰB に相当している。な
お、図７における金属半導体合金層領域S 、電極E1、E2
及びMOSゲートG1及びG2については、図３１においても
同じ記号を用いている。
【００６４】 このデバイスのプロセスに関しては、請
求項６の実施例における図２８のデバイスとNE+ 層を形
成するまでは同様となる。しかし、本デバイスにおいて
は、NE+ 層が十分シリサイドの浸入深さより深く形成し
ておくことにより、シリサイドのマスク用酸化膜を形成
する必要はない。したがって、 NE + 層形成後マスクと
して用いていたCDV 酸化膜を全面エッチングし、そのま
まシリサイドを形成するための金属薄膜を全面に堆積
し、熱処理を行える。そのため、請求項６の実施例を示
す図２８のデバイスよりも、マスク数を一つ減らすこと
ができる。なお、前記の工程に続くプロセスは請求項６
の実施例と同様となる。
求項６の実施例における図２８のデバイスとNE+ 層を形
成するまでは同様となる。しかし、本デバイスにおいて
は、NE+ 層が十分シリサイドの浸入深さより深く形成し
ておくことにより、シリサイドのマスク用酸化膜を形成
する必要はない。したがって、 NE + 層形成後マスクと
して用いていたCDV 酸化膜を全面エッチングし、そのま
まシリサイドを形成するための金属薄膜を全面に堆積
し、熱処理を行える。そのため、請求項６の実施例を示
す図２８のデバイスよりも、マスク数を一つ減らすこと
ができる。なお、前記の工程に続くプロセスは請求項６
の実施例と同様となる。
【００６５】 本デバイスのオン状態は、請求項６の実
施例と同様に、MOS ゲートG1に正バイアスを印加するこ
とにより行われる。このバイアス印加により、MOS ゲー
トG1直下にｎチャネルが形成されて電子がＮD 領域に注
入され、その作用によりベース電流がＰベースに供給さ
れてバイポーラトランジスタ動作が生じることになる。
このデバイスの特徴点は、ターンオフ動作を加速するた
めに、MOSゲートG2に正のパルス電圧を印加することに
ある。この作用により、N エミッタからMOS ゲートG2直
下の反転層を通してシリサイド層S に電子が供給され、
このシリサイド上でP ベースの過剰正孔と再結合するた
め、蓄積キャリヤの消滅が促進されてターンオフの高速
化が図れる。前記の実施例は、図３２のようなトレンチ
構造のデバイスにも応用可能であり、リアクティブイオ
ンエッチングを行うことで容易に実現できる。図３２の
各領域及び動作機構は図３１と同様となる。
施例と同様に、MOS ゲートG1に正バイアスを印加するこ
とにより行われる。このバイアス印加により、MOS ゲー
トG1直下にｎチャネルが形成されて電子がＮD 領域に注
入され、その作用によりベース電流がＰベースに供給さ
れてバイポーラトランジスタ動作が生じることになる。
このデバイスの特徴点は、ターンオフ動作を加速するた
めに、MOSゲートG2に正のパルス電圧を印加することに
ある。この作用により、N エミッタからMOS ゲートG2直
下の反転層を通してシリサイド層S に電子が供給され、
このシリサイド上でP ベースの過剰正孔と再結合するた
め、蓄積キャリヤの消滅が促進されてターンオフの高速
化が図れる。前記の実施例は、図３２のようなトレンチ
構造のデバイスにも応用可能であり、リアクティブイオ
ンエッチングを行うことで容易に実現できる。図３２の
各領域及び動作機構は図３１と同様となる。
【００６６】 さらに、図３１の請求項６におけるベー
ス領域にシリサイド領域を持つMOS ゲートバイポーラト
ランジスタは、図３３のようにN 基板を用いた横形構造
にも応用できる。この場合の基本的な製作方法は図３１
の実施例と同様であるが、ポリシリコンゲートを設ける
主表面側に、電極E1とオーミック接触を得るためのN 拡
散を行い, ＮD + 層を形成する必要がある。なお、この
横形の実施例は、図面を省略するがN/N + エピ成長基板
を用いても良い。この場合は、N +基板の存在によりオ
ン抵抗が低減できる。これら、横形の実施例について
も、動作原理及び特徴は図３１の実施例と全く同様とな
る。
ス領域にシリサイド領域を持つMOS ゲートバイポーラト
ランジスタは、図３３のようにN 基板を用いた横形構造
にも応用できる。この場合の基本的な製作方法は図３１
の実施例と同様であるが、ポリシリコンゲートを設ける
主表面側に、電極E1とオーミック接触を得るためのN 拡
散を行い, ＮD + 層を形成する必要がある。なお、この
横形の実施例は、図面を省略するがN/N + エピ成長基板
を用いても良い。この場合は、N +基板の存在によりオ
ン抵抗が低減できる。これら、横形の実施例について
も、動作原理及び特徴は図３１の実施例と全く同様とな
る。
【００６７】 （請求項８の実施例）図３４は、本発明
の請求項８におけるベース領域にシリサイド領域を持つ
MOSゲートサイリスタ構造をシリコンの縦形構造で実施
した一実施例における断面構造図である。この図におい
ては、図８における第1 の伝導形の半導体領域である領
域D2とS1が、それぞれN 形半導体領域の領域ＮD とNE+
に相当している。また、図８における第2 の伝導形の領
域である領域T1及びB は、P 形半導体領域の領域ＰE +
及びＰB に相当している。なお、図８における金属半導
体合金層領域S、電極E1、E2及びMOS ゲートG1及びG2に
ついては、図３４においても同じ記号を用いている。
の請求項８におけるベース領域にシリサイド領域を持つ
MOSゲートサイリスタ構造をシリコンの縦形構造で実施
した一実施例における断面構造図である。この図におい
ては、図８における第1 の伝導形の半導体領域である領
域D2とS1が、それぞれN 形半導体領域の領域ＮD とNE+
に相当している。また、図８における第2 の伝導形の領
域である領域T1及びB は、P 形半導体領域の領域ＰE +
及びＰB に相当している。なお、図８における金属半導
体合金層領域S、電極E1、E2及びMOS ゲートG1及びG2に
ついては、図３４においても同じ記号を用いている。
【００６８】 このデバイスのMOS ゲート部及び縦形バ
イポーラトランジスタ部のプロセスに関しては、図３１
の本発明の請求項７の実施例の場合と、全く同一となる
ので説明は省略する。しかし、本実施例においては図３
１と異なって、ドレイン側に領域ＰE + を設けてサイリ
スタ構造を形成している。この領域ＰE +の形成には、N
/P + エピタキシャル成長基板を用いるか、N 基板にP
形拡散を行って実現する。いすれにしてもN 層の抵抗率
及び厚みは耐圧に応じて選択する必要がある。
イポーラトランジスタ部のプロセスに関しては、図３１
の本発明の請求項７の実施例の場合と、全く同一となる
ので説明は省略する。しかし、本実施例においては図３
１と異なって、ドレイン側に領域ＰE + を設けてサイリ
スタ構造を形成している。この領域ＰE +の形成には、N
/P + エピタキシャル成長基板を用いるか、N 基板にP
形拡散を行って実現する。いすれにしてもN 層の抵抗率
及び厚みは耐圧に応じて選択する必要がある。
【００６９】 本発明のデバイスのターンオンはMOS ゲ
ートG1に、そのゲート直下に反転層が形成される極性の
電圧パルスを加えて行う。その結果、反転層を経由して
半導体領域D2にキャリヤが注入して、接合J1及びJ2が順
バイアスされるのでデバイスはオン状態に移行する。タ
ーンオフは、MOS ゲートG2にターンオフパルスを印加し
てMOS ゲートG2直下に反転層を形成して行う。その結
果、エミッタ領域S1の多数キャリヤの電子が反転層を経
由して金属半導体合金層領域S に供給され、ベース領域
の多数キャリヤの正孔と再結合するので、サイリスタは
ターンオフに向かう。本デバイスにおいては、これまで
に提案されているMOS 制御サイリスタとは異なり、MOS
ゲート直下にベース領域から正孔を排出するための半導
体層からなるドレイン領域を設ける必要がないので、簡
易構造となり、高集積化が図れ、可制御電流の向上が期
待できる。
ートG1に、そのゲート直下に反転層が形成される極性の
電圧パルスを加えて行う。その結果、反転層を経由して
半導体領域D2にキャリヤが注入して、接合J1及びJ2が順
バイアスされるのでデバイスはオン状態に移行する。タ
ーンオフは、MOS ゲートG2にターンオフパルスを印加し
てMOS ゲートG2直下に反転層を形成して行う。その結
果、エミッタ領域S1の多数キャリヤの電子が反転層を経
由して金属半導体合金層領域S に供給され、ベース領域
の多数キャリヤの正孔と再結合するので、サイリスタは
ターンオフに向かう。本デバイスにおいては、これまで
に提案されているMOS 制御サイリスタとは異なり、MOS
ゲート直下にベース領域から正孔を排出するための半導
体層からなるドレイン領域を設ける必要がないので、簡
易構造となり、高集積化が図れ、可制御電流の向上が期
待できる。
【００７０】 前記の実施例は、図３５のようなトレン
チ構造のデバイスにも応用可能であり、リアクティブイ
オンエッチングを行うことで容易に実現できる。図３５
の各領域及び動作機構は図３４と同様となる。さらに、
図３４の請求項８におけるベース領域にシリサイド領域
を持つMOS ゲートサイリスタは、図３６のようにN 基板
を用いた横形構造にも応用できる。この場合の基本的な
製作方法は図３４の実施例と同様であるが、ポリシリコ
ンゲートを設ける主表面側に、電極E1とＰE + 層を形成
する必要がある。
チ構造のデバイスにも応用可能であり、リアクティブイ
オンエッチングを行うことで容易に実現できる。図３５
の各領域及び動作機構は図３４と同様となる。さらに、
図３４の請求項８におけるベース領域にシリサイド領域
を持つMOS ゲートサイリスタは、図３６のようにN 基板
を用いた横形構造にも応用できる。この場合の基本的な
製作方法は図３４の実施例と同様であるが、ポリシリコ
ンゲートを設ける主表面側に、電極E1とＰE + 層を形成
する必要がある。
【００７１】 また、図面は省略するが、N/N + 基板を
用いても良い。これら横形の実施例についても、動作原
理及び特徴は図３４の実施例と同様となる。
用いても良い。これら横形の実施例についても、動作原
理及び特徴は図３４の実施例と同様となる。
【００７２】 以上、各実施例について言及したが、各
実施例のデバイスの導電形を逆にしたデバイスも同様に
実現できる。また、電極E1側に少数キャリヤのエミッタ
＋領域ＰE + を形成する場合の実施例においては、エミ
ッタ短絡構造を用いて高速ターンオフ化が達成できる。
実施例のデバイスの導電形を逆にしたデバイスも同様に
実現できる。また、電極E1側に少数キャリヤのエミッタ
＋領域ＰE + を形成する場合の実施例においては、エミ
ッタ短絡構造を用いて高速ターンオフ化が達成できる。
【００７３】 さらに、各請求項の何れかの構造を組み
合わせた構造を持つデバイスも実現できる。例えば、図
３７に示すように、請求項２に関する実施例と請求項３
に関する実施例とを組み合わせた構造も実施可能とな
る。請求項２に関する実施例のIGBTにおいては、安全動
作領域は大きいが、オン電圧の増大が懸念される。一
方、請求項３に関する実施例のMOS 制御サイリスタにお
いては、オン電圧は低減できるが、安全動作領域の縮小
が問題となる。したがって、請求項２及び３に関する実
施例の構造を組み合わせて、それらの構成割合を調整す
ることにより、仕様に合わせたオン電圧及び安全動作領
域を持つデバイスも実現可能となる。ただし、このデバ
イスの場合は、選択的にN + 拡散を行うためのマスクパ
ターンが必要となる。
合わせた構造を持つデバイスも実現できる。例えば、図
３７に示すように、請求項２に関する実施例と請求項３
に関する実施例とを組み合わせた構造も実施可能とな
る。請求項２に関する実施例のIGBTにおいては、安全動
作領域は大きいが、オン電圧の増大が懸念される。一
方、請求項３に関する実施例のMOS 制御サイリスタにお
いては、オン電圧は低減できるが、安全動作領域の縮小
が問題となる。したがって、請求項２及び３に関する実
施例の構造を組み合わせて、それらの構成割合を調整す
ることにより、仕様に合わせたオン電圧及び安全動作領
域を持つデバイスも実現可能となる。ただし、このデバ
イスの場合は、選択的にN + 拡散を行うためのマスクパ
ターンが必要となる。
【００７４】 図面は省略するが、全く同様に、請求項
２に関する実施例と請求項８に関する実施例を組み合わ
せても良い。なお、各実施例においてはシリコンを用い
た場合について言及したが、これらの実施例はパワーデ
バイスとして応用が期待できるシリコンカーバイド（Si
C ）など他の半導体材料に対しても応用可能となる。
２に関する実施例と請求項８に関する実施例を組み合わ
せても良い。なお、各実施例においてはシリコンを用い
た場合について言及したが、これらの実施例はパワーデ
バイスとして応用が期待できるシリコンカーバイド（Si
C ）など他の半導体材料に対しても応用可能となる。
【００７５】
【発明の効果】 以上述べたように、本発明によれば、
MOS FET のソース領域又はドレイン領域に、オーミック
特性を有する金属層、あるいは金属半導体合金層領域を
設けることにより、MOS 制御デバイスの性能の改善と、
デバイスの高集積化及びプロセスの簡易化が図れる。
MOS FET のソース領域又はドレイン領域に、オーミック
特性を有する金属層、あるいは金属半導体合金層領域を
設けることにより、MOS 制御デバイスの性能の改善と、
デバイスの高集積化及びプロセスの簡易化が図れる。
【図１】 本発明の請求項１におけるオーミック特性を
有する金属層をソース領域として持つMOSFETの基本的説
明を行うための図面である。
有する金属層をソース領域として持つMOSFETの基本的説
明を行うための図面である。
【図２】 本発明の請求項２におけるオーミック特性を
有する金属層をソース領域として持つIGBTの基本的説明
を行うための図面である。
有する金属層をソース領域として持つIGBTの基本的説明
を行うための図面である。
【図３】 本発明の請求項３におけMOS 制御サイリスタ
の基本的説明を行うための図面である。
の基本的説明を行うための図面である。
【図４】 本発明の請求項４における薄いソース領域を
持つMOSFETの基本的説明を行うための図面である。
持つMOSFETの基本的説明を行うための図面である。
【図５】 本発明の請求項５における薄いソース領域を
持つIGBTの基本的説明を行うための図面である。
持つIGBTの基本的説明を行うための図面である。
【図６】 本発明の請求項６におけるベース領域に金属
半導体合金層領域を持つMOS ゲートバイポーラトランジ
スタの基本的説明を行うための図面である。
半導体合金層領域を持つMOS ゲートバイポーラトランジ
スタの基本的説明を行うための図面である。
【図７】 本発明の請求項７におけるベース領域に金属
半導体合金層領域を持ってターンオフの高速化を図った
MOS ゲートバイポーラトランジスタの基本的説明を行う
ための図面である。
半導体合金層領域を持ってターンオフの高速化を図った
MOS ゲートバイポーラトランジスタの基本的説明を行う
ための図面である。
【図８】 本発明の請求項８におけるベース領域に金属
半導体合金層領域を持つMOS ゲートサイリスタの基本的
説明を行うための図面である。
半導体合金層領域を持つMOS ゲートサイリスタの基本的
説明を行うための図面である。
【図９】 本発明の請求項１におけるオーミック特性を
有する金属層をソース領域として持つMOSFETをシリコン
の縦形構造で実施した一実施例を示す図面である。
有する金属層をソース領域として持つMOSFETをシリコン
の縦形構造で実施した一実施例を示す図面である。
【図１０】 本発明の請求項１におけるオーミック特性
を有する金属層をソース領域として持つMOSFETをシリコ
ンの縦形トレンチ構造で実施した一実施例を示す図面で
ある。
を有する金属層をソース領域として持つMOSFETをシリコ
ンの縦形トレンチ構造で実施した一実施例を示す図面で
ある。
【図１１】 本発明の請求項１におけるオーミック特性
を有する金属層をソース領域として持つMOSFETをシリコ
ンの横形構造で実施した一実施例を示す図面である。
を有する金属層をソース領域として持つMOSFETをシリコ
ンの横形構造で実施した一実施例を示す図面である。
【図１２】 本発明の請求項１におけるオーミック特性
を有する金属層をソース領域として持つMOSFETをシリコ
ンの他の横形構造で実施した一実施例を示す図面であ
る。
を有する金属層をソース領域として持つMOSFETをシリコ
ンの他の横形構造で実施した一実施例を示す図面であ
る。
【図１３】 本発明の請求項２におけるオーミック特性
を有する金属層をソース領域として持つIGBTをシリコン
の縦形構造で実施した一実施例を示す図面である。
を有する金属層をソース領域として持つIGBTをシリコン
の縦形構造で実施した一実施例を示す図面である。
【図１４】 本発明の請求項２におけるオーミック特性
を有する金属層をソース領域として持つIGBTをシリコン
の縦形トレンチ構造で実施した一実施例を示す図面であ
る。
を有する金属層をソース領域として持つIGBTをシリコン
の縦形トレンチ構造で実施した一実施例を示す図面であ
る。
【図１５】 本発明の請求項２におけるオーミック特性
を有する金属層をソース領域として持つIGBTをシリコン
の横形構造で実施した一実施例を示す図面である。
を有する金属層をソース領域として持つIGBTをシリコン
の横形構造で実施した一実施例を示す図面である。
【図１６】 本発明の請求項２におけるオーミック特性
を有する金属層をソース領域として持つIGBTをシリコン
の他の横形構造で実施した一実施例を示す図面である。
を有する金属層をソース領域として持つIGBTをシリコン
の他の横形構造で実施した一実施例を示す図面である。
【図１７】 本発明の請求項３におけMOS 制御サイリス
タをシリコンの縦形構造で実施した一実施例を示す図面
である。
タをシリコンの縦形構造で実施した一実施例を示す図面
である。
【図１８】 本発明の請求項３におけMOS 制御サイリス
タをシリコンの縦形トレンチ構造で実施した一実施例を
示す図面である。
タをシリコンの縦形トレンチ構造で実施した一実施例を
示す図面である。
【図１９】 本発明の請求項３におけMOS 制御サイリス
タをシリコンの横形構造で実施した一実施例を示す図面
である。
タをシリコンの横形構造で実施した一実施例を示す図面
である。
【図２０】 本発明の請求項３におけMOS 制御サイリス
タをシリコンの他の横形構造で実施した一実施例を示す
図面である。
タをシリコンの他の横形構造で実施した一実施例を示す
図面である。
【図２１】 本発明の請求項４における薄いソース領域
を持つMOSFETをシリコンの縦形構造で実施した一実施例
を示す図面である。
を持つMOSFETをシリコンの縦形構造で実施した一実施例
を示す図面である。
【図２２】 本発明の請求項４における薄いソース領域
を持つMOSFETをシリコンの縦形トレンチ構造で実施した
一実施例を示す図面である。
を持つMOSFETをシリコンの縦形トレンチ構造で実施した
一実施例を示す図面である。
【図２３】 本発明の請求項４における薄いソース領域
を持つMOSFETをシリコンの横形構造で実施した一実施例
を示す図面である。
を持つMOSFETをシリコンの横形構造で実施した一実施例
を示す図面である。
【図２４】 本発明の請求項５における薄いソース領域
を持つIGBTをシリコンの縦形構造で実施した一実施例を
示す図面である。
を持つIGBTをシリコンの縦形構造で実施した一実施例を
示す図面である。
【図２５】 本発明の請求項５における薄いソース領域
を持つIGBTをシリコンの縦形トレンチ構造で実施した一
実施例を示す図面である。
を持つIGBTをシリコンの縦形トレンチ構造で実施した一
実施例を示す図面である。
【図２６】 本発明の請求項５における薄いソース領域
を持つIGBTをシリコンの横形構造で実施した一実施例を
示す図面である。
を持つIGBTをシリコンの横形構造で実施した一実施例を
示す図面である。
【図２７】 本発明の請求項５における薄いソース領域
を持つIGBTをシリコンの他の横形構造で実施した一実施
例を示す図面である。
を持つIGBTをシリコンの他の横形構造で実施した一実施
例を示す図面である。
【図２８】 本発明の請求項６におけるベース領域に金
属半導体合金層領域を持つMOS ゲートバイポーラトラン
ジスタをシリコンの縦形構造で実施した一実施例を示す
図面である。
属半導体合金層領域を持つMOS ゲートバイポーラトラン
ジスタをシリコンの縦形構造で実施した一実施例を示す
図面である。
【図２９】 本発明の請求項６におけるベース領域に金
属半導体合金層領域を持つMOS ゲートバイポーラトラン
ジスタをシリコンの縦形トレンチ構造で実施した一実施
例を示す図面である。
属半導体合金層領域を持つMOS ゲートバイポーラトラン
ジスタをシリコンの縦形トレンチ構造で実施した一実施
例を示す図面である。
【図３０】 本発明の請求項６におけるベース領域に金
属半導体合金層領域を持つMOS ゲートバイポーラトラン
ジスタをシリコンの横形構造で実施した一実施例を示す
図面である。
属半導体合金層領域を持つMOS ゲートバイポーラトラン
ジスタをシリコンの横形構造で実施した一実施例を示す
図面である。
【図３１】 本発明の請求項７におけるベース領域に金
属半導体合金層領域を持ってターンオフの高速化を図っ
たMOS ゲートバイポーラトランジスタをシリコンの縦形
構造で実施した一実施例を示す図面である。
属半導体合金層領域を持ってターンオフの高速化を図っ
たMOS ゲートバイポーラトランジスタをシリコンの縦形
構造で実施した一実施例を示す図面である。
【図３２】 本発明の請求項７におけるベース領域に金
属半導体合金層領域を持ってターンオフの高速化を図っ
たMOS ゲートバイポーラトランジスタをシリコンの縦形
トレンチ構造で実施した一実施例を示す図面である。
属半導体合金層領域を持ってターンオフの高速化を図っ
たMOS ゲートバイポーラトランジスタをシリコンの縦形
トレンチ構造で実施した一実施例を示す図面である。
【図３３】 本発明の請求項７におけるベース領域に金
属半導体合金層領域を持ってターンオフの高速化を図っ
たMOS ゲートバイポーラトランジスタをシリコンの横形
構造で実施した一実施例を示す図面である。
属半導体合金層領域を持ってターンオフの高速化を図っ
たMOS ゲートバイポーラトランジスタをシリコンの横形
構造で実施した一実施例を示す図面である。
【図３４】 本発明の請求項８におけるベース領域に金
属半導体合金層領域を持つMOS ゲートサイリスタをシリ
コンの縦形構造で実施した一実施例を示す図面である。
属半導体合金層領域を持つMOS ゲートサイリスタをシリ
コンの縦形構造で実施した一実施例を示す図面である。
【図３５】 本発明の請求項８におけるベース領域に金
属半導体合金層領域を持つMOS ゲートサイリスタをシリ
コンの縦形トレンチ構造で実施した一実施例を示す図面
である。
属半導体合金層領域を持つMOS ゲートサイリスタをシリ
コンの縦形トレンチ構造で実施した一実施例を示す図面
である。
【図３６】 本発明の請求項８におけるベース領域に金
属半導体合金層領域を持つMOS ゲートサイリスタをシリ
コンの横形構造で実施した一実施例を示す図面である。
属半導体合金層領域を持つMOS ゲートサイリスタをシリ
コンの横形構造で実施した一実施例を示す図面である。
【図３７】 本発明の請求項２及び請求項３の実施例を
組み合わせた縦形構造の一実施例 を示す図面である。
組み合わせた縦形構造の一実施例 を示す図面である。
D1，D2，S1・・・第1 の伝導形の半導体領域（図９以降
においては、順に、ＮD+ ，ＮD ，NS+
に相当） T1，B ・・・第1 の伝導形とは逆の第2 の伝導形の半導
体領域（図９以降においては、順にＰE + ，ＰB に相
当） S ・・・ 金属半導体合金層領域（図９以降は、シリサ
イド層） E1・・・金属半導体合金層領域S あるいは半導体領域S1
に設けた電極 E2・・・半導体領域D1、あるいは半導体領域T1に設けた
電極 G 、G1及びG2 ・・・MOS ゲートの電極 J1，J2及びJ3・・・半導体接合
においては、順に、ＮD+ ，ＮD ，NS+
に相当） T1，B ・・・第1 の伝導形とは逆の第2 の伝導形の半導
体領域（図９以降においては、順にＰE + ，ＰB に相
当） S ・・・ 金属半導体合金層領域（図９以降は、シリサ
イド層） E1・・・金属半導体合金層領域S あるいは半導体領域S1
に設けた電極 E2・・・半導体領域D1、あるいは半導体領域T1に設けた
電極 G 、G1及びG2 ・・・MOS ゲートの電極 J1，J2及びJ3・・・半導体接合
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平５−275705（ＪＰ，Ａ)
特開 平８−167710（ＪＰ，Ａ)
特開 昭61−80857（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/74
Claims (8)
- 【請求項１】 一方の主面側に第1 の電極E1が形成され
た第1 の伝導形で高不純物密度の半導体領域D1と、 半導体領域D1の他方の主面側との間に接合J1を形成する
第1 の伝導形の半導体領域D2と、 一方の主面側が半導体領域D2と接合J2を形成する第1 の
伝導形とは逆の第2 の伝導形の半導体領域B と、 第2 の電極E2が一方の主面側に形成され、半導体領域B
の他方の主面側と隣接する領域S と、を備えた MOS 制御デバイスにおいて、領域S は、注入キャリア量が多くなる仕事関数を持つ金
属を半導体領域B に浸入させることにより半導体領域B
との間の全面にオーミック接触を形成する金属半導体合
金層領域であり、 金属半導体合金層領域S から半導体領域B を通って半導
体領域D2まで延在するようにMOS ゲート構造及びゲート
電極G を形成してなり、 前記MOS ゲート直下の半導体領域B 表面に反転層を形成
することにより、金属半導体合金層領域S から半導体領
域D2にキャリヤを輸送することを特徴とするMOS 制御デ
バイス。 - 【請求項２】 一方の主面側に第1 の電極E1が形成され
た第１の伝導形と逆の第2 の伝導形で高不純物密度の半
導体領域T1と、 半導体領域T1の他方の主面側との間に接合J1を形成する
第1 の伝導形の半導体領域D2と、 一方の主面側が半導体領域D2と接合J2を形成する第2 の
伝導形の半導体領域Bと、 第2 の電極E2が一方の主面側に形成され、半導体領域B
の他方の主面側と隣接する領域S と、 を備えた MOS 制御デバイスにおいて、領域S は、注入キャリア量が多くなる仕事関数を持つ金
属を半導体領域B に浸入させることにより半導体領域B
との間の全面にオーミック接触を形成する金属半導体合
金層領域であり、 金属半導体合金層領域S から半導体領域B を通って半導
体領域D2まで延在するようにMOS ゲート構造及びゲート
電極G を形成してなり、 前記MOS ゲート直下の半導体領域B 表面に反転層を形成
することにより、金属半導体合金層領域S から半導体領
域D2にキャリヤを輸送し、半導体領域T1からは半導体領
域D 2 に少数キャリヤを注入することを特徴とするMOS 制
御デバイス。 - 【請求項３】 一方の主面側に第1 の電極E1が形成され
た第1 の伝導形と逆の第2 の伝導形で高不純物密度の半
導体領域T1と、 半導体領域T1の他方の主面側との間に接合J1を形成する
第1 の伝導形の半導体領域D2と、 一方の主面側が半導体領域D2と接合J2を形成する第2 の
伝導形の半導体領域Bと、 一方の主面側が半導体領域B と接合J3を形成する第1 の
伝導形の半導体領域S1と、 第2 の電極E2が一方の主面側に形成され、半導体領域S1
の他方の主面側との間にオーミック接触を形成する金属
半導体合金層領域S を備え、 金属半導体合金層領域S から半導体領域D2まで及ぶMOS
ゲート構造及びゲート電極G を有するＭＯＳ制御デバイ
スにおいて、 前記MOS ゲート直下の半導体領域B 表面を反転する極性
の電圧をMOS ゲートに印加する場合は、半導体領域S1の
多数キャリヤが半導体領域B 表面の反転層を通して半導
体領域D2に輸送されターンオンし、 MOSゲートに印加す
る極性を逆にしてMOS ゲート直下の半導体領域S1表面を
反転する場合には、半導体領域B の多数キャリヤが半導
体領域S1表面の反転層を通して金属半導体合金層領域S
に輸送されターンオフすることを特徴とするMOS 制御デ
バイス。 - 【請求項４】 一方の主面側に第1 の電極E1が形成され
た第１の伝導形で高不純物密度の半導体領域D1と、 半導体領域D1の他方の主面側との間に接合J1を形成する
第1 の伝導形の半導体領域D2と、 一方の主面側が半導体領域D2と接合J2を形成する第2 の
伝導形の半導体領域Bと、 一方の主面側が半導体領域B と接合J3を形成する第1 の
伝導形の半導体領域S1と、 第2 の電極E2が一方の主面側に形成され、半導体領域B
の他方の主面側と隣接する領域S と、 を備えた MOS 制御デバイスにおいて、領域S は、半導体領域S 1 よりも小さい面積を持って部分
的に半導体領域S 1 を貫通する領域であって、金属を半導
体領域S 1 を通して半導体領域B まで浸入させることによ
り半導体領域B との間にオーミック接触を形成する金属
半導体合金層領域であり、 半導体領域S1から半導体領域B を通って半導体領域D2ま
で延在するようにMOSゲート構造及びゲート電極G を形
成してなり、 前記MOS ゲート直下の半導体領域B 表面に反転層を形成
することにより、半導体領域S1から接合J 3 及び半導体領
域B を通して半導体領域D2にキャリヤを輸送することを
特徴とするMOS 制御デバイス。 - 【請求項５】 一方の主面側に第1 の電極E1が形成され
た第１の伝導形とは逆の第2 の伝導形で高不純物密度の
半導体領域T1と、 半導体領域T1の他方の主面側との間に接合J1を形成する
第1 の伝導形の半導体領域D2と、 一方の主面側が半導体領域D2と接合J2を形成する第2 の
伝導形の半導体領域Bと、 一方の主面側が半導体領域B と接合J3を形成する第1 の
伝導形の半導体領域S1と、 第2 の電極E2が一方の主面側に形成され、半導体領域B
の他方の主面側と隣接する領域S と、 を備えた MOS 制御デバイスにおいて、領域S は、 半導体領域S1よりも小さい面積を持って部分
的に半導体領域S1を貫通する領域であって、金属を半導
体領域S 1 を通して半導体領域B まで浸入させることによ
り半導体領域B との間にオーミック接触を形成する金属
半導体合金層領域であり、 電極E2を形成する主面側表面の半導体領域S1から半導体
領域B を通って半導体領域D2まで延在するようにMOS ゲ
ート構造及びゲート電極G を形成してなり、 前記MOS ゲート直下の半導体領域B 表面に反転層を形成
することにより、半導体領域S1から接合J 3 及び半導体領
域B を通して半導体領域D2にキャリヤを輸送し、かつ半
導体領域T1からは少数キャリヤを注入することを特徴と
するMOS 制御デバイス。 - 【請求項６】 一方の主面側に第1 の電極E1が形成され
た第１の伝導形で高不純物密度の半導体領域D1と、 半導体領域D1の他方の主面側との間に接合J1を形成する
第1 の伝導形の半導体領域D2と、 一方の主面側が半導体領域D2と接合J2を形成する第2 の
伝導形の半導体領域Bと、 一方の主面側が半導体領域B と接合J2を形成する第1 の
伝導形で第2 の電極E2を有する半導体領域S1と、 半導体領域S1が形成される半導体領域B の主面側表面
に、半導体領域B とオーミック接触を形成する金属半導
体合金層領域S を備え、 金属半導体合金層領域S から半導体領域D2まで及ぶMOS
ゲート構造及びゲート電極G を有する半導体素子におい
て、 前記MOS ゲート直下の半導体領域B 表面を反転させて反
転層を形成する極性の電圧を前記MOS ゲートに印加する
ことにより、金属半導体合金層領域S の多数キャリヤが
半導体領域B の前記反転層を通して半導体領域D2に輸送
され、その作用で接合J3が順バイアスとなり、バイポー
ラトランジスタ構造が導通状態にスイッチングすること
を特徴とするMOS 制御デバイス。 - 【請求項７】 一方の主面側に第1 の電極E1が形成され
た第１の伝導形で高不純物密度の半導体領域D1と、 半導体領域D1の他方の主面側との間に接合J1を形成する
第1 の伝導形の半導体領域D2と、 一方の主面側が半導体領域D2と接合J2を形成する第2 の
伝導形の半導体領域Bと、 一方の主面側が半導体領域B と接合J3を形成する第1 の
伝導形で第2 の電極E2を有する半導体領域S1と、 半導体領域S1が形成される半導体領域B の主面側表面
に、半導体領域B とオーミック接触を形成する金属半導
体合金層領域S を備え、 金属半導体合金層領域S から半導体領域D2領域まで及ぶ
MOS ゲート構造とゲート電極G1、及び半導体領域S1から
金属半導体合金層領域S 領域まで及ぶMOS ゲート構造と
ゲート電極G2を有し、 MOS ゲートG1直下の半導体領域B 表面を反転させて反転
層を形成する極性の電圧をMOS ゲートG1に印加すること
により、金属半導体合金層領域S の多数キャリヤが半導
体領域B の前記反転層を通して半導体領域D2に輸送さ
れ、その作用で接合J3が順バイアスとなり導通状態にス
イッチングし、 一方、MOS ゲートG1の印加電圧を除去することによりス
イッチオフすると同時に、 MOSゲートG2直下の半導体領
域B 表面を反転する極性の電圧をMOS ゲートG2に印加す
ることにより、半導体領域B に存在する多数キャリヤを
その反転層を通して排出し、ターンオフの高速化を図る
ことを特徴とするMOS 制御デバイス。 - 【請求項８】 一方の主面側に第1 の電極E1が形成され
た第１の伝導形と逆の第2 の伝導形の高不純物密度の半
導体領域T1と、 半導体領域T1の他方の主面側との間に接合J1を形成する
第1 の伝導形の半導体領域D2と、 一方の主面側が半導体領域D2と接合J2を形成する第2 の
伝導形の半導体領域Bと、 一方の主面側が半導体領域B と接合J3を形成する第1 の
伝導形で第2 の電極E2を有する半導体領域S1と、 半導体領域S1が形成される半導体領域B の主面側表面
に、半導体領域B とオーミック接触を形成する金属半導
体合金層領域S を備え、 金属半導体合金層領域S から半導体領域D2まで及ぶMOS
ゲート構造とゲート電極G1、及び半導体領域S1から金属
半導体合金層領域S まで及ぶMOS ゲート構造とゲート電
極G2を有し、 MOS ゲートG1に対し、そのゲート直下の半導体領域B 表
面を反転させて反転層を形成する極性のパルス電圧を印
加することにより、金属半導体合金層領域S の多数キャ
リヤを半導体領域B の前記反転層を通して半導体域D2に
輸送してターンオンし、 一方、 MOSゲートG2に対して、そのゲート直下の半導体
領域B の表面を反転する極性のパルス電圧を印加するこ
とにより、半導体領域B に存在する多数キャリヤが前記
反転層を通して排出されることによりターンオフするこ
とを特徴とするMOS 制御デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33644397A JP3375274B2 (ja) | 1997-11-20 | 1997-11-20 | Ｍｏｓ制御デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33644397A JP3375274B2 (ja) | 1997-11-20 | 1997-11-20 | Ｍｏｓ制御デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11154744A JPH11154744A (ja) | 1999-06-08 |
| JP3375274B2 true JP3375274B2 (ja) | 2003-02-10 |
Family
ID=18299200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33644397A Expired - Lifetime JP3375274B2 (ja) | 1997-11-20 | 1997-11-20 | Ｍｏｓ制御デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3375274B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8309409B2 (en) | 2010-02-23 | 2012-11-13 | Fuji Electric Co., Ltd. | Method for fabricating trench gate to prevent on voltage parasetic influences |
| ITUB20154024A1 (it) * | 2015-09-30 | 2017-03-30 | St Microelectronics Srl | Dispositivo elettronico integrato a conduzione verticale protetto contro il latch-up e relativo processo di fabbricazione |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100463028B1 (ko) * | 2002-03-25 | 2004-12-23 | 재단법인서울대학교산학협력재단 | 베이스 저항제어 사이리스터 |
| US7847315B2 (en) * | 2007-03-09 | 2010-12-07 | Diodes Fabtech Inc. | High efficiency rectifier |
-
1997
- 1997-11-20 JP JP33644397A patent/JP3375274B2/ja not_active Expired - Lifetime
Cited By (5)
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|---|---|---|---|---|
| US8309409B2 (en) | 2010-02-23 | 2012-11-13 | Fuji Electric Co., Ltd. | Method for fabricating trench gate to prevent on voltage parasetic influences |
| ITUB20154024A1 (it) * | 2015-09-30 | 2017-03-30 | St Microelectronics Srl | Dispositivo elettronico integrato a conduzione verticale protetto contro il latch-up e relativo processo di fabbricazione |
| EP3151282A1 (en) * | 2015-09-30 | 2017-04-05 | STMicroelectronics S.r.l. | A vertical conduction integrated electronic device protected against the latch-up and relating manufacturing process |
| US9711640B2 (en) | 2015-09-30 | 2017-07-18 | Stmicroelectronics S.R.L. | Vertical conduction integrated electronic device protected against the latch-up and relating manufacturing process |
| US9882045B2 (en) | 2015-09-30 | 2018-01-30 | Stmicroelectronics S.R.L. | Vertical conduction integrated electronic device protected against the latch-up and relating manufacturing process |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11154744A (ja) | 1999-06-08 |
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