ITUB20154024A1 - Dispositivo elettronico integrato a conduzione verticale protetto contro il latch-up e relativo processo di fabbricazione - Google Patents

Dispositivo elettronico integrato a conduzione verticale protetto contro il latch-up e relativo processo di fabbricazione Download PDF

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ITUB20154024A1
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region
trench
forming
semiconductive
conductivity
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Davide Giuseppe Patti
Antonio Giuseppe Grimaldi
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St Microelectronics Srl
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Description

DESCRIZIONE
ELETTRONICO INTEGRATO A CONDUZIONE VERTICALE PROTETTO CONTRO IL LATCH-UP E RELATIVO PROCESSO DI FABBRICAZIONE"
La presente invenzione si riferisce ad un dispositivo elettronico integrato a conduzione verticale , il quale è protetto contro il cosiddetto fenomeno del latch-up; inoltre, la presente invenzione si riferisce al corrispondente processo di fabbricazione.
Come è noto, sono oggi disponibili dispositivi elettronici , quali ad esempio i transistori MOSFET o i cosiddetti transistori bipolari a gate isolato ( "insulated gate bipolar transistor" , IGBT), i quali sono in grado di condurre correnti elevate e di sostenere tensioni elevate. Tali dispositivi, però, possono essere soggetti al cosiddetto fenomeno del latch-up .
Ad esempio, come mostrato in figura 1 con riferimento ad un transistore IGBT 1, tale transistore presenta un circuito parassita, il quale include un primo ed un secondo transistore parassita 2, 3, i quali sono rispettivamente di tipo PNP e NPN; inoltre, il collettore del primo transistore parassita 2 è collegato alla base del secondo transistore parassita 3, il cui collettore è collegato alla base del primo transistore parassita 2, mentre gli emettitori del primo e del secondo transistore parassita 2, 3 sono rispettivamente collegati al terminale di drain e al terminale di sorgente del transistore IGBT 1. Ciò premesso, in condizioni di latch-up, il primo ed il secondo transistore parassita 2, 3 formano un cammino chiuso in cui scorre una corrente che si autosostiene, indipendentemente dal valore della tensione che controlla il transistore IGBT 1. Similmente, nel caso di un transistore MOSFET di potenza (non mostrato), in condizioni di latch-up si verifica che all'interno della corrispondente regione di corpo, e quindi tra sorgente e drain, scorre una corrente anche nel caso in cui il terminale di gate sia posto ad una tensione nulla, cosa che comporta, in pratica, 1'impossibilità di spegnere il transistore MOSFET.
Scopo della presente invenzione è fornire un dispositivo elettronico integrato che risolva almeno in parte gli inconvenienti della tecnica nota.
Secondo la presente invenzione vengono forniti un dispositivo elettronico integrato a conduzione verticale ed il relativo processo di fabbricazione, come definiti rispettivamente nelle rivendicazioni 1 e 7.
Per una migliore comprensione della presente invenzione ne vengono ora descritte forme di realizzazione preferite, a puro titolo di esempio non limitativo, con riferimento ai disegni allegati, nei guali:
- la figura 1 mostra uno schema circuitale di un transistore IGBT e di corrispondenti transistori parassiti;
- le figure 2, 21, 23 e 24 mostrano schematicamente sezioni trasversali (non in scala) di forme di realizzazione del presente dispositivo elettronico;
- le figure 3-18 mostrano schematicamente sezioni trasversali (non in scala) della forma di realizzazione mostrata in figura 2 , durante fasi successive di un processo di fabbricazione;
- le figure 19-20 mostrano schematicamente sezioni trasversali (non in scala) della forma di realizzazione mostrata in figura 21, durante fasi successive di un processo di fabbricazione; e
- la figura 22 mostra schematicamente una sezione trasversale (non in scala) della forma di realizzazione mostrata in figura 23, durante una fase di un processo di fabbricazione
La figura 2 mostra un transistore 10, il guaie è un transistore MGSFET a trincea, con flusso di corrente verticale.
In dettaglio, il transistore 10 comprende un corpo semiconduttore 12, il quale è formato ad esempio da silicio e comprende un substrato 14, di tipo N++, al di sopra del quale si estende uno strato epitassiale 16, di tipo N. Inoltre, il corpo semiconduttore 12 comprende una regione 18 di tipo P, alla quale nel seguito ci si riferisce come alla regione semiconduttiva superiore 18; la regione semiconduttiva superiore 18 si estende al di sopra dello strato epitassiale 16, con cui è in contatto diretto.
Al di sopra della regione semiconduttiva superiore 18, ed in diretto contatto con quest'ultima, è presente una regione di sorgente 20, formata da materiale conduttivo, quale ad esempio un materiale metallico.
Come precedentemente accennato, il transistore 10 comprende un trincea 22, la quale in vista dall'alto ha una forma anulare. In particolare, la trincea 22 si estende attraverso una porzione inferiore della regione di sorgente 20, nonché attraverso la regione semiconduttiva superiore 18 ed una porzione superiore dello strato epitassiale 16. La trincea 22 non si estende, pertanto, all'interno del substrato 14; inoltre, la trincea 22 circonda una regione attiva 24.
All'interno della trincea 22 è presente una regione di gate 30, la quale in vista dell'alto ha quindi una forma anulare; la regione di gate 30 è formata da materiale conduttore, quale ad esempio polisilicio.
All'interno della trincea 22 è inoltre presente una regione di isolamento 32, la quale è formata da materiale dielettrico e circonda la regione di gate 30. In particolare, la regione di isolamento 32 include una prima sottoregione di isolamento 36, la quale sovrasta la regione di gate 30 ed è formata ad esempio da ossido di silicio deposto (TEOS) ed una seconda sottoregione di isolamento 38, la quale circonda lateralmente ed inferiormente la regione di gate 30 ed è formata ad esempio da ossido di silicio.
In dettaglio, la regione semiconduttiva superiore 18 forma una regione di corpo 40, la quale è disposta nella regione attiva 24 (dunque è circondata dalla trincea 22), ed una regione semiconduttiva periferica 19, la quale è disposta all'esterno della trincea 22. La regione di corpo 24 e la regione semiconduttiva periferica 19 sono quindi separate tra loro a causa dell'interposizione della trincea 22; inoltre, al di sotto della regione di corpo 40 si estende una porzione dello strato epitassiale 16.
In maggior dettaglio, il corpo semiconduttore 12 è delimitato superiormente ed inferiormente da, rispettivamente, una superficie superiore Sae una superficie inferiore Sb, le quali sono formate rispettivamente dalla regione semiconduttiva superiore 18 e dal substrato 14.
Ancora in maggior dettaglio, la figura 2 mostra una prima porzione superiore 39 a della seconda sottoregione di isolamento 38, la guaie è disposta lateralmente rispetto alla regione di gate 30, contatta la regione di corpo 40 ed in prima approssimazione è diretta perpendicolarmente rispetto alla superficie superiore Sa. La prima porzione superiore 39a riveste la parete laterale interna della trincea 22 ed è delimitata lateralmente da una prima ed una seconda superficie laterale Sci, Sc2, le guali contattano rispettivamente i) la regione di corpo 40 e la regione di sorgente 20 e ii) la regione di gate 30. Inoltre, la figura 2 mostra anche una seconda porzione superiore 39b della seconda sottoregione di isolamento 38, la guaie circonda, a distanza, la summenzionata prima porzione superiore 39a della seconda sottoregione di isolamento 38 ed è delimitata lateralmente da una terza ed una quarta superficie laterale Sc3, Sc4, le quali contattano rispettivamente i) la regione semi conduttiva periferica 19 e la regione di sorgente 20 e ii ) la regione di gate 30. In pratica, la seconda porzione superiore 39b riveste la parete laterale esterna della trincea 22. Inoltre , la seconda e la quarta superficie laterale Sc2/Sc4sono rivolte verso la regione di gate 30, mentre la prima e la terza superficie laterale Sci, Sc3sono rivolte rispettivamente verso la regione di corpo 40 e la regione semiconduttiva periferica 19.
Ciò premesso, assumendo un sistema di riferimento orientato perpendicolarmente rispetto alle summenzionate superfici Sae Sbe diretto dalla superficie inferiore Sbverso la superficie superiore Sa, la superficie superiore Sasi estende ad un'altezza inferiore rispetto all'altezza della porzione di regione di gate 30 posta a contatto con la seconda superficie laterale Sc2 ;in altre parole, indicando con h301'altezza massima della porzione della regione di gate 30 a contatto con la seconda superficie laterale Sc2, la regione di corpo 40, ed in particolare la porzione della regione di corpo 40 a contatto con la prima superficie laterale Sci, si estende fino ad una corrispondente altezza massima, la guaie è inferiore all'altezza h30- Eguivalentemente, la porzione di regione di sorgente 20 che contatta la regione di corpo 40 e la prima superficie laterale Scisi estende inferiormente fino ad una altezza inferiore all'altezza h3o- A tal proposito, la figura 2 mostra, a titolo puramente esemplificativo, una forma di realizzazione in cui la regione di gate 30 ha un'altezza non uniforme; in particolare, 1'altezza della regione di gate 30 diminuisce, a partire dalle porzioni periferiche più prossime alla regione semiconduttiva superiore 13, verso una porzione centrale della regione di gate 30. In altre parole, in sezione trasversale la regione di gate 30 esibisce un andamento a cuspide, con cuspide rivolta verso il basso, tale cuspide essendo disposta, in vista dall' alto, all'incirca a metà della regione di gate 30 . Sono tuttavia possibili forme di realizzazione in cui la regione di gate 30 ha, ad esempio, un'altezza massima sostanzialmente uniforme lungo una direzione parallela alla superficie superiore Sa.
In pratica, tra la regione di gate 30 e la regione di sorgente 20 si crea una sovrapposizione ("overlap") laterale. In uso, lo strato epitassiale 16 forma il drain del transistore 10, mentre la prima porzione superiore 39a della seconda sottoregione di isolamento 38 funge da ossido di gate; pertanto, guando la regione di gate 30 è polarizzata ad una tensione superiore alla tensione di soglia del transistore 10, nella porzione della regione di corpo 40 posta a contatto con la prima superficie laterale Scisi forma il canale (verticale ) di conduzione del transistore 10. La sovrapposizione laterale tra regione di gate 30 e regione di sorgente 20 garantisce che la sorgente sia elettricamente accoppiata al canale.
Ai fini pratici, dal momento che la regione di sorgente 20 è formata da un materiale conduttivo, nel transistore 10 non è presente alcun transistore parassita di tipo NPN, pertanto non può verificarsi il latch-up.
Il transistore 10 può essere formato mediante il processo di fabbricazione descritto nel seguito. Inizialmente , come mostrato in figura 3, viene predisposto il corpo semiconduttore 12, il guaie comprende il substrato 14, lo strato epitassiale 16 ed una regione 18' destinata a formare la regione semiconduttiva superiore 18, alla guaie nel seguito ci si riferisce come alla regione semiconduttiva superiore preliminare 18'. Al di sopra della regione semi conduttiva superiore preliminare 18' viene formato uno strato 44 di materiale dielettrico (ad esempio, ossido di silicio o TEOS), al guaie nel seguito ci si riferisce come allo strato temporaneo 44. Ad esempio, lo strato temporaneo 44 viene formato mediante ossidazione termica o mediante deposizione chimica.
Successivamente , come mostrato in figura 4, vengono effettuati un processo di fotolitografia ed un successivo attacco ( "eteh") anisotropo, al fine di rimuovere selettivamente una porzione dello strato temporaneo 44, in modo da formare una finestra 46 di forma anulare nello strato temporaneo 44.
In seguito, come mostrato in figura 5, la finestra 46 viene impiegata in un successivo attacco, il guaie consente di rimuovere selettivamente una porzione della regione semi conduttiva superiore preliminare 18' ed una sottostante porzione dello strato epitassiale 16, in modo da formare la trincea 22 . Tale operazione comporta la separazione , all'interno della regione semiconduttiva superiore preliminare 18', di una regione 40', destinata a formare la regione di corpo 40, e di una regione 19', destinata a formare la regione semiconduttiva periferica 19, alle guali nel seguito ci si riferisce rispettivamente come alla regione di corpo preliminare 40' e alla regione semiconduttiva periferica preliminare 19'.
Successivamente, come mostrato in figura 6, la porzione rimanente dello strato temporaneo 44 viene rimossa.
In seguito, come mostrato in figura 7, in modo di per sé noto viene formato uno strato 50 di materiale dielettrico, al guaie nel seguito ci si riferisce come allo strato dielettrico sottile 50. Ad esempio, lo strato dielettrico sottile 50 è formato da ossido di silicio ed è formato mediante ossidazione termica, oppure è formato da ossido TEOS, mediante deposizione ; inoltre, lo strato dielettrico sottile 50 ha uno spessore ad esempio pari a 5Onm.
In maggior dettaglio, lo strato dielettrico sottile 50 si estende sulla regione semiconduttiva superiore preliminare 18', nonché all'interno della trincea 22, in modo da rivestire il fondo e le pareti laterali di guest'ultima.
Successivamente, come mostrato in figura 8, al di sopra dello strato dielettrico sottile 50 viene formato un ulteriore strato dielettrico 52, al quale nel seguito ci si riferisce come allo strato dielettrico spesso 52.
Lo strato dielettrico spesso 52 è formato ad esempio da nitruro di silicio (Si3N4)ed ha uno spessore compreso ad esempio tra 7Onm e 10Onm. La presenza dello strato dielettrico sottile 50 consente di ridurre gli stress meccanici indotti nel corpo semiconduttore 12 durante le fasi successive del processo di fabbricazione.
In seguito, come mostrato in figura 9, vengono rimosse selettivamente (ad esempio, mediante un attacco chimico anisotropo) porzioni dello strato dielettrico sottile 50 e dello strato dielettrico spesso 52 disposte al di sopra della regione di corpo preliminare 40' e della regione semiconduttiva periferica preliminare 19 , quindi al di fuori della trincea 22, nonché porzioni dello strato dielettrico sottile 50 e dello strato dielettrico spesso 52 che rivestono il fondo della trincea 22. A tal proposito, nel seguito ci si riferisce rispettivamente alla prima ed alla seconda parete laterale Fq, Eq della trincea 22 per indicare la parete laterale interna e la parete laterale esterna della trincea 22, nonché alla parete di fondo Eq della trincea 22. In seguito alle operazioni descritte in precedenza, la parete di fondo Eq della trincea 22 viene esposta, mentre la prima e la seconda parete laterale Pi, Eq della trincea 22 sono rispettivamente rivestite da un primo ed un secondo strato di rivestimento 56, 58, formati da porzioni residue dello strato dielettrico sottile 50; a loro volta, il primo ed il secondo strato di rivestimento 56, 58 sono rivestiti rispettivamente da un primo ed un secondo spaziatore ( "spacer") 60, 62, formati da porzioni residue dello strato dielettrico spesso 52.
Successivamente , come mostrato in figura 1 0, viene eseguito un processo di ossidazione termica, il guaie comporta 1'ossidazione delle porzioni esposte di materiale semiconduttore , non rivestite né dal primo né dal secondo spaziatore 60, 62. Tale operazione comporta la formazione, al di sopra della regione di corpo preliminare 40', di una corrispondente regione dielettrica, alla guai e nel seguito ci si riferisce come alla regione dielettrica centrale 66. Inoltre , tale operazione comporta la formazione , al di sopra della regione semiconduttiva periferica 19, di una corrispondente regione dielettrica 68, alla guai e nel seguito ci si riferisce come alla regione dielettrica periferica 68; ad esempio, la regione dielettrica centrale 66 e la regione dielettrica periferica 68 hanno uno spessore compreso tra 0,2pm e 0 ,3pm. Inoltre, tale operazione di ossidazione comporta la formazione, da parte della regione dielettrica centrale 66 e della regione dielettrica periferica 68, di corrispondenti sporgenze che si estendono verso la trincea 22, nonché 1'incurvamento in direzione della trincea 22 delle porzioni sommitali e delle porzioni inferiori del primo e del secondo spaziatore 60, 62; in particolare, le sporgenze della regione dielettrica centrale 66 e della regione dielettrica periferica 68 sporgono verso 1'interno della trincea 22, rispetto alla regione preliminare di corpo 40'. Ancora, tale operazione di ossidazione comporta la formazione, sul fondo della trincea 22, di un'ulteriore regione dielettrica 70, alla guaie nel seguito ci si riferisce come alla regione dielettrica di fondo 70.
Ancora con riferimento alla figura 10, in essa la regione dielettrica centrale 66, la regione dielettrica periferica 68, la regione dielettrica di fondo 70 ed il primo e il secondo strato di rivestimento 56, 58 sono mostrati in modo distinto, per motivi di chiarezza, sebbene essi possano essere formati da un medesimo materiale e possano guindi formare un'unica regione dielettrica, formata ad esempio di ossido.
In seguito, come mostrato in figura 11, viene eseguito un attacco isotropo per rimuovere il primo ed il secondo spaziatore 60, 62.
Successivamente, come mostrato in figura 12, viene eseguito un ulteriore attacco (ad esempio, un attacco chimico isotropo in ambiente liguido o nebulizzato), per rimuovere il primo ed il secondo strato di rivestimento 56, 58, i quali possono aver subito, in precedenza, contaminazioni . Sebbene non mostrato, tale operazione comporta una lieve riduzione dello spessore della regione dielettrica centrale 66, della regione dielettrica periferica 68 e della regione dielettrica di fondo 70.
In seguito, come mostrato in figura 13, viene eseguito un nuovo processo di ossidazione; in tal modo, sulla prima e sulla seconda parete laterale Eg, P2della trincea 22 si formano rispettivamente un primo ed un secondo strato 72, 74 di ossido, ai quali nel seguito ci si riferisce come al primo ed al secondo strato di ossido 72, 74. Il primo ed il secondo strato di ossido 72, 74 contattano la regione dielettrica di fondo 70, in modo da formare la seconda sottoregione di isolamento 38.
In maggior dettaglio, sebbene non mostrato, il processo di ossidazione descritto con riferimento alla figura 13 comporta anche un lieve aumento dello spessore della regione dielettrica centrale 66, della regione dielettrica periferica 68 e della regione dielettrica di fondo 70. Inoltre, sebbene in figura 13 il primo ed il secondo strato di ossido 72, 74 siano mostrati come distinti rispetto alla regione dielettrica centrale 66 e la regione dielettrica periferica 68, essi possono essere formati dal medesimo materiale che forma queste ultime.
Ancora con riferimento alla figura 13, essa mostra come , grazie al precedente impiego del primo e del secondo spaziatore 60, 62, sia possibile rivestire la parete di fondo P della trincea 22 con una regione isolante (nella fattispecie , la regione dielettrica di fondo 70) avente uno spessore maggiore rispetto allo spessore del primo e del secondo strato di ossido 72, 74; in tal modo, l'isolamento della regione di gate 30 verso la regione di drain viene perfezionato, senza che ciò comporti un incremento della tensione di soglia del transistore 10.
Successivamente , come mostrato in figura 14 , viene formata una regione conduttiva 78, formata ad esempio di polis ilicio. Ad esempio, la regione conduttiva 78 può essere formata mediante deposizione successiva di strati.
In dettaglio, la regione conduttiva 78 sovrasta la regione dielettrica centrale 66 e la regione dielettrica periferica 68; inoltre , la regione conduttiva 78 riempie completamente la trincea 22. A tal proposito, senza alcuna perdita di generalità, la trincea 22 ha una profondità ad esempio pari a due volte la rispettiva larghezza.
Successivamente , come mostrato in figura 15 , viene eseguito un attacco anisotropo, per ridurre lo spessore della regione conduttiva 78, in maniera tale per cui la porzione residua di regione conduttiva 78 forma la regione di gate 30, In altre parole, in seguito a tale attacco, rimane solo una porzione di regione conduttiva 78, la guaie occupa la trincea 22 a partire dal fondo, fino ad un'altezza inferiore all'altezza massima del corpo semiconduttore 12. Ad esempio, la porzione residua della regione conduttiva 78 ha un'altezza massima inferiore di 0,4 μπι rispetto all' altezza massima del corpo semiconduttore 12.
In maggior dettaglio, e senza alcuna perdita di generalità, 1'attacco della regione conduttiva 78 può essere effettuato mediante un cosiddetto "eteh back" omogeneo, nel guai caso la regione di gate 30 assume la summenzionata forma a cuspide.
In seguito, come mostrato in figura 16, viene deposto materiale dielettrico (ad esempio, ossido di silicio), in modo da formare una regione dielettrica superiore 80, la guaie è disposta al di sopra della regione dielettrica centrale 66 e della regione dielettrica periferica 68. Inoltre, la regione dielettrica superiore 80 si estende all'interno di una porzione superiore della trincea 22, fino a contattare la regione di gate 30.
In seguito, come mostrato in figura 17, viene eseguito un nuovo attacco anisotropo, al fine di rimuovere una porzione superiore della regione dielettrica superiore 80, la regione dielettrica centrale 66 e la regione dielettrica periferica 68, in modo da esporre la regione di corpo preliminare 40' e la regione semiconduttiva periferica preliminare 19'. Inoltre, tale attacco comporta la rimozione di una porzione della regione dielettrica superiore 80 disposta all'interno della trincea 22. In tal modo, la porzione residua di regione dielettrica superiore 80 forma la prima sottoregione di isolamento 36, la cui altezza massima è ad esempio inferiore di 0,2 pm rispetto all'altezza massima della regione semiconduttiva superiore preliminare 18'.
Successivamente, come mostrato in figura 18, viene eseguito un nuovo attacco (ad esempio, un attacco chimico di silicio in ambiente umido, liguido o nebulizzato), al fine di ridurre lo spessore della regione di corpo preliminare 40' e della regione semiconduttiva periferica preliminare 19'; le porzioni residue della regione di corpo preliminare 40' e della regione semiconduttiva periferica preliminare 19' formano rispettivamente la regione di corpo 40 e la regione semiconduttiva periferica 19.
In seguito, in modo non mostrato, viene formata la regione di sorgente 20, ad esempio mediante deposizione di materiale metallico.
Secondo una variante del processo di fabbricazione precedentemente descritto, successivamente all'esecuzione delle operazioni descritte con riferimento alla figura 18, è possibile eseguire le operazioni mostrate in figura 19.
In dettaglio, al di sopra della regione di corpo 4, della regione semiconduttiva periferica 19 e della prima sottoregione di isolamento 36 viene formato, ad esempio mediante deposizione, un ulteriore strato 84 di nitruro di silicio, al guaie nel seguito ci si riferisce come allo strato addizionale 84.
Successivamente, come mostrato in figura 20, vengono rimosse selettivamente, ad esempio mediante un attacco anisotropo, porzioni dello strato addizionale 84 che si estendono sulla prima sottoregione di isolamento 36, nonché su una porzione centrale della regione di corpo 40. Le porzioni residue dello strato addizionale 84 formano un terzo ed un guarto spaziatore 86, 88. Il terzo spaziatore 86 riveste una porzione sommitale della prima superficie laterale Scidella prima porzione superiore 39a della seconda sottoregione di isolamento 38, fino a contattare una porzione periferica della regione di corpo 40; una porzione centrale della regione di corpo 40 è invece a contatto con una porzione della regione di sorgente 20, la quale è circondata dal terzo spaziatore 86. Il quarto spaziatore 88 riveste invece una porzione sommitale della terza superficie laterale Sc3della seconda porzione superiore 39b della seconda sottoregione di isolamento 38, fino a contattare la regione semiconduttiva periferica 19.
In caso di esecuzione delle operazioni di cui alla figura 20, il transistore 10 assume la forma mostrata in figura 21. Inoltre, la presenza del terzo e del quarto spaziatore 86, 88 consente di migliorare 1'isolamento elettrico tra la regione di sorgente 20 e la regione di gate 30.
Opzionalmente, in seguito alle operazioni di cui alla figura 20, e prima di formare la regione di sorgente 20, è possibile effettuare un'impiantazione ionica all'interno della porzione esposta di regione di corpo 40, cioè all'interno della porzione di regione di corpo 40 non coperta dal terzo spaziatore 86. In tal modo, come mostrato in figura 22, viene formata una regione arricchita 90 di tipo P+, la quale si estende all'interno della regione di corpo 40, a partire dalla superficie superiore Sa, senza contattare il sottostante strato epitassiale 16. La regione arricchita 90 è lateralmente sfalsata rispetto al terzo spaziatore 86.
In caso di esecuzione delle operazioni di cui alla figura 22, il transistore 10 assume la forma mostrata in figura 23. La presenza della regione arricchita 90 consente di migliorare il comportamento elettrico del diodo formato dalla regione di corpo 40 e dalla sottostante porzione di strato epitassiale 16, senza influenzare il canale del transistore 10.
Sono inoltre possibili forme di realizzazione uguali a corrispondenti forme di realizzazione descritte in precedenza, ma in cui il substrato è di tipo P+, anziché N+ . In tal caso, il transistore , indicato con 100, è di tipo IGBT e lo strato epitassiale 16 funge da cosiddetto "drift layer" . Un esempio di tali forme di realizzazione è mostrato in figura 24, dove il substrato è indicato con 99; a tal proposito, il substrato 99 funge da collettore del transistore 100. Sebbene non mostrate , sono inoltre possibili forme di realizzazione in cui il substrato è di tipo P+, ed includenti il terzo ed il guarto spaziatore 86, 88 nonché eventualmente la regione arricchita 90.
Il dispositivo elettronico descritto presenta numerosi vantaggi . In particolare, grazie al fatto che la regione di sorgente 20 è formata da materiale conduttivo, si previene la formazione del transistore parassita di tipo NPN, dungue si previene il latch-up . In particolare , nel caso di transistore MOSFET, si verifica la presenza di un solo diodo, formato dalla regione di corpo 40 e dalla sottostante porzione dello strato epitassiale 16; invece, nel caso del transistore IGBT, si verifica la presenza del solo transistore parassita PNP , il guaie comungue non dà origine al latch-up, dal momento che ha un parametro hfeinferiore a uno.
Risulta infine chiaro che al dispositivo elettronico e al processo di fabbricazione gui descritti ed illustrati possono essere apportate modifiche e varianti, senza per questo uscire dall' ambito protettivo della presente invenzione , come definito nelle rivendicazioni allegate .
Ad esempio, i tipi di drogaggio possono essere invertiti rispetto a quanto descritto.
Relativamente alla trincea 22, essa può avere, in vista dall'alto, una forma arbitraria, quale ad esempio una forma circolare o ellittica.
Alcune fasi del processo di fabbricazione possono essere eseguite in ordine differente rispetto a quanto descritto . In aggiunta, una o più regioni del transistore possono essere formate in modo differente rispetto a quanto descritto .

Claims (12)

  1. RIVENDICAZIONI 1. Dispositivo elettronico integrato a conduzione verticale comprendente : - un corpo semiconduttore (12); - una trincea (22) che si estende attraverso parte del corpo semiconduttore e delimita una porzione (24) del corpo semiconduttore, detta porzione di corpo semiconduttore formando una prima regione di conduzione (16) di un primo tipo di conducibilità ed una regione di corpo (40) di un secondo tipo di conducibilità, sovrapposta alla prima regione conduzione ; - una regione di gate (30) di materiale conduttivo, la guai e si estende all'interno della trincea; - una regione di isolamento (39a) di materiale dielettrico, la guaie si estende all'interno della trincea ed è interposta tra la regione di gate e la regione di corpo; e - una seconda regione di conduzione (20), sovrapposta alla regione di corpo; ed in cui la seconda regione di conduzione è formata da un conduttore .
  2. 2. Dispositivo secondo la rivendicazione 1, in cui la regione di isolamento (39a) è delimitata da una superficie laterale (Sci), la quale contatta la regione di corpo (40); detto dispositivo comprendendo inoltre uno spaziatore (86) di materiale dielettrico, il quale riveste una porzione superiore di detta superficie laterale e contatta una porzione periferica della regione di corpo, detto spaziatore circondando inoltre una porzione della seconda regione di conduzione (20) disposta a contatto con una porzione centrale della regione di corpo.
  3. 3. Dispositivo secondo la rivendicazione 2, in cui la regione di corpo (40) è delimitata da una superficie frontale (Sa), detto dispositivo comprendendo inoltre una regione arricchita (90) del secondo tipo di conducibilità, la quale si estende all'interno della regione di corpo a partire da detta superficie frontale ed è lateralmente sfalsata rispetto allo spaziatore (86), detta regione arricchita avendo un livello di drogaggio superiore al livello di drogaggio della regione di corpo.
  4. 4. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, in cui la regione di gate (30) e la seconda regione di conduzione (20) sono almeno parzialmente sovrapposte lateralmente.
  5. 5. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, il quale forma un transistore MOSFET; ed in cui il corpo semiconduttore (12) comprende: una regione semiconduttiva inferiore (14,16) del primo tipo di conducibilità; e - una regione semiconduttiva superiore (18) del secondo tipo di conducibilità, disposta a contatto con la regione semi conduttiva inferiore e con la seconda regione conduttiva (20); ed in cui la trincea (22) si estende attraverso la regione semi conduttiva superiore ed una parte della regione semiconduttiva inferiore .
  6. 6. Dispositivo secondo una gualsiasi delle rivendicazioni da l a i, in cui il corpo semiconduttore (12 ) comprende: - un substrato (99) del secondo tipo di conducibilità; - una regione semiconduttiva inferiore (16) del primo tipo di conducibilità, disposta a contatto con il substrato; e - una regione semi conduttiva superiore (18) del secondo tipo di conducibilità, disposta a contatto con la regione semi conduttiva inferiore e con la seconda regione conduttiva (20); ed in cui la trincea (22) si estende attraverso la regione semi conduttiva superiore ed una parte della regione semiconduttiva inferiore .
  7. 7. Processo di fabbricazione di un dispositivo elettronico integrato a conduzione verticale , comprendente le fasi di: - formare una trincea (22) che attraversa una parte di un corpo semiconduttore (12) e delimita una porzione (24) del corpo semiconduttore , detta porzione di corpo semiconduttore formando una prima regione di conduzione (14,16) di un primo tipo di conducibilità ed una regione di corpo (40) di un secondo tipo di conducibilità, sovrapposta alla prima regione di conduzione ; formare una regione di gate (30) di materiale conduttivo all' interno della trincea; - formare una regione di isolamento (39a) di materiale dielettrico all'interno della trincea, tra la regione di gate e la regione di corpo; e - formare una seconda regione di conduzione (20) sulla regione di corpo; ed in cui la seconda regione di conduzione è formata da un conduttore.
  8. 8. Procedimento secondo la rivendicazione 7, in cui detto corpo (12) comprende una regione semiconduttiva inferiore (14, 16;16) del primo tipo di conducibilità ed una regione semi conduttiva preliminare (18') del secondo tipo di conducibilità, la guaie sovrasta la regione semi conduttiva inferiore ; ed in cui la fase di formare una trincea (22) comprende rimuovere selettivamente una porzione della regione semi conduttiva preliminare ed una sottostante porzione della regione semiconduttiva inferiore , in modo tale per cui la trincea si estende attraverso la regione semi conduttiva preliminare e parte della regione semiconduttiva inferiore, è delimitata da una prima ed una seconda parete laterale (Pi,P2)e da una parete di fondo (P3)e circonda una regione preliminare di corpo (40'), formata dalla regione semiconduttiva preliminare; detto procedimento comprendendo inoltre le fasi di: - rivestire la parete di fondo e la prima e la seconda parete laterale della trincea e la regione preliminare di corpo (40') con una prima regione di rivestimento (38,66) di materiale dielettrico; e successivamente - formare la regione di gate (30) a contatto con la prima regione di rivestimento, in modo che riempia la trincea fino ad un'altezza tale per cui la regione preliminare di corpo protrude rispetto alla regione di gate; e successivamente - formare una seconda regione di rivestimento (36) sulla regione di gate; e successivamente - rimuovere una porzione superiore della regione preliminare di corpo, in maniera tale per cui una porzione residua della regione preliminare di corpo forma la regione di corpo (40), la quale è tale per cui almeno una porzione della regione di gate posta a contatto con la prima regione di rivestimento sporge superiormente rispetto a una porzione della regione di corpo posta a contatto con la prima regione di rivestimento.
  9. 9. Procedimento secondo la rivendicazione 8, comprendente inoltre le fasi di: - formare un primo ed un secondo strato temporaneo di isolamento (56,58) di materiale dielettrico, rispettivamente sulla prima e sulla seconda parete laterale (Pi,P2) della trincea (22); e successivamente - formare un primo ed un secondo spaziatore (60,62) di materiale dielettrico, rispettivamente sul primo e sul secondo strato temporaneo di isolamento; ed in cui detta fase di formare una prima regione di rivestimento (38,66) comprende le fasi di: - dopo aver formato il primo ed il secondo spaziatore, formare sulla parete di fondo (P3 )della trincea una regione dielettrica di fondo (70); e successivamente - rimuovere il primo ed il secondo spaziatore ed il primo ed il secondo strato temporaneo di isolamento; e - formare un primo ed un secondo strato permanente di isolamento (72,74) di materiale dielettrico, rispettivamente sulla prima e sulla seconda parete laterale (Pi,P3)della trincea.
  10. 10. Procedimento secondo la rivendicazione 9, in cui il primo ed il secondo spaziatore (60,62) sono formati da un nitruro.
  11. 11. Procedimento secondo una gualsiasi delle rivendicazioni 7-10, in cui la regione di isolamento (39a) è delimitata da una superficie laterale (Sci), la quale contatta la regione di corpo (40), detto procedimento comprendendo inoltre la fase di rivestire con un terzo spaziatore (86) di materiale dielettrico una porzione superiore di detta superficie laterale , in modo che detto terzo spaziatore contatti una porzione periferica della regione di corpo e circondi una porzione della seconda regione di conduzione (20) disposta a contatto con una porzione centrale della regione di corpo.
  12. 12. Procedimento secondo la rivendicazione il, in cui la regione di corpo (40) è delimitata da una superficie frontale (Sa), detto procedimento comprendendo inoltre la fase di formare una regione arricchita (90) del secondo tipo di conducibilità all'interno della regione di corpo, a partire da detta superficie frontale ed in modo che detta regione arricchita sia lateralmente sfalsata rispetto al terzo spaziatore (86), detta regione arricchita avendo un livello di drogaggio superiore al livello di drogaggio della regione di corpo.
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