JPS62232167A - 半導体装置 - Google Patents
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- JPS62232167A JPS62232167A JP61074163A JP7416386A JPS62232167A JP S62232167 A JPS62232167 A JP S62232167A JP 61074163 A JP61074163 A JP 61074163A JP 7416386 A JP7416386 A JP 7416386A JP S62232167 A JPS62232167 A JP S62232167A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
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- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H—ELECTRICITY
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、゛重力用スイッチング素子として用いられろ
Ｍｏ５ｔ’″ＥＴ（メタル オキサイド セミコンダク
タ フィールド エフェクト トランジスタ）に関する
ものである。
Ｍｏ５ｔ’″ＥＴ（メタル オキサイド セミコンダク
タ フィールド エフェクト トランジスタ）に関する
ものである。
従来の電力用スイッチング素子として用いられる半導体
装置としては、例えば、「エレクトロニック デザイン
Ｊ （Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ、 Ｊｕｌ
ｙ ２１゜１９８３、 ｐ５３〜５４）に記載されて
いるものがある。
装置としては、例えば、「エレクトロニック デザイン
Ｊ （Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ、 Ｊｕｌ
ｙ ２１゜１９８３、 ｐ５３〜５４）に記載されて
いるものがある。
第７図は、上記の半導体装置の主要部断面図である。
第７図の装置は、導電度変調型ＭＯ３ＦＥＴであり、通
常の縦型パワーＭＯ３ＦＥＴのドレイン領域となるｎ”
１．’；；板をｐ＋基板に置き換えたものである。
常の縦型パワーＭＯ３ＦＥＴのドレイン領域となるｎ”
１．’；；板をｐ＋基板に置き換えたものである。
この装置においては、ｐ＋基板１の上に高抵抗「１−領
域２を形成し、この高抵抗ｎ−領域２の表面近傍に選択
的にｐウェル領域３及び高濃度ｐＨ領域５を形成してい
る。
域２を形成し、この高抵抗ｎ−領域２の表面近傍に選択
的にｐウェル領域３及び高濃度ｐＨ領域５を形成してい
る。
また、ｐウェル領域３の表面近傍に選択的に高濃度ｎ＋
領領域を形成し、上記の高抵抗ロー領域２と高濃度ｎ＋
領領域とで囲まれたｐウェル領域３の表面近傍にチャネ
ル形成領域１１を形成している。
領領域を形成し、上記の高抵抗ロー領域２と高濃度ｎ＋
領領域とで囲まれたｐウェル領域３の表面近傍にチャネ
ル形成領域１１を形成している。
このチャネル形成領域１１の上には、ゲート絶縁膜６を
介してゲート電極７が形成されている。
介してゲート電極７が形成されている。
また、高濃度ｐＨ領域５と高濃度ｎ＋領領域との表面の
一部には、コンタクト領域１２が設けられ、このコンタ
クト領域１２を介してソース電極９に接続されている。
一部には、コンタクト領域１２が設けられ、このコンタ
クト領域１２を介してソース電極９に接続されている。
また、Ｐ＋基板１の裏面には、ドレイン電極ｌＯが形成
されている。
されている。
次に、上記の素子の動作を説明する。
ソース電極９を接地し、ゲート電極７及びドレイン電極
１０に正の電圧を印加すると、ゲート電極７直下のチャ
ネル形成領域１１がｐ型からｎ型に反転し、電子のチャ
ネルが形成される。
１０に正の電圧を印加すると、ゲート電極７直下のチャ
ネル形成領域１１がｐ型からｎ型に反転し、電子のチャ
ネルが形成される。
その結果、電子がソース電極９がら高濃度ｎ＋領領域、
チャネル形成領域１１、高抵抗ｎ−領域２及びＰ＋基板
１を通ってドレイン電極１０に流れ、このトランジスタ
がオンになる。
チャネル形成領域１１、高抵抗ｎ−領域２及びＰ＋基板
１を通ってドレイン電極１０に流れ、このトランジスタ
がオンになる。
この際、通常の縦型パワーＭ ＯＳ Ｆ Ｅ Ｔと異な
るのは、ドレイン側のｐ′″基板１からも高抵抗ｎ−領
域２に正孔の注入が生じ、この正孔の注入によって高抵
抗ｎ−領域２の抵抗を引き下げる。
るのは、ドレイン側のｐ′″基板１からも高抵抗ｎ−領
域２に正孔の注入が生じ、この正孔の注入によって高抵
抗ｎ−領域２の抵抗を引き下げる。
このような導電度変調効果により、通常の縦型パワーＭ
Ｏ３ＦＥＴよりもオン抵抗を大幅に小さくすることが出
来る。
Ｏ３ＦＥＴよりもオン抵抗を大幅に小さくすることが出
来る。
上記のごとき従来の素子においては、オン抵抗を充分小
さくすることが出来るという利点はあるが、本質的に第
８図に示す寄生サイリスタ構造を持つという欠点がある
。
さくすることが出来るという利点はあるが、本質的に第
８図に示す寄生サイリスタ構造を持つという欠点がある
。
すなわち、ｐ“基板１から高抵抗ｎ−領域２に注入され
た正孔は、高抵抗ｎ−領域２の抵抗を下げると同時に、
ｐウェル領域３もしくは高濃度ｐｍ領域５に集められ、
高濃度ｎ＋領領域の下を通り、ソース電極９に抜けて行
く。
た正孔は、高抵抗ｎ−領域２の抵抗を下げると同時に、
ｐウェル領域３もしくは高濃度ｐｍ領域５に集められ、
高濃度ｎ＋領領域の下を通り、ソース電極９に抜けて行
く。
その際、高濃度ｎ＋領域４下のｐウェル領域３または高
濃度ｐＩ′領域５に図示の抵抗ＲＢに起因する横方向の
電圧降下が生じる。
濃度ｐＩ′領域５に図示の抵抗ＲＢに起因する横方向の
電圧降下が生じる。
この電圧は、高濃度ｎ＋領領域とｐウェル領域３もしく
は高濃度ｐｌ′領域５からなる接合を縦方向にバイアス
するため、動作電流が大きくなると、第８図の寄生サイ
リスタ構造に示すＱｌがオンになり、さらにＱ２がオン
になるという寄生サイリスタのラッチアップを引き起こ
す。
は高濃度ｐｌ′領域５からなる接合を縦方向にバイアス
するため、動作電流が大きくなると、第８図の寄生サイ
リスタ構造に示すＱｌがオンになり、さらにＱ２がオン
になるという寄生サイリスタのラッチアップを引き起こ
す。
そして、一度ラッチアップが起きると、ゲート制御能力
がなくなり、素子の破壊に至るという問題がある。
がなくなり、素子の破壊に至るという問題がある。
上記のラッチアップ現象を防止することが素子設計上の
重要なポイントになっており、そのためには高濃度ｎ＋
領域４下のｐ型頭域の抵抗Ｒ１１の値を低減させること
が必要である。
重要なポイントになっており、そのためには高濃度ｎ＋
領域４下のｐ型頭域の抵抗Ｒ１１の値を低減させること
が必要である。
上記の目的のため、現在様々な方法が提案されており、
第７図に示す高濃度ｐＨ領域５の形成もその一つの方法
である。
第７図に示す高濃度ｐＨ領域５の形成もその一つの方法
である。
しかし、第７図の装置においては、上記の抵抗１く口を
充分に引き下げることが出来ず、したがって、大電流駆
動時には、ラッチアップが生じてしまうという問題があ
った。
充分に引き下げることが出来ず、したがって、大電流駆
動時には、ラッチアップが生じてしまうという問題があ
った。
また、第９図（電子通信学会技術研究報告５ＳＤ８５−
２２．１９８５に記載の装置）に示すように、高濃度ｎ
＋領域４を小さな区画に分けて断続的に設けることによ
り、正孔電流の低抵抗バイアスを形成し、正孔のソース
電極９への排出を容易にしてラッチアップを生じし難く
シたものも提案されている。
２２．１９８５に記載の装置）に示すように、高濃度ｎ
＋領域４を小さな区画に分けて断続的に設けることによ
り、正孔電流の低抵抗バイアスを形成し、正孔のソース
電極９への排出を容易にしてラッチアップを生じし難く
シたものも提案されている。
しかし、第９図の素子においては、高濃度ｎ＋領領域を
断続的に形成しているため、チャネル形成領域１１が減
少してオン抵抗の増大を招くという問題があった。
断続的に形成しているため、チャネル形成領域１１が減
少してオン抵抗の増大を招くという問題があった。
また、第７図におけるρ１基板をｎ＋基板に置き換えた
構造を有する従来の縦型ＭＯ３ＦＥＴの場合には、ブレ
ークダウン電流による２次降服現象が問題となっている
。
構造を有する従来の縦型ＭＯ３ＦＥＴの場合には、ブレ
ークダウン電流による２次降服現象が問題となっている
。
この２次降服現象は、前記第７図に示した導電度変調型
ＭＯ３ＦＥＴのラッチアップ現象と同様に、ブレークダ
ウン時にｐウェル領域３に流れ込んだ正孔がｐ領域の抵
抗ＲＢによって電圧降下を生じ、高濃度ｎ“領域４をエ
ミッタ、ｐウェル領域３をベース、高抵抗ｎ−領域２を
コレクタとする寄生ｎｐｎ）−ランジスタをオンさせる
ことによって生じるものであり、この場合も前記第７図
の素子におけるラッチアップ現象と同様に素子の破壊を
招くという問題があった。
ＭＯ３ＦＥＴのラッチアップ現象と同様に、ブレークダ
ウン時にｐウェル領域３に流れ込んだ正孔がｐ領域の抵
抗ＲＢによって電圧降下を生じ、高濃度ｎ“領域４をエ
ミッタ、ｐウェル領域３をベース、高抵抗ｎ−領域２を
コレクタとする寄生ｎｐｎ）−ランジスタをオンさせる
ことによって生じるものであり、この場合も前記第７図
の素子におけるラッチアップ現象と同様に素子の破壊を
招くという問題があった。
本発明は、上記のごとき従来の問題を解決し、オン抵抗
が極めて小さく、しかもラッチアップ現象やブレークダ
ウン電流による２次降服現象に強いＭＯＳＦＥＴを提供
することを目的とするものである。
が極めて小さく、しかもラッチアップ現象やブレークダ
ウン電流による２次降服現象に強いＭＯＳＦＥＴを提供
することを目的とするものである。
上記の目的を達成するため、本発明においては、高濃度
ｎ＋領領域第４領域）が、細い帯状に形成した外周部と
、この外周部に接続され、かつ、コンタクト領域に達す
る複数の連結部とからなり、また、この高濃度ｎ＋領領
域囲まれた部分に高濃度ｐ＋領ＪＩ＆（第５領域）を形
成するように構成している。
ｎ＋領領域第４領域）が、細い帯状に形成した外周部と
、この外周部に接続され、かつ、コンタクト領域に達す
る複数の連結部とからなり、また、この高濃度ｎ＋領領
域囲まれた部分に高濃度ｐ＋領ＪＩ＆（第５領域）を形
成するように構成している。
上記のように構成したことにより、本発明においては、
正孔が高抵抗ｎ−領域２に注入され、さらに、ｐウェル
領域３もしくは高濃度ｐＨ領ｈｋ５ （この３と５とが
第３領域となる）に集められても、幅広の高一度ｎ＋領
域下を通ることなく、速やかに高濃度Ｐ＋領域（第５領
域）に排出されるので、電圧降下が小さくなる。すなわ
ち、前記の抵抗Ｒ［１が大幅に減少することになる。
正孔が高抵抗ｎ−領域２に注入され、さらに、ｐウェル
領域３もしくは高濃度ｐＨ領ｈｋ５ （この３と５とが
第３領域となる）に集められても、幅広の高一度ｎ＋領
域下を通ることなく、速やかに高濃度Ｐ＋領域（第５領
域）に排出されるので、電圧降下が小さくなる。すなわ
ち、前記の抵抗Ｒ［１が大幅に減少することになる。
また、高濃度ｎ＋領領域（第４領域）は、切口なくつな
がっているため、チャネル幅の減少、ひいてはオン抵抗
の増大を招くおそれもない。
がっているため、チャネル幅の減少、ひいてはオン抵抗
の増大を招くおそれもない。
第１図は、本発明の第１の実施例図であり、（Ａ）は一
部断面斜視図、（Ｂ）は（Ａ）の八−へ′断面図、（Ｃ
）は（Ａ）のＲ−Ｒ’断面図である。なお、第１図にお
いて、１）；Ｉ記第７図と同符号は同一物を示す。
部断面斜視図、（Ｂ）は（Ａ）の八−へ′断面図、（Ｃ
）は（Ａ）のＲ−Ｒ’断面図である。なお、第１図にお
いて、１）；Ｉ記第７図と同符号は同一物を示す。
第１図の装置においては、高濃度ｎ＋領領域が。
チャネル形成領域１１に沿って形成されている幅の狭い
外周部４ａと、この外周部４ａに接続され、かつコンタ
クト領域１２に達する連結部４ｂとの２つの部分から構
成されている。
外周部４ａと、この外周部４ａに接続され、かつコンタ
クト領域１２に達する連結部４ｂとの２つの部分から構
成されている。
また、ｐウェル領域３及び高濃度ｐＨ領域５の表面近傍
には、上記の高濃度ｎ＋領領域に囲まれて。
には、上記の高濃度ｎ＋領領域に囲まれて。
さらに高濃度の高濃度ｐ＋領領域５が形成されている。
なお、第１図の実施例においては、素子の平面パターン
を大型にした場合を例示しているが、このパターンに限
られるものではなく、例えば、後記第２図及び第３図に
示すごとき角型のパターンやストライプ状のパターンで
もかまわない。
を大型にした場合を例示しているが、このパターンに限
られるものではなく、例えば、後記第２図及び第３図に
示すごとき角型のパターンやストライプ状のパターンで
もかまわない。
次に１作用を説明する。
上記のように構成したことにより１本発明の素子におい
ては、正孔が高抵抗ｎ−領域２に注入され、さらにｐウ
ェル領域３もしくは高濃度ｐｍ領域５に集められても、
幅広の高濃度ｎ＋領域下を通ることなく、速やかに高濃
度ρ“領域１５に排出されるので、電圧降下が小さくな
る。
ては、正孔が高抵抗ｎ−領域２に注入され、さらにｐウ
ェル領域３もしくは高濃度ｐｍ領域５に集められても、
幅広の高濃度ｎ＋領域下を通ることなく、速やかに高濃
度ρ“領域１５に排出されるので、電圧降下が小さくな
る。
これは、前記の抵抗Ｒｎが小さいことと等価である。
また、高濃度ｎ＋領領域は、切目なくつながっているた
め、チャネル幅の減少やそれによるオン抵抗の増大を招
くおそれもない。
め、チャネル幅の減少やそれによるオン抵抗の増大を招
くおそれもない。
なお、上記の構造においては、高濃度ｎ１領域４の外周
部４ａの幅の制御が重要なポイントとなる。
部４ａの幅の制御が重要なポイントとなる。
すなわち、外周部４ａの幅が広すぎると、前記第７図と
同様に抵抗Ｒｅが増大してラッチアップを引き起こすお
それがあり、また、幅が狭すぎるとｐウェル領域３と高
濃度Ｐ＋領域１５とがつながってチャネル幅の減少、す
なわちオン抵抗の増大を招く。また、つながらなくても
外周部４ａの抵抗分が無視出来なくなる。
同様に抵抗Ｒｅが増大してラッチアップを引き起こすお
それがあり、また、幅が狭すぎるとｐウェル領域３と高
濃度Ｐ＋領域１５とがつながってチャネル幅の減少、す
なわちオン抵抗の増大を招く。また、つながらなくても
外周部４ａの抵抗分が無視出来なくなる。
なお、第１図の実施例において、高濃度ｐＨ領域５は特
に設けなくてもよいが、抵抗Ｒ［ｌを下げるうえでは若
干の効果がある。
に設けなくてもよいが、抵抗Ｒ［ｌを下げるうえでは若
干の効果がある。
次に、第２図及び第３図は、それぞれ本発明の他の実施
例図であり、高濃度ｎ＋領領域の外周部４ａと連結部４
ｂとの種々のパターンを示すものである。
例図であり、高濃度ｎ＋領領域の外周部４ａと連結部４
ｂとの種々のパターンを示すものである。
すなわち、第２図は上記のパターンが角型のものであり
、第３図は上記のパターンが細長くストライブ状になっ
ているものである。
、第３図は上記のパターンが細長くストライブ状になっ
ているものである。
原理及び動作に関しては、前記第１図と同様である。
次に、第４図に基づいて前記第１図の素子の製造工程を
説明する。
説明する。
第４図において、まず（Ａ）では、Ｐ＋基板１の上に高
抵抗ｎ−領域２を、例えば、不純物濃度１０１４ｃ１１
−３のオーダー、膜厚が数十−程度に形成し、熱酸化法
によって約１０００人の酸化膜をゲート絶縁膜６として
形成する。
抵抗ｎ−領域２を、例えば、不純物濃度１０１４ｃ１１
−３のオーダー、膜厚が数十−程度に形成し、熱酸化法
によって約１０００人の酸化膜をゲート絶縁膜６として
形成する。
次に、（１’３）において、ポリシリコンを厚さ３００
０〜５０００人デポジションした後、Ｓ ｉ ＯｘやＳ
ｉ、Ｎ、等のポリシリコンマスク用絶縁膜１６を形成し
、その後、フォトエツチングによってゲート電極７を形
成する。
０〜５０００人デポジションした後、Ｓ ｉ ＯｘやＳ
ｉ、Ｎ、等のポリシリコンマスク用絶縁膜１６を形成し
、その後、フォトエツチングによってゲート電極７を形
成する。
次に、（Ｃ）において、ゲート電極７をマスクとしてボ
ロンを１０”ｃｍ−”程度にイオン注入し、ｐウェル領
域３を形成する。
ロンを１０”ｃｍ−”程度にイオン注入し、ｐウェル領
域３を形成する。
また、ｐウェル領域３よりも高濃度にボロンをイオン注
入した高濃度ｐ１領域５を同時に形成する。
入した高濃度ｐ１領域５を同時に形成する。
次に、ＣＤ）において、ゲート電極７及び任意のマスク
パターンを用いて高濃度のボロンを１０”ｃｍ−”程度
イオン注入する。
パターンを用いて高濃度のボロンを１０”ｃｍ−”程度
イオン注入する。
次に、（Ｅ）において、ポリシリコンマスク用絶縁膜１
６をマスクとしてゲート電極を１−程度サイドエツチン
グする。
６をマスクとしてゲート電極を１−程度サイドエツチン
グする。
次に、（Ｆ）において、サイドエツチングされたゲート
電極７をマスクにして高濃度のリンを５Ｘ１０″Ｓ ｃ
ｌｌ−２程度にイオン注入し、ドライブインした後、高
濃度ｎ＋領領域及び高濃度ｐ′″領域１５を形成する。
電極７をマスクにして高濃度のリンを５Ｘ１０″Ｓ ｃ
ｌｌ−２程度にイオン注入し、ドライブインした後、高
濃度ｎ＋領領域及び高濃度ｐ′″領域１５を形成する。
なお、第４図においては、高濃度ｎ＋領領域は外周部４
ａのみが示されている。
ａのみが示されている。
次に、（Ｇ）において、層間絶縁膜８として、ＰＳＧを
厚さＩＩＭ程度デポジションする。
厚さＩＩＭ程度デポジションする。
次に、（Ｈ）において、フォトエツチングにより、ゲー
ト絶縁膜６と層間絶縁膜８の孔開けを行ない、コンタク
ト領域１２を形成する。
ト絶縁膜６と層間絶縁膜８の孔開けを行ない、コンタク
ト領域１２を形成する。
次に、（Ｉ）において、Ｍを厚さ数−蒸着し、ソース電
極９とする。
極９とする。
また、裏面にもＡｎ等の金属を蒸着してドレイン電１’
ｉｌｏとする。
ｉｌｏとする。
次に、第５図は製造工程の他の実施例図である。
第５図において、（Ａ）〜（Ｃ）は前記第４図と同様な
ので説明を省略する。
ので説明を省略する。
次に、（Ｄ）において、ゲート電極７をマスクとして高
濃度のリンを５ Ｘ １０”ｃｍ−”程度イオン注入す
る。
濃度のリンを５ Ｘ １０”ｃｍ−”程度イオン注入す
る。
次ｔ、−，（Ｅ） ！：おイテ、全面にｓｉｏ、をＣＶ
Ｄ法によってデポジションする。
Ｄ法によってデポジションする。
次に、（Ｆ）において、ＲＩ Ｅ （Ｒｅａｃｔｉｖｅ
ＴｏｎＥｔｃｈｉｎｇ）を用いてＳｉＯ□をエツチン
グし、ゲート電極７のエツジにゲート電極７の膜厚と同
程度のサイドウオール領域１７を形成する。
ＴｏｎＥｔｃｈｉｎｇ）を用いてＳｉＯ□をエツチン
グし、ゲート電極７のエツジにゲート電極７の膜厚と同
程度のサイドウオール領域１７を形成する。
次に、（Ｇ）において、ゲート電極７、サイドウオール
領域１７及び任意のマスクパターンを用いて高濃度のボ
ロンを１０”ｃｍ−２程度イオン注入し。
領域１７及び任意のマスクパターンを用いて高濃度のボ
ロンを１０”ｃｍ−２程度イオン注入し。
ドライブインした後、高濃度ｎ＋領領域及び高濃度Ｐ＋
領域１５を形成する。
領域１５を形成する。
以下、（Ｈ）〜（Ｊ）については、前記第４図と同様な
ので説明を省略する。
ので説明を省略する。
次に、第６図は、本発明の他の実施例の一部断面斜視図
である。
である。
第６図の実施例は、前記第１図の実施例におけるＰ＋基
板１の代わりにｎ＋基板２１を用いたものであり、すな
わち、縦型ＭＯ３ＦＥＴの場合を示す。
板１の代わりにｎ＋基板２１を用いたものであり、すな
わち、縦型ＭＯ３ＦＥＴの場合を示す。
縦型ＭＯ８ＦＥＴの場合は、ブレークダウン電流による
２次降服現象が問題となっている。
２次降服現象が問題となっている。
すなわち、２次降服現象は、前記第７図の導電度変調型
ＭＯ８ＦＥＴのラッチアップ現象と同様に、ｐウェル領
域３に流れ込んだ正孔がｐ領域の抵抗ＲＢによって電圧
降下を生じ、高濃度ｎ＋領領域をエミッタ、ｐウェル領
域３をベース、高抵抗ｎ−領域２をコレクタとする寄生
ｎｐｎトランジスタをオンさせるものである。
ＭＯ８ＦＥＴのラッチアップ現象と同様に、ｐウェル領
域３に流れ込んだ正孔がｐ領域の抵抗ＲＢによって電圧
降下を生じ、高濃度ｎ＋領領域をエミッタ、ｐウェル領
域３をベース、高抵抗ｎ−領域２をコレクタとする寄生
ｎｐｎトランジスタをオンさせるものである。
そして、この場合も前記第７図の素子におけるラッチア
ップ現象と同様に素子の破壊を招くおそれがある。
ップ現象と同様に素子の破壊を招くおそれがある。
その点、第６図に示した本発明の構造においては、高濃
度ｎ＋領領域を外周部４ａと連結部４ｂとに分けている
ので、前記第１図の実施例と同様に抵抗ＲＱを小さくす
ることが出来、しかもオン抵抗の増大を防ぐことが出来
るという効果がある。
度ｎ＋領領域を外周部４ａと連結部４ｂとに分けている
ので、前記第１図の実施例と同様に抵抗ＲＱを小さくす
ることが出来、しかもオン抵抗の増大を防ぐことが出来
るという効果がある。
なお、この実施例の場合にも、前記第１図の場合と同様
に、素子の平面パターンは大型に限られるものではなく
、角型やストライプ状でもよい。
に、素子の平面パターンは大型に限られるものではなく
、角型やストライプ状でもよい。
以上説明したごとく、本発明においては、高濃度ｎ＋領
領域細い帯状に形成した外周部とこの外周部に接続され
、かつ、コンタクト領域に達する複数の連結部とからな
り、さらに、この高濃度ｎ＋領領域囲まれた部分に高濃
度ｐ＋領領域形成する構成としているため、導電度変調
型ＭＯ８ＦＥＴに適用した場合には、オン抵抗を殆ど増
大させることなしにラッチアップ現象の生じにくい素子
を実現することが出来、また、縦型ＭＯ８ＦＥＴに適用
した場合には、オン抵抗を殆ど増大させることなしに２
次降服を起こしにくい素子を実現することが出来る、と
いう優れた効果が得られる。
領域細い帯状に形成した外周部とこの外周部に接続され
、かつ、コンタクト領域に達する複数の連結部とからな
り、さらに、この高濃度ｎ＋領領域囲まれた部分に高濃
度ｐ＋領領域形成する構成としているため、導電度変調
型ＭＯ８ＦＥＴに適用した場合には、オン抵抗を殆ど増
大させることなしにラッチアップ現象の生じにくい素子
を実現することが出来、また、縦型ＭＯ８ＦＥＴに適用
した場合には、オン抵抗を殆ど増大させることなしに２
次降服を起こしにくい素子を実現することが出来る、と
いう優れた効果が得られる。
第１図、第２図、第３図はそれぞれ本発明の実施例図、
第４図及び第５図は本発明の製造工程を示す図、第６図
は本発明の他の実施例図、第７図は従来装置の一例の断
面図、第８図は従来装置の動作を説明するための等価回
路図、第９図は従来装置の他の一例図である。 く符号の説明〉 １・・・Ｐ＋基板 ２・・・高抵抗ｎ−領域
３・・・ｐウェル領域 ４・・・高濃度ｎ“領域４
ａ・・・外周部 ４ｂ・・・連結部５・・・高
濃度ｐＨ領域 ６・・・ゲート絶縁膜７・・・ゲー
ト電極 ８・・・層間絶縁膜９・・・ソース電極
ＩＯ・・・ドレイン電極１１・・・チャネル形
成領域 １２・・・コンタクト領域１５・・・高濃度ｐ
＋領領 域理人弁理士 中 村 純之助 第１図 （Ａ） １５− 晶濃笈Ｐ＋＠戚 第１図 （Ｂ） （Ｃ） 第２図 第３図 第４図 第５図 ｓｒ； ６ ”；！Ｊ ２１−Ｎ”！Ｊ及 ９５７ 図 ６−−−ケ゛ニド艇翫万漿 １２−−−コングク
ト亭ｌへ第 ９ 図
第４図及び第５図は本発明の製造工程を示す図、第６図
は本発明の他の実施例図、第７図は従来装置の一例の断
面図、第８図は従来装置の動作を説明するための等価回
路図、第９図は従来装置の他の一例図である。 く符号の説明〉 １・・・Ｐ＋基板 ２・・・高抵抗ｎ−領域
３・・・ｐウェル領域 ４・・・高濃度ｎ“領域４
ａ・・・外周部 ４ｂ・・・連結部５・・・高
濃度ｐＨ領域 ６・・・ゲート絶縁膜７・・・ゲー
ト電極 ８・・・層間絶縁膜９・・・ソース電極
ＩＯ・・・ドレイン電極１１・・・チャネル形
成領域 １２・・・コンタクト領域１５・・・高濃度ｐ
＋領領 域理人弁理士 中 村 純之助 第１図 （Ａ） １５− 晶濃笈Ｐ＋＠戚 第１図 （Ｂ） （Ｃ） 第２図 第３図 第４図 第５図 ｓｒ； ６ ”；！Ｊ ２１−Ｎ”！Ｊ及 ９５７ 図 ６−−−ケ゛ニド艇翫万漿 １２−−−コングク
ト亭ｌへ第 ９ 図
Claims (1)
- 高不純物濃度の第１領域と、該第１領域上に設けられた
第１導電型の第２領域と、該第２領域の表面近傍に選択
的に形成された第２導電型の第３領域と、該第３領域の
表面近傍に選択的に形成された第１導電型の第４領域と
を有し、上記第３領域の表面近傍部分で上記第２領域の
表面近傍部分と第４領域とで挟まれた部分をチャネル形
成領域とし、該チャネル形成領域上にゲート絶縁膜を介
してゲート電極を設けた半導体装置において、上記第３
領域の表面近傍に上記第４領域で囲まれた第２導電型の
高不純物濃度の第５領域を形成し、上記第４領域と第５
領域との表面の一部に設けられたコンタクト領域に接し
てソース電極を形成し、また、上記第４領域が、上記チ
ャネル形成領域に隣接した外周部と、この外周部に接続
され、かつ上記コンタクト領域に達する複数の連結部と
から成ることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61074163A JPS62232167A (ja) | 1986-04-02 | 1986-04-02 | 半導体装置 |
| DE19873711033 DE3711033A1 (de) | 1986-04-02 | 1987-04-02 | Mosfet-halbleitervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61074163A JPS62232167A (ja) | 1986-04-02 | 1986-04-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62232167A true JPS62232167A (ja) | 1987-10-12 |
Family
ID=13539207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61074163A Pending JPS62232167A (ja) | 1986-04-02 | 1986-04-02 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS62232167A (ja) |
| DE (1) | DE3711033A1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02154469A (ja) * | 1988-12-06 | 1990-06-13 | Fuji Electric Co Ltd | 縦形電界効果トランジスタ |
| JPH02163974A (ja) * | 1988-12-16 | 1990-06-25 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
| JPH0397268A (ja) * | 1989-09-11 | 1991-04-23 | Toshiba Corp | 電力用半導体装置 |
| JPH03240274A (ja) * | 1990-02-19 | 1991-10-25 | Matsushita Electron Corp | 縦型ｍｏｓ電界効果トランジスタ |
| CN106558615A (zh) * | 2015-09-30 | 2017-04-05 | 意法半导体股份有限公司 | 被保护抵抗闩锁的垂直导电集成电子器件和相关制造工艺 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01238172A (ja) * | 1988-03-18 | 1989-09-22 | Fuji Electric Co Ltd | Ｍｏｓ型半導体素子の製造方法 |
| US4958211A (en) * | 1988-09-01 | 1990-09-18 | General Electric Company | MCT providing turn-off control of arbitrarily large currents |
| US5194394A (en) * | 1989-10-23 | 1993-03-16 | Mitsubishi Denki Kabushiki Kaisha | Thyristor and method of manufacturing the same |
| JPH0795596B2 (ja) * | 1989-10-23 | 1995-10-11 | 三菱電機株式会社 | サイリスタ及びその製造方法 |
| US5489788A (en) * | 1993-03-09 | 1996-02-06 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device with improved short-circuit tolerance |
| DE4315178A1 (de) * | 1993-05-07 | 1994-11-10 | Abb Management Ag | IGBT mit selbstjustierender Kathodenstruktur sowie Verfahren zu dessen Herstellung |
| US5877044A (en) * | 1997-03-11 | 1999-03-02 | Harris Corporation | Method of making MOS-gated semiconductor devices |
| EP4411829A1 (en) * | 2023-01-31 | 2024-08-07 | Hitachi Energy Ltd | Power semiconductor device and method for producing a power semiconductor device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4364073A (en) * | 1980-03-25 | 1982-12-14 | Rca Corporation | Power MOSFET with an anode region |
| US4672407A (en) * | 1984-05-30 | 1987-06-09 | Kabushiki Kaisha Toshiba | Conductivity modulated MOSFET |
-
1986
- 1986-04-02 JP JP61074163A patent/JPS62232167A/ja active Pending
-
1987
- 1987-04-02 DE DE19873711033 patent/DE3711033A1/de not_active Ceased
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02154469A (ja) * | 1988-12-06 | 1990-06-13 | Fuji Electric Co Ltd | 縦形電界効果トランジスタ |
| JPH02163974A (ja) * | 1988-12-16 | 1990-06-25 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
| JPH0397268A (ja) * | 1989-09-11 | 1991-04-23 | Toshiba Corp | 電力用半導体装置 |
| JPH03240274A (ja) * | 1990-02-19 | 1991-10-25 | Matsushita Electron Corp | 縦型ｍｏｓ電界効果トランジスタ |
| CN106558615A (zh) * | 2015-09-30 | 2017-04-05 | 意法半导体股份有限公司 | 被保护抵抗闩锁的垂直导电集成电子器件和相关制造工艺 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3711033A1 (de) | 1987-10-15 |
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