JP6827772B2 - 半導体デバイス及び半導体デバイスの製造方法並びに車両用制御装置 - Google Patents
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Description
本発明は、半導体デバイス及び半導体デバイスの製造方法並びに車両用制御装置に関する。
従来技術
現行の半導体スイッチ、例えばＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ即ちMetal-Oxide-Semiconductor Field Effect Transistor）又はパワーＭＯＳＦＥＴは、きわめて小さなゲート‐ドレイン容量を有するように構成されている。これは、その方がドレイン電圧のゲートへのフィードバック結合に都合が良いためである。ミラー容量とも称されるこのゲート‐ドレイン容量は、ゲート電圧が一定に留まるフェーズへのスイッチング過程中にいわゆるミラープラトーを生じさせる。当該効果は、スイッチング過程を遅延させる。そのため、ミラー容量をできるだけ低下させ、可能であれば消滅させることが試みられている。
現行の半導体スイッチ、例えばＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ即ちMetal-Oxide-Semiconductor Field Effect Transistor）又はパワーＭＯＳＦＥＴは、きわめて小さなゲート‐ドレイン容量を有するように構成されている。これは、その方がドレイン電圧のゲートへのフィードバック結合に都合が良いためである。ミラー容量とも称されるこのゲート‐ドレイン容量は、ゲート電圧が一定に留まるフェーズへのスイッチング過程中にいわゆるミラープラトーを生じさせる。当該効果は、スイッチング過程を遅延させる。そのため、ミラー容量をできるだけ低下させ、可能であれば消滅させることが試みられている。
また、ＭＯＳＦＥＴのスイッチング速度への影響を吸収すべく、回路にゲート前置抵抗を設けることが知られている。但し、ゲート前置抵抗が大きくなると、ミラープラトーが時間的に大きく拡張するので、スイッチング過程はより緩慢となる。通常、ゲート前置抵抗は、個別素子としてＭＯＳＦＥＴとは別個に構成されて例えば回路板に組み込まれるため、製造コストも増大してしまう。
さらに、製造プロセスでの回避不能なばらつきにより、ミラー容量が変化することもある。これは特に、電極の体積に直接の影響を有するゲート電極の幾何学形状が変化した場合にも発生する。その結果、相応に、本来ならば同一であるべきデバイスのスイッチング特性にばらつきが生じかねず、このことは望ましくない。
なお、複数の抵抗を半導体チップ上に製造して利用するための種々の手段が公知である。米国特許出願公開第２０１１／０３１８８９７号明細書（US2011/0318897A1）には、トレンチ即ち溝にポリシリコンを充填し、これを絶縁性材料で覆うＳＴＩプロセス（シャロウトレンチアイソレーションプロセス）が記載されている。この場合、ポリシリコン路が抵抗として用いられる。このようにして形成された抵抗は、集積回路の精密抵抗として利用可能である。
米国特許出願公開第２０１０／０３２７３４８号明細書（US2010/0327348A1）には、デバイスの電子特性を改善するために、パワーＭＯＳＦＥＴの各抵抗の大きさを意図的に制御することが記載されている。
日本国公開特許特開２００６−３１９２４１号公報（JP2006/319241A）には、拡散によって半導体基板に組み込まれたトレンチ即ち溝内の各抵抗を絶縁する方法が記載されている。
発明の開示
本発明によれば、半導体デバイスが提供される。当該半導体デバイスは、その活性領域から電気的に絶縁された複数のトレンチを有する基板を備え、少なくとも一つの第１のトレンチに、トレンチ長手軸線に沿って導電性材料の第１のセクションが埋め込まれており、この第１のセクションは、第１の電気コンタクトへの電圧印加時にＭＯＳ構造のゲート電極として機能するように、第１の電気コンタクトに接続されており、第１のトレンチ及び／又は第２のトレンチには、トレンチ長手軸線に沿って、導電性材料の第２のセクションが埋め込まれている。本発明に係る半導体デバイスは、第２のセクションの第１の端部が第１の電気コンタクトに電気的に接続され、かつ、第２のセクションの第２の端部が導電性材料の第１のセクションに接続されることを特徴とする。好ましくは、第２のセクションは、第１のセクションに対する前置抵抗として、ひいてはゲート前置抵抗として、電気的に接続される。斯かる半導体デバイスは、特に、車両用制御装置を実現するのに適する。
本発明によれば、半導体デバイスが提供される。当該半導体デバイスは、その活性領域から電気的に絶縁された複数のトレンチを有する基板を備え、少なくとも一つの第１のトレンチに、トレンチ長手軸線に沿って導電性材料の第１のセクションが埋め込まれており、この第１のセクションは、第１の電気コンタクトへの電圧印加時にＭＯＳ構造のゲート電極として機能するように、第１の電気コンタクトに接続されており、第１のトレンチ及び／又は第２のトレンチには、トレンチ長手軸線に沿って、導電性材料の第２のセクションが埋め込まれている。本発明に係る半導体デバイスは、第２のセクションの第１の端部が第１の電気コンタクトに電気的に接続され、かつ、第２のセクションの第２の端部が導電性材料の第１のセクションに接続されることを特徴とする。好ましくは、第２のセクションは、第１のセクションに対する前置抵抗として、ひいてはゲート前置抵抗として、電気的に接続される。斯かる半導体デバイスは、特に、車両用制御装置を実現するのに適する。
本発明に係る半導体デバイスの製造方法は、基本的に、
ａ．半導体基板を準備するステップと、
ｂ．半導体基板に複数のトレンチを形成するステップと、
ｃ．各トレンチによってパターニングされた基板表面に第１の絶縁層を形成するステップと、
ｄ．各トレンチに、それぞれ導電性の少なくとも一つの上方セクションが形成されるように、各トレンチに導電性材料を充填するステップと、
ｅ．上方セクションの上方に第２の絶縁層を形成するステップと、
ｆ．少なくとも一つの第１のトレンチの上方セクションを、この上方セクションがＭＯＳ構造のゲートとして機能することができるように、電気的に接続するステップと、
ｇ．少なくとも一つの第２のトレンチの上方セクションを、この上方セクションがＭＯＳ構造のゲートの前置抵抗として機能することができるように、電気的に接続するステップと、
を含む。
ａ．半導体基板を準備するステップと、
ｂ．半導体基板に複数のトレンチを形成するステップと、
ｃ．各トレンチによってパターニングされた基板表面に第１の絶縁層を形成するステップと、
ｄ．各トレンチに、それぞれ導電性の少なくとも一つの上方セクションが形成されるように、各トレンチに導電性材料を充填するステップと、
ｅ．上方セクションの上方に第２の絶縁層を形成するステップと、
ｆ．少なくとも一つの第１のトレンチの上方セクションを、この上方セクションがＭＯＳ構造のゲートとして機能することができるように、電気的に接続するステップと、
ｇ．少なくとも一つの第２のトレンチの上方セクションを、この上方セクションがＭＯＳ構造のゲートの前置抵抗として機能することができるように、電気的に接続するステップと、
を含む。
発明の利点
本発明に係る半導体基板は、ゲート前置抵抗とミラー容量とが技術的に結合されているという利点を有する。これは特に、パワー半導体、例えばパワーＭＯＳＦＥＴ（若しくはPowerMOSFET）として使用することができる。
本発明に係る半導体基板は、ゲート前置抵抗とミラー容量とが技術的に結合されているという利点を有する。これは特に、パワー半導体、例えばパワーＭＯＳＦＥＴ（若しくはPowerMOSFET）として使用することができる。
ゲート前置抵抗は、半導体デバイスにモノリシックに集積され、ミラー容量の変化を自動的に補償する。従って、プロセスのばらつきによってもたらされる、ＭＯＳＦＥＴのミラー容量の大きさの不規則性が時間的なスイッチング特性に与える影響は、大幅に低減され又はほとんど無くなる。なぜなら、プロセスに起因するミラー容量の変化が同時にゲート前置抵抗の変化を生じさせ、これらの変化がスイッチング時間に反対向きに作用して少なくとも部分的に補償し合うからである。なお、それでも、時定数τ＝ＲＣは変化せずにとどまる。よって、スイッチング特性の対称性とスイッチング時間のばらつきの低減とを達成可能である。同様に、Ｃｇｄを介したフィードバック結合により振動傾向が回避される。本発明に係るＭＯＳＦＥＴの形態の複数の半導体デバイスが相互に並列接続される場合、プロセスのばらつきから独立に、対称なスイッチング特性が達成される。例えば、Ｒ素子又はＲＣ素子に基づく外部の補償回路部を省略することができる。
ゲート前置抵抗をゲートの空間的な直接近傍に配置することにより、寄生容量が低減され、スイッチング特性が改善される。また、自己補償効果により、外部の素子であるために製造プロセスの影響を受けないが、プロセスに起因する可変のミラー容量を有する従来のＭＯＳＦＥＴに比較して、並列接続された複数のパワーＭＯＳＦＥＴの均等な電流消費が達成される。さらに、従来は必要だった外部のゲート前置抵抗を省略することができるので、コストの点でも有利である。
第１の絶縁層は、好ましくは酸化物層である。当該第１の絶縁層は必ずしも付加的な層として堆積しなくてもよく、例えば既存の基板材料の熱酸化によって形成することもできる。
導電性材料の第１のセクションは好ましくはゲート電極として機能し、これに対して、導電性材料の第２のセクションはゲート前置抵抗として使用可能である。導電性材料の第１のセクション及び第２のセクションが設けられる各トレンチは、好ましくは、少なくとも基板表面に対してほぼ垂直に延在する壁部と、基板表面に対してほぼ平行に延在する底部とを有する。各トレンチは、特に簡単に形成することができる。トレンチを形成する手段としてリセス技術の適用が挙げられる。導電性材料は、好ましくは高濃度にドープされた多結晶ケイ素であり、例えば高濃度のドープによって改質された多結晶ケイ素である。
導電性材料の各セクションは好ましくはほぼ長方形の断面を有しており、この断面は有利にはトレンチ長手軸線に沿って不変である。各導体路は、導電性材料の均等な堆積によって容易に形成することができる。
第１の電気コンタクトは、好ましくは、半導体デバイスの外側から例えばメタライゼーション部を通して接続可能である。この場合、半導体デバイスは、外部から接続可能でありかつ回路内に集積可能である。通常、導電性材料の第１のセクションと導電性材料の第２のセクションとは、それぞれ異なるトレンチに設けられる。この場合、各トレンチは、最初は同等に形成され、外部からの接続を行った後にはじめて種々異なる機能を獲得する。但し、後に詳述する実施形態におけるように、第１のセクション及び第２のセクションの双方を共通のトレンチ内に設けることもできる。この場合、もちろん、二つのセクションを相互に電気的に絶縁しなければならない。
特には通常と同様に、半導体材料のうち、ｐｎ接合部が存在して動作中に電荷担体濃度が可変となる領域が、活性領域とみなされる。特に、活性領域にはドープ物質が導入される。
また、有利には、第１のセクションと第２のセクションとがプロセス精度の点で同一の断面を有するように構成することができる。この場合、自己補償の品質の改善が得られる。断面が異なる場合にも或る程度の品質の自己補償は行われるが、断面を等しくすることにより、ゲート前置抵抗が変化して、ミラー容量の変化を最大限まで正確に補償することができる。この場合、断面とは、トレンチ長手軸線に対して垂直な平面を通る断面として得られる面の形状を意味すると理解されたい。比較すべき二つの要素が同一のプロセスによって形成される場合、言い換えれば二つの要素が真に同一である場合、二つの断面を特に同一とみなすことができる。この場合、断面の差は、プロセス変動からしか生じない。
特別の実施形態では、第２のセクションが電気的に相互に直列に接続された複数のサブセクションから形成され、かつ、複数のトレンチに延在するように構成される。これにより、抵抗路の長さひいては抵抗の大きさを適応化する手段が得られ、好都合である。この場合、二つのサブセクションは、外部の導電線路を介して相互に接続される。例えば、並んだ複数のトレンチを利用して、メアンダ状に相互に接続することができる。同様に、トレンチ内部で第２のセクションの複数のサブセクションを上下方向に設けることも可能である。また、各サブセクションは例えばメアンダ状に相互に接続可能である。ここで、トレンチ内部に、全体ではトレンチよりも長い一つの抵抗路を形成し、形成された抵抗の抵抗値をフレキシブルに調整することができるようにしてもよい。但し、この場合にも、個々のサブセクションは相互に絶縁されなければならず、このことは生産コストの増大を意味する。
これに代えて、半導体デバイスは、表面に形成された第２の電気コンタクトを有し、ここで、この第２の電気コンタクトと基板との間に少なくとも一つの第２のセクションが位置するようにしても有利である。第２のコンタクトは、平面的に構成され、例えばソース電極として利用することができる。ソース電極の直接下方に位置するトレンチは、通常、ＭＯＳＦＥＴの活性領域としては用いられない。そのため、こうしたトレンチをゲート前置抵抗に利用することにより、半導体デバイスの面積を良好に活用することができ、又は、さらなるリソースを適用する必要なく本発明を集積することができる。従って、縁部又はソース電極の下方に位置するトレンチをゲート抵抗に利用することにより、他の方式を使用したトレンチの利用時に発生し得る歩留りの損失が回避される。ソース電極に代えて、ゲート前置抵抗として利用されるトレンチを下方に配置するために、ドレイン電極を使用してもよい。
有利には、活性の半導体領域のうち、第２のトレンチに接する領域には、ドープ物質、特に注入される電子ドナー又は電子アクセプタが存在しない。導電性材料の第２のセクションが第２のトレンチに設けられる場合、この第２のトレンチ及びこれに接する基板領域は純粋に受動的に利用されるので、ドープ物質は必要ない。よって、製造プロセスを節約することができる。
本発明の一実施形態によれば、第１のセクションと第２のセクションとは、共通のトレンチ内に設けられ、かつ、相互に電気的に絶縁される。この場合、ゲート前置抵抗及びゲート電極の双方を同一のトレンチ内に設けてスペースを節約することができる。特に、相応のパターニングをトレンチの長手方向で行うことができるので、トレンチは、導電性材料の第１のセクションが設けられる第１の長手部分と、導電性材料の第２のセクションが設けられる第２の長手部分とに分割される。但し、この場合、二つのセクション間に、好ましくはトレンチの断面全体を覆う電気的絶縁性材料の層を設けなければならない。
本発明の別の実施形態では、少なくとも一つのトレンチが第１の高さｈ１まで第１の導電性材料によって充填され、第１のセクション及び／又は第２のセクションが第１の高さｈ１とこの第１の高さｈ１を上回る第２の高さｈ２との間に延在する。ここで、第１の高さｈ１までの下方領域は、フィールドプレートとして接続される一方、高さｈ１から高さｈ２までの上方領域は、ゲート電極及び／又はゲート前置抵抗として使用される。従って、本発明に係る半導体デバイスでは、フィールドプレートも容易に集積することができる。
本発明に係る方法の好ましい実施形態によれば、ステップｃの後、ステップｄの前に、
ｈ．導電性の下方セクションが形成されるように、各トレンチに導電性材料を充填するステップと、
i．導電性の下方セクションの導電性材料の一部をエッチングプロセスによって高さｈ１まで除去するステップと、
ｊ．下方の導電性領域と上方の導電性セクションとの間に絶縁性の分離層を形成するステップと、
を行うように構成することができる。
ｈ．導電性の下方セクションが形成されるように、各トレンチに導電性材料を充填するステップと、
i．導電性の下方セクションの導電性材料の一部をエッチングプロセスによって高さｈ１まで除去するステップと、
ｊ．下方の導電性領域と上方の導電性セクションとの間に絶縁性の分離層を形成するステップと、
を行うように構成することができる。
導電性の下方のセクションは、上述したように、フィールドプレートとして利用することができる。
本発明の有利な実施形態は、各従属請求項に示されており、以下の説明に記載されている。
本発明の実施形態を図に即して以下に詳細に説明する。
本発明に係る半導体デバイスの第１の実施形態の断面図である。
本発明に係る半導体デバイスの第２の実施形態の断面図である。
ＭＯＳＦＥＴの等価回路図である。
本発明に係る半導体デバイスの製造中の中間ステップを示す断面図である。
ウェーハ上の特性量Ｒｇｓの分布を示すグラフである。
ウェーハ上の特性量Ｃｇｄの分布を示すグラフである。
ウェーハ上の個々のポイントでのＲｇｓとＣｇｄとの相関関係を示すグラフである。
発明の実施の形態
図１には、本発明に係る半導体デバイス１０の第１の実施形態が断面図に示されている。図から分かるように、基板１２に垂直構造として複数のトレンチ１４．１，１４．２，１４．３が設けられている。各トレンチ１４．１，１４．２，１４．３は、高さｈ１まで導電性材料で充填されており、この導電性材料を、相応の電気的接続によって、即ち、例えば図示されていないソース電極との短絡によって、フィールドプレート２８として使用可能である。当該導電性材料は、例えばポリシリコンであってよく、この場合、下方のポリシリコン路を形成する。高さｈ１から高さｈ２までの間にも同様に、導電性材料１６，２０、例えば再びポリシリコンが設けられている。このようにして上方のポリシリコン路が形成される。上方のポリシリコン路も下方のポリシリコン路も好ましくはトレンチ１４の長さ全体にわたって延在している。トレンチ長手方向で見たときのトレンチ端部には、図示されていない複数の電気コンタクトが設けられており、これらの電気コンタクトを用いて、ポリシリコン路のゲート電極１６としての機能又は抵抗路２０としての機能に応じ、これらのポリシリコン路を接続することができる。
図１には、本発明に係る半導体デバイス１０の第１の実施形態が断面図に示されている。図から分かるように、基板１２に垂直構造として複数のトレンチ１４．１，１４．２，１４．３が設けられている。各トレンチ１４．１，１４．２，１４．３は、高さｈ１まで導電性材料で充填されており、この導電性材料を、相応の電気的接続によって、即ち、例えば図示されていないソース電極との短絡によって、フィールドプレート２８として使用可能である。当該導電性材料は、例えばポリシリコンであってよく、この場合、下方のポリシリコン路を形成する。高さｈ１から高さｈ２までの間にも同様に、導電性材料１６，２０、例えば再びポリシリコンが設けられている。このようにして上方のポリシリコン路が形成される。上方のポリシリコン路も下方のポリシリコン路も好ましくはトレンチ１４の長さ全体にわたって延在している。トレンチ長手方向で見たときのトレンチ端部には、図示されていない複数の電気コンタクトが設けられており、これらの電気コンタクトを用いて、ポリシリコン路のゲート電極１６としての機能又は抵抗路２０としての機能に応じ、これらのポリシリコン路を接続することができる。
導電性材料１６，２０は、ゲート電極１６及びゲート前置抵抗２０の双方として使用可能である。即ち、ゲート電極１６は上述した第１のセクションに対応し、ゲート前置抵抗２０は上述した第２のセクションに対応する。図１には、全部で三つのトレンチ１４．１，１４．２，１４．３を有する実施形態が示されている。トレンチ１４．２，１４．３では上方のポリシリコン路がゲート電極１６として用いられるのに対して、左側のトレンチ１４．１では上方のポリシリコン路はゲート前置抵抗２０として用いられる。同様に、任意の異なる数のトレンチ１４、及び、ポリシリコン路１６，２０の使用状態の考え得る総ての組合せが可能である。
トレンチ１４の壁とポリシリコン路１６，２０との間には、いずれの場合にも、電気的絶縁性材料２２の薄層、例えば酸化物、特にケイ素酸化物の薄層が存在している。同様に、二つのポリシリコン路１６，２０も電気的絶縁性材料の薄層２４によって相互に電気的に絶縁されている。従って、トレンチ１４内に設けられているポリシリコン路１６，２０は、基板１２内に設けられている半導体デバイス１０の活性領域から電気的に完全に絶縁されている。このため、ポリシリコン路１６，２０と半導体デバイス１０の活性領域との間には電流は流れない。
図２には、ＭＯＳＦＥＴとして構成された本発明に係る半導体デバイス１０の第２の実施形態の断面図が示されている。図示されているように、ここでも、基板１２と、トレンチ１４と、フィールドプレートとして利用される下方のポリシリコン路２８と、ここではゲート電極として接続される上方のポリシリコン路１６と、絶縁性材料３０とが存在する。さらに図から分かるように、ドレインコンタクト３４を通る電気的接続の出発点である下方のメタライゼーション部３２と、ソースコンタクト３８を通る電気的接続の起点である上方のメタライゼーション部３６とが設けられている。ゲートコンタクト１８も概略的にではあるが示されている。
同様に、半導体デバイスの個々の素子間、特にソース端子及びドレイン端子及びゲート端子間に生じてＭＯＳＦＥＴの挙動に影響する種々の容量が記号的に示されている。ソース領域４０は、図示されていない電気的接続線路によってフィールドプレート２８に短絡されているので、容量Ｃｇｓ，Ｃｄｓは並列接続されたそれぞれ二つの回路記号で示されている。各記号はそれぞれソース領域４０によって形成される容量成分とフィールドプレート２８によって形成される容量成分とを表している。それに対して、本発明で特に重要なのは、図では斜行線によって示されている、ゲート電極１６とドレインコンタクト３４から出る導体路との間の容量Ｃｇｄである。なぜなら、これが上述したミラー容量となるからである。
分かり易くするために、図３に、個々の容量とゲート前置抵抗Ｒｇとの関係を明らかにする等価回路図が示されている。但し、ゲート前置抵抗Ｒｇは図２には示されていない。当該ゲート前置抵抗は、他のトレンチに設けられる一つ又は複数の上方のポリシリコン路１６によって形成される。
図３と組み合わせられる図４に即して、自己補償の原理を説明する。図４には、本発明に係る半導体デバイス１０を製造する際の中間ステップの断面が示されている。既に基板１２にトレンチ１４．１，１４．２が形成され、酸化物層４２が設けられている。続いて、トレンチ１４．１，１４．２にポリシリコンが充填されている。その後、ポリシリコン２８は、酸化物層４２とともに、例えばエッチングプロセスによって高さｈ１まで除去されている。ここで、高さｈ１の正確な値は厳密には制御不能なプロセスパラメータに依存するので、高さｈ１の値には或る程度のばらつきが生じる。
次のプロセスステップでは、薄い酸化物層があらためて形成された後、再びトレンチ１４にポリシリコンが充填され、これにより上方のポリシリコン路が形成される。当該ポリシリコン路の体積は高さｈ１に直接に関連する。即ち、高さｈ１が大きい値を有する場合、上方のポリシリコン路１６の占める体積、ひいてはポリシリコン路１６の質量は、あたかも高さｈ１が小さい値を有するかのごとく小さくなる。なぜなら、高さｈ２が固定されていて、トレンチ１４の上方の境界のみに依存するからである。この場合、質量が小さくなることによって、ゲート電極として用いられるポリシリコン路と、半導体デバイス１０がＭＯＳＦＥＴとして利用されるときのソース領域との間の容量Ｃｇｄは小さくなる。これに対して、上方のポリシリコン路１６がゲート前置抵抗Ｒｇとして用いられる場合には、ポリシリコン路１６の質量が小さくなると抵抗の断面積も小さくなるので、抵抗値が大きくなる。小さい容量Ｃｇｄは半導体デバイス１０のスイッチング時間を加速する方向に作用し、一方、大きな抵抗値Ｒｇｄは緩慢なスイッチング時間を生じさせる。このように、これら二つの効果が少なくとも部分的に打ち消し合うため、プロセス変動が依然として存在したとしても、種々のデバイス１０のスイッチング特性の均一化が達成される。
図５には、例として実験されたウェーハ上の個々のデバイスの位置に依存した抵抗値Ｒｇｓの分布が示されている。通例に従い、同一の複数のデバイスが共通のウェーハ上に形成された。続いて、個々のデバイスに対してＲｄｓが求められ、ウェーハ上のデバイス位置を表すｙ座標に対してプロットされた。
同様に、図６では、個々のデバイスに対するＣｇｄが求められ、ウェーハ上のｙ座標に対してプロットされている。二つのグラフから、ウェーハの縁領域で平均値から相対的に大きな偏差が生じており、ウェーハの中央領域でＲｇｓ，Ｃｇｄの値がそれぞれ相対的に一定であることが分かる。抵抗値Ｒｇｓは、ウェーハの縁部に向かって低下しているのに対し、容量値Ｃｇｄは増大している。このことから、縁領域に形成されるポリシリコン路の体積の方が大きいことを推定することができる。
図７では、図５，図６の２種類の値が相互に比較されている。実験された個々のデバイスの総てが、求められたＲｇｓ，Ｃｇｄの値に即してグラフにプロットされている。図７では、基本的にＲｇｓ，Ｃｇｄの値が強く相関するという同様の特性を示す二つの異なるウェーハが実験された。Ｒｇｓの値が小さくなるとＣｇｄの値が大きくなり、逆も真である。二つの特性量の変化の相互作用に基づいて自己補償が行われる。これにより、得られるＭＯＳＦＥＴのスイッチング特性における偏差は、従来のＭＯＳＦＥＴよりも小さくなる。
Claims (11)
- 半導体デバイス（１０）であって、
前記半導体デバイス（１０）の活性領域から電気的に絶縁された複数のトレンチ（１４．１，１４．２，１４．３）を有する基板（１２）を備え、
前記複数のトレンチ（１４．１，１４．２，１４．３）のうちの少なくとも一つの第１のトレンチ（１４．１）に、トレンチ長手軸線方向に沿って、第１の導電性材料の第１のセクション（１６）が埋め込まれており、
前記第１のセクション（１６）は、第１の電気コンタクト（１８）への電圧印加時にＭＯＳ構造のゲート電極として機能するように、前記第１の電気コンタクト（１８）に接続されており、
前記第１のトレンチ（１４．１）、及び／又は、前記複数のトレンチ（１４．１，１４．２，１４．３）のうちの第２のトレンチ（１４．２）に、前記トレンチ長手軸線方向に沿って、第２の導電性材料の第２のセクション（２０）が埋め込まれている、
半導体デバイス（１０）において、
前記第２のセクション（２０）は、当該第２のセクション（２０）の第１の端部が前記第１の電気コンタクト（１８）に電気的に接続され、かつ、当該第２のセクション（２０）の第２の端部が前記第１の導電性材料の前記第１のセクション（１６）に電気的に接続されるように、前記第１のセクション（１６）に対する前置抵抗として電気的に接続されており、
前記第１のセクション（１６）と前記第２のセクション（２０）とは、前記複数のトレンチ（１４．１，１４．２，１４．３）のうちの共通のトレンチ（１４）に設けられており、かつ、相互に電気的に絶縁されている、
ことを特徴とする半導体デバイス（１０）。 - 前記第１のセクション（１６）と前記第２のセクション（２０）とは、同一の断面積を有する、
請求項１に記載の半導体デバイス（１０）。 - 前記第２のセクション（２０）は、電気的に相互に直列に接続された複数のサブセクションから形成されており、かつ、複数のトレンチ（１４）に延在している、
請求項１又は２に記載の半導体デバイス（１０）。 - 前記半導体デバイス（１０）は、当該半導体デバイス（１０）の表面に形成された第２の電気コンタクト（３８）を有しており、
少なくとも一つの前記第２のセクション（２０）は、前記第２の電気コンタクト（３８）と前記基板（１２）との間に設けられている、
請求項１乃至３のいずれか一項に記載の半導体デバイス（１０）。 - 活性の半導体領域のうち、前記第２のトレンチ（１４）に接する領域には、ドープ物質が存在しない、
請求項１乃至４のいずれか一項に記載の半導体デバイス（１０）。 - 前記第１のセクション（１６）と前記第２のセクション（２０）とは、それぞれポリシリコンから形成されている、
請求項１乃至５のいずれか一項に記載の半導体デバイス（１０）。 - 前記第１のトレンチ（１４．１）及び前記第２のトレンチ（１４．２）を含む前記複数のトレンチ（１４．１，１４．２，１４．３）のうちの少なくとも一つのトレンチは、第１の高さｈ１まで、第３の導電性材料によって充填されており、
前記第１のセクション（１６）及び／又は前記第２のセクション（２０）は、前記第１の高さｈ１と当該第１の高さｈ１を上回る第２の高さｈ２との間に延在している、
請求項１乃至６のいずれか一項に記載の半導体デバイス（１０）。 - 前記第３の導電性材料は、フィールドプレート（２８）として機能する下方セクションを形成している、
請求項７に記載の半導体デバイス（１０）。 - 半導体デバイス（１０）の製造方法であって、
ａ．半導体基板（１２）を準備するステップと、
ｂ．前記半導体基板（１２）に複数のトレンチ（１４）を形成するステップと、
ｃ．前記各トレンチ（１４）の形成によってパターニングされた基板表面に第１の絶縁層（２２）を形成するステップと、
ｄ．前記各トレンチ（１４）にそれぞれ導電性の少なくとも一つの上方セクション（１６，２０）が形成されるように、前記各トレンチ（１４）に上方セクション用導電性材料を充填するステップと、
ｅ．前記上方セクション（１６，２０）の上方に第２の絶縁層（３０）を形成するステップと、
ｆ．前記複数のトレンチ（１４）のうちの少なくとも一つの第１のトレンチ（１４．１）の前記上方セクション（１６）である第１のセクション（１６）を、当該第１のセクション（１６）がＭＯＳ構造のゲート電極（１６）として機能することができるように、電気的に接続するステップと、
ｇ．前記複数のトレンチ（１４）のうちの第２のトレンチ（１４．２）の少なくとも前記上方セクション（２０）である第２のセクション（２０）を、当該第２のセクション（２０）が前記ＭＯＳ構造の前記ゲート電極（１６）に対する前置抵抗（２０）として機能することができるように、電気的に接続するステップと、
を含み、
前記第１のセクション（１６）と前記第２のセクション（２０）とは、前記複数のトレンチ（１４．１，１４．２，１４．３）のうちの共通のトレンチ（１４）に設けられており、かつ、相互に電気的に絶縁されている、
方法。 - 前記ステップｃの後、前記ステップｄの前に、
ｋ．前記上方セクション（１６，２０）の下方に導電性の下方セクション（２８）が形成されるように、前記各トレンチ（１４）に下方セクション用導電性材料を充填するステップと、
ｌ．前記導電性の下方セクション（２８）の前記下方セクション用導電性材料の一部をエッチングプロセスによって高さｈ１まで除去するステップと、
ｍ．前記導電性の下方セクション（２８）と前記導電性の上方セクション（１６，２０）との間に絶縁性の分離層（２４）を形成するステップと、
を含む、
請求項９に記載の方法。 - 請求項１乃至８のいずれか一項記載の半導体デバイス（１０）を少なくとも一つ含む、車両用制御装置。
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