CN106910772B - 半导体结构元件及用于制造半导体结构元件的方法以及用于车辆的控制装置 - Google Patents
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Abstract
本发明涉及半导体结构元件(10)，它具有多个沟槽及设置在这些沟槽中的一种导电材料的区段(16，20)。导电材料(16)根据沟槽型MOSFET被用作栅极电极。没有用作栅极电极的一部分印制导线被电绝缘及用作栅极串联电阻(20)。此外还提出用于制造这种半导体结构元件(10)的方法及用于车辆的控制装置。
Description
技术领域
本发明涉及一种半导体结构元件及一种用于制造半导体结构元件的方法以及一种用于车辆的控制装置。
背景技术
现代半导体开关——例如MOSFET(金属氧化物半导体场效应晶体管，英语：Metal-Oxide-Semiconductor Field Effect Transistor)或功率MOSFET以非常小的栅极-漏极电容来设计，因为这有利于漏极电压反馈到栅极上。也称为密勒电容的栅极-漏极电容在开关过程期间导致栅极电压保持恒定的阶段，即所谓的密勒平台(Miller-Plateau)。该效应使开关过程变慢，因此试图根据可能性来消除密勒电容，即尽可能地降低密勒电容。
为了对MOSFET的开关速度产生影响，还公知了，在接线时设置栅极串联电阻。较大的栅极串联电阻导致密勒平台的较大时间延长且因此导致较慢的开关过程。栅极串联电阻通常实施为与MOSFET分开的单独元件并且例如安装在印制电路板上，这导致更高的生产成本。
此外，生产过程中不可避免的尺寸差异(Streuungen)导致密勒电容的变化。这尤其也在栅极电极的几何形状变化时出现，所述几何形状变化对电极的体积具有直接的影响。结果仍可出现其它方面相同的部件的开关特性上的差异，这是不希望的。
此外公知了在半导体芯片上制造及使用电阻的各种可能性。US 2011/0318897 A1描述了一种STI工艺(“shallow trench isolation”：浅沟槽隔离)，在所述STI工艺中，沟槽(Trench/Graben)用多晶硅来填充及用绝缘材料来覆盖。这里多晶硅用作电阻。这样制造的电阻可用作集成电路中的精确电阻。
US 2010/0327348 A1描述了功率MOSFET中的电阻量值的有针对性的影响，以便改善部件的电子特性。
在JP 2006/319241 A中描述了一种通过将集成在半导体衬底中的电阻扩散到中间沟槽(英文：Trench)中的用于绝缘的方法。
发明内容
根据本发明提供了一种半导体结构元件，其具有衬底，该衬底具有多个与半导体结构元件的有源区域电绝缘的沟槽，其中，在至少一个第一沟槽中沿该沟槽的纵轴线引入导电材料的第一区段，该第一区段与第一电接通部这样地连接，使得在施加电压到该第一电接通部上的情况下该第一区段充当MOS结构的栅极电极，其中，在第一沟槽和/或在第二沟槽中沿沟槽的纵轴线引入导电材料的第二区段。根据本发明的半导体结构元件的特征在于：第二区段的第一端部与第一电接通部电连接并且第二区段的第二端部与导电材料的第一区段电连接。优选地，第二区段电连接为第一区段的串联电阻且因此连接为栅极串联电阻。这种半导体结构元件尤其适于实现用于车辆的控制装置。
根据本发明的用于制造半导体结构元件的方法基本上包括以下步骤：
a.提供半导体衬底，
b.在半导体衬底中开设多个沟槽，
c.在通过沟槽结构化的衬底表面上制造第一绝缘层，
d.用导电材料这样地填充沟槽，使得在沟槽中分别形成至少一个导电的上区段，
e.在上区段上方制造第二绝缘层，
f.这样电接通至少一个第一沟槽的上区段，使得该上区段可以充当MOS结构的栅极，
g.这样电接通至少一个第二沟槽的上区段，使得该上区段可以充当MOS结构的栅极的串联电阻。
本发明的优点
根据本发明的半导体结构元件具有如下优点：栅极串联电阻与密勒电容技术上耦合。该半导体结构元件尤其可被用作功率半导体，例如被用作功率MOSFET(英文：PowerMOSFET)。
栅极串联电阻单片地集成到半导体衬底中及自动地补偿密勒电容的变化。因此，由于过程尺寸差异带来的MOSFET的密勒电容的量值方面的不均匀性对时间开关特性无影响或仅仅极其轻微地影响，因为过程引起的密勒电容变化同时导致栅极串联电阻的变化并且这两种变化对开关时间起相反作用，使得它们至少部分地补偿。时间常数τ＝RC在很大程度上保持不变。因此可实现开关特性的对称及开关时间差异的减小。同样地，通过在Cgd上的反馈避免振荡的倾向。如果将多个根据本发明的MOSFET形式的半导体结构元件相互并联连接，则与过程尺寸差异无关地实现对称的开关特性。可以省去外部的补偿接线，例如借助R环节或RC环节的补偿接线。
通过在空间上紧邻栅极地设置栅极串联电阻使寄生电容降低，并且开关特性得到改善。与具有外部的且因此不受制造过程影响的栅极串联电阻但具有由过程引起的可变的密勒电容的传统的MOSFET相比，通过自补偿作用还实现多个并联连接的功率MOSFET的更均匀的电流消耗。此外现在可省去以前所必需的外部的栅极串联电阻，这带来了成本上的优势。
第一绝缘层优选是氧化层。其不一定作为附加层进行沉积而是例如可通过热氧化由现有的衬底材料来构造。
导电材料的第一区段优选充当栅极电极，而导电材料的第二区段可被用作栅极串联电阻。在其中布置有导电材料的第一区段及第二区段的沟槽优选具有至少基本上垂直于衬底表面延伸的壁及基本上平行于衬底表面延伸的底。可特别简单地制造沟槽。制造沟槽的一种可行方案是使用开槽技术(Recess-Technik)。导电材料优选是高掺杂的多晶硅，例如高掺杂的退化(entartet)的多晶硅。
导电材料的这些区段优选具有基本上矩形的横截面，该横截面有利地沿沟槽纵轴线是不变的。印制导线则可简单地通过导电材料的均匀沉积来制造。
第一电接通部优选可从半导体结构元件的外面来接通，例如通过金属化。该半导体结构元件则可从外部来接线并且被集成在电路中。在通常情况下导电材料的第一区段及导电材料的第二区段布置在不同的沟槽中。在此情况下首先相同地制造相应的沟槽并且通过外部接线达到其不同的功能。在后面还要详细解释的实施方式中还可以是：不仅第一区段而且第二区段布置在共同的沟槽中。在此情况下当然必须使这两个区段相互电绝缘。
尤其通常将半导体材料的如下区域视作有源区域：在该区域中存在pn结并且在该区域中在运行中载流子浓度可变化。该有源区域尤其设有掺杂。
有利的也可以是：第一区段及第二区段在过程精确度的范围内具有相同的横截面。这样可得到自补偿质量的改善。在横截面不同的情况下虽然也定性地产生一定的自补偿，但横截面的调整可通过栅极串联电阻的改变实现对密勒电容变化的尽可能精确的补偿。这里作为横截面可理解为如下面的形式：其作为截面通过垂直于沟槽纵轴线的平面来得到。尤其当借助相同的过程制造两个可比较的元件时，两个横截面可被视为相同的，名义上即实际上相同的。横截面之间的区别仅由过程波动产生。
在一种特别的实施方式中设置：第二区段由多个相互串联电连接的部分区段组成并且在多个沟槽上延伸，使得以有利的方式实现匹配电阻轨长度的可能性并因此实现匹配电阻量值的可能性。两个部分区段则可通过外部的导电连接部相互连接。例如也可使用多个相互并列的沟槽并且相互回曲形地
连接这些沟槽。还可考虑：在沟槽内彼此叠置第二区段的多个部分区段。也可以使这些部分区段例如回曲形地相互连接。可在沟槽内产生电阻轨，该电阻轨总体上比沟槽长，使得可灵活地调节所产生的电阻的电阻值。然而在此情况下必须使各个部分区段相互绝缘，这意味着较高的生产开销。
替代地有利地设置：半导体结构元件具有构造在表面上的第二电接通部，其中，至少一个第二区段布置在第二电接通部与衬底之间。第二接通部可平面地构造并且例如被用作源极电极。直接置于源极电极下面的沟槽通常不被用于MOSFET的有源区域。因此这些沟槽用于栅极串联电阻能够实现更好地利用半导体结构元件的面积或本发明的集成，而无需耗费其它的资源。因此通过将位于边缘上或源极电极下的沟槽用于栅极电阻避免了产率损失，该产率损失在否则使用在其它情况下应用的沟槽时可能出现。也可使用漏极电极来取代源极电极，以便在其下面布置用作栅极串联电阻的沟槽。
有利的是：有源半导体区的邻接第二沟槽的区域不具有掺杂，尤其不具有注入的电子施主或电子受主。当导电材料的第二区段布置在第二沟槽中时，则纯无源地使用该沟槽及衬底的邻接区域，使得不需要掺杂。制造过程则可更经济地进行。
本发明的一种实施方式设置：第一区段及第二区段布置在共同的沟槽中并且相互电绝缘。于是不仅将栅极串联电阻而且将栅极电极节省位置地布置在同一沟槽中。尤其可在沟槽纵向上进行相应的结构化，使得沟槽被划分成第一纵向区段及第二纵向区段，在第一纵向区段中布置有导电材料的第一区段并且在第二纵向区段中布置有导电材料的第二区段。在两个区段之间则必需具有优选覆盖沟槽的整个横截面的电绝缘材料层。
本发明的一种扩展方案设置：沟槽中的至少一个用第一导电材料填充直至第一高度h1，并且第一区段和/或第二区段在第一高度h1与位于第一高度h1以上的第二高度h2之间延伸。直至高度h1的下区域则可作为场板来接线，而在高度h1与高度h2之间的上区域用作栅极电极和/或栅极串联电阻。因此也可用简单的方式方法将场板集成到根据本发明的半导体结构元件中。
根据本发明的方法的一种优选实施方式设置：在步骤c)后及步骤d)前实施以下步骤：
h.用导电材料填充沟槽，使得形成下导电区段，
i.借助蚀刻工艺去除下导电区段的导电材料的一部分直至高度h1，
j.在下导电区域与上导电区段之间制造绝缘分隔层。
如上所述，下导电区段则可被用作场板。
本发明的有利的扩展方案在从属权利要求中说明并在说明书中描述。
附图说明
借助附图及以下的说明更详细地解释本发明的实施例。附图示出：
图1：根据本发明的半导体结构元件的第一实施方式的横截面图；
图2：根据本发明的半导体结构元件的第二实施方式的横截面图；
图3：MOSFET的等效电路；
图4：用于制造根据本发明的半导体结构元件的中间步骤的横截面图；
图5：特征量Rgs在晶片上的分布的图；
图6：特征量Cgd在晶片上的分布的图；
图7：晶片上的各个点的Rgs与Cgd之间的相互关系的图。
具体实施方式
在图1中以横截面表示根据本发明的半导体结构元件10的第一实施例。可以看到衬底12，在所述衬底中作为垂直结构存在沟槽14.1、14.2及14.3。沟槽14.1、14.2及14.3用一种导电材料填充直到高度h1，该材料通过相应的接通——例如通过与未示出的源极电极的短接可被用作场板28。该导电材料例如可以是多晶硅并且构成下多晶硅轨。在高度h1与高度h2之间也存在导电材料16、20，例如也是多晶硅。以此方式构成上多晶硅轨。不仅上多晶硅轨而且下多晶硅轨优选地在沟槽14的整个长度上延伸。在沟槽纵向上看，在沟槽的端部上存在未示出的电接通部，借助这些电接通部可将这些多晶硅轨根据它们的功能接线为栅极电极16或电阻轨20。
导电的材料16、20既可作为栅极电极16也可作为栅极串联电阻20来使用。因此栅极电极16相应于上面所述的第一区段，并且栅极串联电阻20相应于上面所述的第二区段。图1中示出具有总共三个沟槽14.1、14.2及14.3的实施例。在沟槽14.2及14.3中上面的多晶硅轨被用作栅极电极16，而在右面的沟槽14.1中上面的多晶硅轨被用作栅极串联电阻20。任意其它数目的沟槽14及多晶硅轨16、20的任意可考虑的使用组合也是可能的。
在沟槽14的壁与多晶硅轨16、20之间总是具有电绝缘材料22的薄层，该材料例如为氧化物，尤其为氧化硅。以相同的方式两个多晶硅轨16、20借助电绝缘材料24的薄层相互电绝缘。因此，布置在沟槽14中的多晶硅轨16、20完全与半导体结构元件10的布置在衬底12中的有源区域电绝缘。因此，在多晶硅轨16、20与半导体结构元件10的有源区域之间不流过电流。
图2示出根据本发明的半导体结构元件10的第二实施例的横截面，该半导体结构元件实施为MOSFET。又示出衬底12、沟槽14、作为场板使用的下多晶硅轨28、这里作为栅极电极连接的上多晶硅轨16及绝缘材料30。此外可看到下金属化层32及上金属化层36，所述下金属化层是通过漏极接通部34的接通的出发点(Ausgangspunkt)，所述上金属化层是通过源极接通部38的接通的出发点。还示意性地表示出栅极接通部18。
同样象征地表示出不同的电容，它们存在于该半导体结构元件的各个元件之间，即尤其在用于源极、漏极及栅极的连接端之间，并影响MOSFET的特性。源极区域40与场板28通过未示出的电连接部短接，使得电容Cgs及Cds分别包含两个并联连接的电路符号，其中，一个代表与源极区域40构造的相应电容部分，一个代表与场板28构造的电容部分。而对于本发明特别重要的是在该图中对角地表示的、栅极电极16与由漏极接通部34引出的导线之间的电容Cgd，因为它代表上面已述的密勒电容。
为了清楚起见在图3中表示出等效电路图，在该等效电路图中各个电容以及栅极串联电阻Rg之间的关系更清楚。而在图2中未表示出栅极串联电阻Rg。该栅极串联电阻由布置在其它沟槽中的一个或多个上多晶硅轨16构成。
现在借助图4结合图3来阐明自补偿的原理。图4表示用于制造根据本发明的半导体结构元件10的中间步骤的横截面图。在衬底12中已制造出沟槽14.1、14.2并设有氧化层42。接着以多晶硅填充了沟槽14.1、14.2。然后将多晶硅28与氧化层42一起去除直到高度h1，例如通过蚀刻工艺来去除。在此，高度h1的确切的值取决于不可精确控制的过程参数，使得高度h1的值经受一定的尺寸差异。
现在在另一过程步骤中在重新产生薄的氧化层后再用多晶硅填充沟槽14，使得形成上多晶硅轨。该多晶硅轨的体积与高度h1直接相关：与当高度h1具有较小的值时相比，如果高度h1有较大的值，则被上多晶硅轨16占有的体积且因此多晶硅轨16的质量更小，因为高度h2是固定的并且仅取决于沟槽14的上边界。在此，较小的质量导致在用作栅极电极的多晶硅轨与用作MOSFET的半导体结构元件10的源极区域之间的较小的电容Cgd。而如果上多晶硅轨16被用作栅极串联电阻Rg，则通过多晶硅轨16的较小质量得到该电阻的较小的横截面且因此得到较大的电阻。较小的电容Cgd对半导体结构元件10的开关时间起到加速的作用，而Rgd的较大电阻值导致较慢的开关时间。因此这两个效应至少部分地补偿，这导致——尽管总是存在过程波动——不同的部件10的开关特性的均匀化。
图5示出Rgs的电阻值根据作为示例研究的晶片上的单个部件的位置的分布。如通常那样，在共同的晶片上制造了多个相同的结构元件。接着对于各个元件求取了并且相对于晶片上的结构元件的位置的y坐标描绘了Rds。
类似地在图6中相对于晶片上的y坐标描绘各个结构元件的Cgd的值。在两个图中示出：晶片的边缘区域上存在与平均值相对大的偏差，而在晶片的中间区域中Rgs及Cgd的值分别相对恒定。电阻值Rgs向着晶片的边缘减小，而电容Cgd的值向着晶片的边缘增大，这可推断出在边缘区域中所产生的多晶硅轨的较大体积。
在图7中现在使图5及6中的两种值相互形成关系。借助所求取的Rgs及Cgd的值将每个研究的单个部件绘制到图中。对于图7研究了两个不同的晶片，这两个晶片基本上示出相同的特性：Rgs与Cgd的值强烈地相关。Rgs的较小值导致Cgd的较大值并反之亦然。基于这两个特征量的变化的相反影响实现自补偿，使得与传统的MOSFET相比最终的MOSFET在其开关特性方面示出更小的偏差。
Claims (11)
1.一种半导体结构元件(10)，其具有衬底(12)，该衬底具有多个与所述半导体结构元件(10)的有源区域电绝缘的沟槽(14.1，14.2，14.3)，其中，所述沟槽(14.1，14.2，14.3)包括至少一个第一沟槽(14.1)和第二沟槽(14.2)，其中，在所述至少一个第一沟槽(14.1)中沿该沟槽的纵轴线(L)引入导电材料的第一区段(16)，该第一区段与第一电接通部(18)这样连接，使得在施加电压到该第一电接通部(18)上的情况下该第一区段充当MOS结构的栅极电极，其中，在该第一沟槽(14.1)和/或在所述第二沟槽(14.2)中沿所述沟槽的纵轴线引入所述导电材料的第二区段(20)，
其特征在于，
所述第二区段(20)作为所述第一区段(16)的串联电阻这样地电连接，使得所述第二区段(20)的第一端部与所述第一电接通部(18)电连接并且所述第二区段(20)的第二端部与所述导电材料的所述第一区段(16)电连接，
其中，所述第一区段(16)及所述第二区段(20)布置在共同的沟槽(14)中并且相互电绝缘。
2.根据权利要求1所述的半导体结构元件(10)，其中，所述第一区段(16)及所述第二区段(20)具有基本上相同的横截面。
3.根据权利要求1或2所述的半导体结构元件(10)，其中，所述第二区段(20)由多个相互串联电连接的部分区段组成并且在多个沟槽(14)上延伸。
4.根据权利要求1或2所述的半导体结构元件(10)，其中，所述半导体结构元件(10)具有构造在表面上的第二电接通部(38)，其中，至少一个第二区段(20)布置在所述第二电接通部(38)与所述衬底(12)之间。
5.根据权利要求1或2所述的半导体结构元件(10)，其中，有源半导体区的邻接所述第二沟槽(14)的区域不具有掺杂。
6.根据权利要求1或2所述的半导体结构元件(10)，其中，所述第一区段(16)及所述第二区段(20)分别由多晶硅组成。
7.根据权利要求1或2所述的半导体结构元件(10)，其中，所述沟槽中的至少一个用第一导电材料填充直至第一高度h1，并且所述第一区段(16)和/或所述第二区段(20)在所述第一高度h1与位于所述第一高度h1以上的第二高度h2之间延伸。
8.根据权利要求1或2所述的半导体结构元件(10)，其中，在所述沟槽(14)中的至少一个中在所述第一区段(16)的下面存在导电材料的下区段，该下区段充当场板(28)。
9.一种用于制造半导体结构元件(10)的方法，该方法具有以下步骤：
a.提供半导体衬底(12)，
b.在所述半导体衬底(12)中开设多个沟槽(14)，其中，所述沟槽包括至少一个第一沟槽和第二沟槽，其中，
c.在通过所述沟槽(14)结构化的衬底表面上制造第一绝缘层(22)，
d.用导电材料这样地填充所述沟槽(14)，使得在所述沟槽中分别形成至少一个导电的上区段(16，20)，
e.在所述上区段(16，20)上方制造第二绝缘层(30)，
f.这样电接通所述至少一个第一沟槽的上区段(16)，使得该上区段作为第一区段能够充当MOS结构的栅极电极(16)，
g.这样电接通所述第二沟槽的至少一个上区段(20)，使得该至少一个上区段作为第二区段能够充当所述MOS结构的所述栅极电极(16)的串联电阻，
其中，所述第一区段(16)及所述第二区段(20)布置在共同的沟槽(14)中并且相互电绝缘。
10.根据权利要求9所述的方法，其中，在步骤c)后及步骤d)前实施以下步骤：
k.用导电材料填充所述沟槽，使得形成下导电区段(28)，
l.借助蚀刻工艺去除所述下导电区段(28)的导电材料的一部分直至高度h1，
m.在所述下导电区段与所述导电的上区段之间制造绝缘分隔层(24)。
11.一种用于车辆的控制装置，该控制装置包括至少一个根据权利要求1至8中任一项所述的半导体结构元件(10)。
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