JP2004281918A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】抵抗値の安定した抵抗体を備えた半導体装置及びその製造方法を提供する。
【解決手段】抵抗体形成領域の半導体基板１にトレンチ５が形成されている。トレンチ５内に、酸化膜７を介して、抵抗体９及び低抵抗ポリシリコン領域１１，１１が形成されている。半導体基板１上全面にＮＳＧ膜２３及びＢＰＳＧ膜２５が形成され、ＢＰＳＧ膜２５上に、抵抗体９の形成領域に対応して、金属層３１が形成されている。抵抗体９は半導体基板１に形成されたトレンチ５の内部に形成されているので抵抗体９上の絶縁層との接触面積を小さくすることができ、さらに、抵抗体９上にＮＳＧ膜２３及びＢＰＳＧ膜２５を介して金属層３１を備えているので金属層３１よりも上層側からの抵抗体９への不純物イオンや電荷、水分、水素などの侵入を防止することができ、抵抗体９の抵抗値の安定化を図ることができる。
【選択図】 図１
【解決手段】抵抗体形成領域の半導体基板１にトレンチ５が形成されている。トレンチ５内に、酸化膜７を介して、抵抗体９及び低抵抗ポリシリコン領域１１，１１が形成されている。半導体基板１上全面にＮＳＧ膜２３及びＢＰＳＧ膜２５が形成され、ＢＰＳＧ膜２５上に、抵抗体９の形成領域に対応して、金属層３１が形成されている。抵抗体９は半導体基板１に形成されたトレンチ５の内部に形成されているので抵抗体９上の絶縁層との接触面積を小さくすることができ、さらに、抵抗体９上にＮＳＧ膜２３及びＢＰＳＧ膜２５を介して金属層３１を備えているので金属層３１よりも上層側からの抵抗体９への不純物イオンや電荷、水分、水素などの侵入を防止することができ、抵抗体９の抵抗値の安定化を図ることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に半導体材料からなる抵抗体を備えた半導体装置及びその製造方法に関するものである。本発明が適用される半導体装置としては、例えば電圧検出回路や定電圧発生回路などのアナログＩＣ（集積回路）を備えた半導体装置を挙げることができる。
【０００２】
【従来の技術】
従来、アナログＩＣの高抵抗負荷型素子などに用いられるポリシリコン膜からなる抵抗体は、半導体基板表面に形成された酸化膜などの絶縁膜上に形成されている（例えば、特許文献１参照。）。
【０００３】
図１６は従来の半導体装置を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図、（Ｃ）は（Ａ）のＹ−Ｙ位置での断面図である。（Ａ）では、層間絶縁層の図示は省略している。
【０００４】
シリコン基板からなる半導体基板１上に、素子分離用のＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）酸化膜３が形成されている。
抵抗体形成領域のＬＯＣＯＳ酸化膜３上に、ポリシリコンパターンからなる抵抗体８７が形成されている。抵抗体８７の両端に、抵抗体８７の電位をとるための低抵抗ポリシリコン膜８９が形成されている。
【０００５】
ＬＯＣＯＳ酸化膜３で囲まれたＭＯＳトランジスタ形成領域の半導体基板１上に、ゲート酸化膜１５を介して、ゲート電極１７が形成されている。ＭＯＳトランジスタ形成領域の半導体基板１に、ゲート電極１７の形成領域を挟んで、ソース拡散層１９及びドレイン拡散層２１が形成されている。
【０００６】
抵抗体８７上及びゲート電極１７上を含む半導体基板１上全面に、下層がＮＳＧ（ｎｏｎ−ｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜２３、上層がＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜２５からなる層間絶縁層が形成されている。
ＮＳＧ膜２３及びＢＰＳＧ膜２５には、抵抗体９の両端に設けられた低抵抗ポリシリコン膜８９，８９、ゲート電極１７、ソース拡散層１９及びドレイン拡散層２１に対応して接続孔２７が形成されている。
【０００７】
ＢＰＳＧ膜２５上及び接続孔２７内に金属配線層２９が形成されている。
金属配線層２９上及び金属層３１上を含むＢＰＳＧ膜２５上に例えば下層がＰＳＧ（ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜３３、上層がＳｉＮ（ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ）膜３５からなるパッシベーション膜が形成されている。
【０００８】
図１６に示した抵抗体８７の形成方法として、ＬＯＣＯＳ酸化膜３上を含む半導体基板１上全面にポリシリコン膜を形成し、そのポリシリコン膜に不純物のイオン注入を行なった後、写真製版技術とエッチング技術によりパターニングして形成する方法を挙げることができる。
【０００９】
抵抗体用のポリシリコン層に注入する抵抗値制御用の不純物の種類や量は、目標とする抵抗値に合わせて決定される。ポリシリコン膜をパターニングして抵抗体を形成した後、注入した不純物を拡散させるために熱処理を行なう。
【００１０】
また、層間絶縁層をＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法で形成して、抵抗体８７を被覆している。層間絶縁層の一部にはＢＰＳＧ膜２５を用いるが、ＢＰＳＧ膜２５中のボロン及びリンが半導体基板１や抵抗体８７などに拡散しないように、ＢＰＳＧ膜２５の下層にノンドープのＮＳＧ膜２３を形成したり、不純物拡散の工程で半導体基板１表面及び抵抗体８７表面を酸化したりしている。
パッシベーション膜となるＰＳＧ膜３３やＳｉＮ膜３５はプラズマＣＶＤ法で成膜される。
【００１１】
【特許文献１】
特開平６−８５１７５号公報
【００１２】
【発明が解決しようとする課題】
しかし、上記の従来の抵抗体では、製造工程中や長時間の放置によって、ポリシリコン上の絶縁層を介して大気中の水分が浸入したり、上層の膜に含有されている不純物イオン等が抵抗体に侵入したりすることにより、抵抗体の抵抗値がばらつくという問題があった。特に、ＰＳＧ膜やＳｉＮ膜等の絶縁膜をプラズマＣＶＤ法で成膜する場合には、ＰＳＧ膜やＳｉＮ膜に含有される水素イオンの抵抗体への拡散が問題となっていた。
【００１３】
また、チップの薄片化や素子側にだけ樹脂を付けるアセンブリの出現によって、アセンブリ工程でチップが樹脂で覆われると樹脂の残留応力によるひずみが生じ、アセンブリ工程前後で抵抗体の抵抗値が変動するという不具合が生じていた。抵抗体を構成するポリシリコンのダングリングボンドに結合された水素が上記応力によって変動するためであり、その供給源はＣＶＤ酸化膜又はＣＶＤＳｉＮ膜中に残存している水素と考えられる。
【００１４】
そこで本発明は、抵抗値の安定した抵抗体を備えた半導体装置及びその製造方法を提供することを目的とするものである。
【００１５】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板に形成された溝の内部に絶縁膜を介して埋め込まれて形成された半導体材料からなる抵抗体と、上記抵抗体上に絶縁層を介して配置された金属層を備えているものである。
【００１６】
本発明の半導体装置の製造方法は、半導体材料からなる抵抗体を備えた半導体装置の製造方法であって、以下の工程（Ａ）から（Ｅ）を含む。
（Ａ）半導体基板の抵抗体形成予定領域に溝を形成する工程、
（Ｂ）上記溝の内壁表面に絶縁膜を形成する工程、
（Ｃ）上記溝の内部に半導体材料を埋め込んで抵抗体を形成する工程、
（Ｄ）上記抵抗体の形成領域を含む半導体基板上全面に絶縁層を形成する工程、
（Ｅ）上記抵抗体の形成領域を含む領域の上記絶縁層上に金属層を形成する工程。
【００１７】
本発明の半導体装置では抵抗体は半導体基板に形成された溝の内部に形成されている。本発明の半導体装置の製造方法では抵抗体を半導体基板に形成した溝の内部に形成する。したがって、絶縁膜上に形成されたポリシリコンパターンからなる従来の抵抗体に比べて、例えばＰＳＧ膜やＳｉＮ膜などの抵抗体上の絶縁層との接触面積を小さくすることができる。
さらに、本発明の半導体装置では抵抗体上に絶縁層を介して配置された金属層を備えている。本発明の半導体装置の製造方法では抵抗体の形成領域を含む領域の絶縁層上に金属層を形成する。したがって、抵抗体の形成領域に配置された金属層により、金属層よりも上層側からの抵抗体への不純物イオンや電荷、水分、水素などの侵入を防止することができる。
これらにより、抵抗体の抵抗値の安定化を図ることができる。
【００１８】
【発明の実施の形態】
本発明の半導体装置及びその製造方法において、上記半導体材料の一例としてポリシリコン及びポリシリコンゲルマニウムを挙げることができる。
【００１９】
本発明の半導体装置において、複数の上記抵抗体が配列されている領域で、それらの抵抗体の上層に配置された上記金属層によりパッド電極の一部又は全部が形成されていることが好ましい。
本発明の半導体装置の製造方法において、上記工程（Ｅ）で、複数の上記抵抗体が配列されている領域に対応して上記絶縁層上に形成する上記金属層により、パッド電極の一部又は全部を形成することが好ましい。
この半導体装置の態様及び製造方法の局面では、複数の抵抗体の上層に配置される金属配線層によりパッド電極の一部又は全部を形成する、すなわち、パッド電極下の領域に複数の抵抗体を配置する。従来、パッド電極下の領域には半導体素子を何も配置していない。したがって、パッド電極下の領域に複数の抵抗体を配置することにより、従来技術に比べてチップ面積を縮小することができる。
【００２０】
本発明の半導体装置において、上記パッド電極よりも上層側に再配線層が形成されており、上記パッド電極の形成領域とは異なる領域で上記再配線層上に外部接続端子が形成されているようにしてもよい。
本発明の半導体装置の製造方法において、上記工程（Ｅ）において上記パッド電極を形成した後、上記パッド電極の形成領域に対応して開口部をもつ第２絶縁層を形成し、上記パッド電極上及び上記第２絶縁層上に再配線層を形成し、上記パッド電極の形成領域とは異なる領域で上記再配線層上に外部接続端子を形成する工程を含むようにしてもよい。
ウェハレベルＣＳＰ（ｃｈｉｐ ｓｉｚｅ ｐａｃｋａｇｅ）など、パッド電極よりも上層側に再配線層が形成される半導体装置に本発明の半導体装置及びその製造方法を適用すれば、パッド電極には例えばワイヤボンディングなどの外部接続端子の接続処理は施されないので、パッド電極への機械的衝撃をなくすことができ、パッド電極下に配置した抵抗体へのダメージを防ぐことができる。
ここで、ＣＳＰとは、チップサイズと同等か、わずかに大きいパッケージの総称であり、高密度実装を目的としたパッケージである。また、ウェハレベルＣＳＰは、個々のチップに分割するためのダイシング前にアレイ状のパッドを作り込むＣＳＰである。
【００２１】
本発明の半導体装置が適用される半導体装置の一例として、２個以上の抵抗による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置を挙げることができる。その分割抵抗回路を構成する抵抗は、本発明の半導体装置を構成する抵抗体により構成される。
本発明の半導体装置を構成する抵抗体によれば、抵抗の抵抗値の安定化を図ることができるので、分割抵抗回路の出力電圧の精度を向上させることができる。
【００２２】
本発明の半導体装置が適用される半導体装置の他の例として、入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置を挙げることができる。その電圧検出回路を構成する分割抵抗回路は、本発明の半導体装置を構成する抵抗体が適用された抵抗を備えている。
本発明の半導体装置を構成する抵抗体が適用された分割抵抗回路によれば出力電圧の精度を向上させることができるので、電圧検出回路の電圧検出能力の精度を向上させることができる。
【００２３】
本発明の半導体装置が適用される半導体装置のさらに他の例として、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置を挙げることができる。その定電圧発生回路を構成する分割抵抗回路は、本発明の半導体装置を構成する抵抗体が適用された抵抗を備えている。
本発明の半導体装置を構成する抵抗体が適用された分割抵抗回路によれば出力電圧の精度を向上させることができるので、定電圧発生回路の出力電圧の安定性を向上させることができる。
【００２４】
本発明の半導体装置の製造方法において、上記抵抗体とは異なる領域の半導体基板上にＭＯＳトランジスタを形成する場合、上記工程（Ｂ）において、上記溝の内壁表面に絶縁膜を形成する際、ＭＯＳトランジスタの形成領域の半導体基板表面にゲート酸化膜を同時に形成するようにしてもよい。これにより、抵抗体とは異なる領域の半導体基板上にＭＯＳトランジスタを形成する場合に、製造工程の短縮を図ることができる。
【００２５】
本発明の半導体装置の製造方法において、上記抵抗体とは異なる領域の半導体基板上にＭＯＳトランジスタを形成する場合、上記工程（Ｃ）において、上記溝の内部に埋め込む半導体材料を用いてＭＯＳトランジスタのゲート電極を同時に形成するようにしてもよい。これにより、抵抗体とは異なる領域の半導体基板上にＭＯＳトランジスタを形成する場合に、製造工程の短縮を図ることができる。
【００２６】
本発明の半導体装置の製造方法において、上記抵抗体とは異なる領域の半導体基板上にヒューズ素子を形成する場合、上記工程（Ｃ）において、上記溝の内部に埋め込む半導体材料を用いてヒューズ素子を同時に形成するようにしてもよい。これにより、抵抗体とは異なる領域の半導体基板上にヒューズ素子を形成する場合に、製造工程の短縮を図ることができる。
【００２７】
【実施例】
図１は、半導体装置の一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。図１では、抵抗体、ヒューズ素子及びＭＯＳトランジスタについて、それぞれ１つずつ図示している。また、図１（Ａ）では層間絶縁層の図示は省略している。
【００２８】
シリコン基板からなる半導体基板１上に、ＬＯＣＯＳ法により形成された素子分離用のＬＯＣＯＳ酸化膜３が形成されている。
抵抗体形成領域の半導体基板１にトレンチ（溝）５が形成されている。トレンチ５の寸法は、例えば深さが１．５〜２．５μｍ、幅が０．６μｍである。トレンチ５の底部の角部分は丸みを帯びている。
トレンチ５の内壁表面に酸化膜７が形成されている。
【００２９】
トレンチ５の内部に、酸化膜７を介して、ポリシリコンからなる帯状の抵抗体９が形成されている。抵抗体９を構成するポリシリコンには所定の抵抗値を得るための不純物イオン、例えばリンが導入されている。トレンチ５の内部で、抵抗体９の両端に、ポリシリコンに高濃度に不純物イオン、例えばリンが導入されてなる低抵抗ポリシリコン領域１１が形成されている。
【００３０】
ヒューズ素子形成領域のＬＯＣＯＳ酸化膜３上に、ポリシリコン膜からなるヒューズ素子１３が形成されている。ヒューズ素子を構成するポリシリコン膜には、不純物イオン、例えばリンが高濃度に導入されて低抵抗化されている。
【００３１】
ＬＯＣＯＳ酸化膜３で囲まれたＭＯＳトランジスタ形成領域の半導体基板１上に、ゲート酸化膜１５を介して、ポリシリコンからなる帯状のゲート電極１７が形成されている。ゲート電極１７はＬＯＣＯＳ酸化膜３上に延伸して形成されている。ゲート電極１７には、ｎ型不純物イオン、例えばリンが高濃度に導入されて低抵抗化されている。
ＭＯＳトランジスタ形成領域の半導体基板１に、ゲート電極１７の形成領域を挟んで、ｎ型不純物イオン、例えばリン又はヒ素が注入されてなるソース拡散層１９及びドレイン拡散層２１が形成されている。
【００３２】
抵抗体９上、ヒューズ素子１３上及びゲート電極１７上を含む半導体基板１上全面にＮＳＧ膜２３が形成され、さらにその上にＢＰＳＧ膜２５が形成されている。
ＮＳＧ膜２３及びＢＰＳＧ膜２５には、抵抗体９の両端に設けられた低抵抗ポリシリコン領域１１，１１、ヒューズ素子１３、ゲート電極１７、ソース拡散層１９及びドレイン拡散層２１に対応して接続孔２７が形成されている。
【００３３】
ＢＰＳＧ膜２５上及び接続孔２７内に例えばＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％（質量パーセント））からなる金属配線層２９が形成されている。
ＢＰＳＧ膜２５上には、抵抗体９の形成領域に対応して、金属配線層２９と同じ材料からなる金属層３１も形成されている。金属配線層２９と金属層３１は電気的に分離されている。
【００３４】
金属配線層２９上及び金属層３１上を含むＢＰＳＧ膜２５上に、例えば下層がＰＳＧ膜３３、上層がＳｉＮ膜３５からなるパッシベーション膜が形成されている。
ＮＳＧ膜２３、ＢＰＳＧ膜２５、ＰＳＧ膜３３及びＳｉＮ膜３５には、ヒューズ素子１３に対応してトリミング窓開口部３７が形成されている。
【００３５】
この実施例では、抵抗体９は半導体基板１に形成されたトレンチ５の内部に形成されている。したがって、絶縁膜上に形成されたポリシリコンパターンからなる従来の抵抗体に比べて、抵抗体９上の絶縁層、この実施例ではＮＳＧ膜２３との接触面積を小さくすることができる。
さらに、抵抗体９上にＮＳＧ膜２３及びＢＰＳＧ膜２５を介して金属層３１を備えているので、金属層３１よりも上層側からの抵抗体９への不純物イオンや電荷、水分、水素などの侵入を防止することができる。
これらにより、抵抗体９の抵抗値の安定化を図ることができる。
【００３６】
図２から図４は半導体装置の製造方法の一実施例を示す工程断面図である。図５は、低抵抗ポリシリコン膜形成時に用いるマスク用酸化膜を形成した状態でのトレンチ形成領域近傍の平面図である。図１から図５を参照してこの製造方法の実施例を説明する。
【００３７】
（１）ウエハ状態の半導体基板１上に、ＬＯＣＯＳ法によりＬＯＣＯＳ酸化膜３を形成する。例えば、減圧ＣＶＤ法により、半導体基板１上全面にマスク用酸化膜３９を５００ｎｍの膜厚に形成する。写真製版技術により、半導体基板１上全面に例えばポジ型レジスト材料を塗布し、露光及び現像を行なって、抵抗体を形成するためのトレンチ形成予定領域に対応して開口部をもつレジストパターン４１を形成する（図２（ａ）参照）。
【００３８】
（２）例えばフッ素系ガスを用いたドライエッチングにより、レジストパターン４１をマスクにして、マスク用酸化膜３９を選択的に除去して、トレンチ形成予定領域に対応してマスク用酸化膜３９に開口部を形成する。その後、レジストパターン４１を除去する（図２（ｂ）参照）。
【００３９】
（３）例えば、プラズマエッチング技術により、マスク用酸化膜３９をマスクにして、半導体基板１のトレンチ形成予定領域に、深さが１．５〜２．５μｍ、幅が０．６μｍのトレンチ５を形成する（図２（ｃ）参照）。プラズマエッチングの条件は、例えばＨＢｒガス、ＮＦ３ガス、Ｏ２ガスを３０：１０：１の比率で混合したエッチングガスを用い、８０ｍＴｏｒｒ（ミリトル）の圧力、３．６Ｗ／ｃｍ２の条件で行なった。トレンチ５の幅寸法は、後工程で形成するポリシリコン膜の膜厚に応じて、トレンチ５内にポリシリコン膜を隙間なく埋め込むことができる寸法に形成することが好ましい。
【００４０】
（４）半導体基板１に対して、例えば１１００℃程度の条件で熱酸化処理を施して、トレンチ５の内壁に酸化膜を一旦形成した後、フッ化アンモニウムを含むフッ酸溶液を用いて、トレンチ５内の酸化膜及びマスク用酸化膜３９を除去する（図３（ｄ）参照）。これにより、トレンチ５の底部の角部分に丸みをもたせることができ、かつトレンチ５の内壁表面のエッチングダメージの回復を図ることができる。
【００４１】
（５）半導体基板１に対して熱酸化処理を施して、トレンチ５の内壁表面に酸化膜７を形成し、ＭＯＳトランジスタ形成領域の半導体基板１の表面にゲート酸化膜１５を形成する。ここで酸化膜７及びゲート酸化膜１５の膜厚は、ＭＯＳトランジスタの駆動電圧に応じて決定されるので特に制限はない。
【００４２】
例えば減圧ＣＶＤ法により、トレンチ５の内部を含む半導体基板１上全面にポリシリコン膜４３を３５０ｎｍの膜厚に形成する。減圧ＣＶＤの条件として、例えば温度は６２０〜６３５℃、成膜ガスはＳｉＨ４／Ｈ２＝３００／４５０ｓｃｃｍ、圧力は０．５Ｔｏｒｒの条件を挙げることができる。
【００４３】
ポリシリコン膜４３全面に、抵抗体となるトレンチ５内のポリシリコン膜の抵抗値を制御するために、ｎ型不純物イオン、例えばリンをイオン注入する（図３（ｅ）参照）。イオン注入条件は、例えばイオンエネルギーは３０ｋｅＶ、ドーズ量は４．３×１０１４ａｔｏｍｓ／ｃｍ２で行なった。ここでドーズ量は、抵抗体となるトレンチ５内のポリシリコン膜について、目的とする抵抗値に合わせて、通常１×１０１３〜１×１０１５ａｔｏｍｓ／ｃｍ２で制御する。
【００４４】
（６）例えば減圧ＣＶＤ法により、ポリシリコン膜４３上に酸化膜を２００ｎｍの膜厚に形成した後、写真製版技術により、酸化膜をパターニングして、トレンチ５の形成領域で少なくとも抵抗体となる領域を覆うマスク用酸化膜４５を形成する。
【００４５】
図５に、マスク用酸化膜４５を形成した状態でのトレンチ形成領域近傍の平面図を示す。
トレンチ５の形成領域近傍において、マスク用酸化膜４５は、トレンチ５の中央側の領域を覆い、両端側の領域を覆わないように配置されている。
【００４６】
ポリシリコン膜４３に対してリンガラスの堆積及びドライブ拡散を行なって、抵抗体のコンタクト用の低抵抗ポリシリコン領域、ヒューズ素子及びＭＯＳトランジスタのゲート電極の形成予定領域を含む領域のポリシリコン膜４３にリンを高濃度に導入して、低抵抗ポリシリコン膜４７を形成する。このとき、トレンチ５の中央側の領域はマスク用酸化膜４５により覆われているので、トレンチ５内の中央側のポリシリコン膜４３にはリンは導入されず、トレンチ５内の両端側のポリシリコン膜４３にはリンが導入されて低抵抗ポリシリコン膜４７が形成される（図３（ｆ）参照）。
【００４７】
（７）写真製版技術及びドライエッチング技術により、ポリシリコン膜４３及び低抵抗ポリシリコン膜４７をパターニングして、トレンチ５内の中央側にポリシリコン膜４３から抵抗体９を形成し、トレンチ５内の両端側に低抵抗ポリシリコン膜４７から低抵抗ポリシリコン領域１１を形成し、ヒューズ素子形成領域のＬＯＣＯＳ酸化膜３上に低抵抗ポリシリコン膜４７からヒューズ素子１３を形成し、ＭＯＳトランジスタ形成領域のゲート酸化膜１５上及びＬＯＣＯＳ酸化膜３上に低抵抗ポリシリコン膜４７からゲート電極１７を形成する（図４（ｇ）参照）。
【００４８】
（８）写真製版技術により、少なくとも抵抗体９の形成領域を覆い、ＭＯＳトランジスタの形成領域に開口部をもつ、高濃度拡散層形成用のレジストパターンを形成する。イオン注入法により、高濃度拡散層形成用のレジストパターンをマスクにして、例えばリン又はヒ素をイオンエネルギーは３０ｋｅＶ程度、ドーズ量は１．０×１０１３ａｔｏｍｓ／ｃｍ２程度の条件で注入して、ＭＯＳトランジスタの形成領域の半導体基板１にソース拡散層１９及びドレイン拡散層２１を形成する。
【００４９】
高濃度拡散層形成用のレジストパターンを除去した後、抵抗体９表面、低抵抗ポリシリコン領域１１表面、ヒューズ素子１３表面及びゲート電極１７表面の酸化膜を除去する。例えばＣＶＤ法により、半導体基板１上全面にＮＳＧ膜２３を形成し、さらにその上にＢＰＳＧ膜２５を形成した後、ＢＰＳＧ膜２５に対して高温熱処理によるリフローを施して平坦化する。
【００５０】
写真製版技術及びドライエッチング技術により、抵抗体９の両端側の低抵抗ポリシリコン領域１１，１１、ヒューズ素子１３、ゲート電極１７、ソース拡散層１９及びドレイン拡散層２１の形成領域に対応して、接続孔２７を形成する（図４（ｈ）及び図１参照）。
【００５１】
（９）例えば、スパッタ法により、ＢＰＳＧ膜２５上及び接続孔２７内にアルミニウム合金からなる金属層を形成し、写真製版技術及びドライエッチング技術により、金属層をパターニングして金属配線層２９を形成し、抵抗体９の形成領域を覆うように金属層３１を形成する（図４（ｉ）参照）。
【００５２】
（１０）例えばプラズマＣＶＤ法により、金属配線層２９上及び金属層３１上を含むＢＰＳＧ膜２５上にＰＳＧ膜３３を形成し、さらにその上にＳｉＮ膜３５を形成する。このとき、抵抗体９上に金属層３１が形成されているので、ＰＳＧ膜３３及びＳｉＮ膜３５の成膜時に周辺雰囲気に存在する水素、並びにＰＳＧ膜３３及びＳｉＮ膜３５に含まれる水素は金属層３１により遮断され、抵抗体９に水素が侵入して抵抗値が変動するのを防止することができる。
【００５３】
その後、写真製版技術及びドライエッチング技術により、ヒューズ素子１３の形成領域に対応して、ＳｉＮ膜３５、ＰＳＧ膜３３、ＢＰＳＧ膜２５及びＮＳＧ膜２３にトリミング窓開口部３７を形成する（図１参照）。
【００５４】
この製造方法の実施例によれば、上記工程（４）において、トレンチ５の底部の角部分に丸みをもたせているので、トレンチ５の底部の角部分での電界集中を緩和することができる。
【００５５】
さらに、上記工程（５）において、抵抗体９を半導体基板１とは電気的に分離するためにトレンチ５の内壁表面に形成する酸化膜７と、ゲート酸化膜１５を同時に形成しているので、これらの酸化膜を別々に形成する場合に比べて製造工程の短縮を図ることができる。
【００５６】
さらに、上記工程（６）及び（７）において、抵抗体９を形成するためのポリシリコン膜４３を用いて、ヒューズ素子１３及びゲート電極１７を形成しているので、抵抗体９、ヒューズ素子１３及びゲート電極１７を別々の工程で形成したポリシリコン膜を用いて形成する場合に比べて製造工程の短縮を図ることができる。
【００５７】
上記の実施例では、抵抗体の抵抗値を制御するための不純物としてリンを用いているが、本発明の半導体装置及びその製造方法はこれに限定されるものではない。例えば、同一半導体基板上に抵抗体とＰチャネルＭＯＳトランジスタを形成する場合、ＰチャネルＭＯＳトランジスタのゲート電極にはｐ型不純物を導入したポリシリコン膜を用いるが、そのゲート電極用のポリシリコン膜を用いて抵抗体を形成するようにしてもよい。例えばボロンなどのｐ型不純物はｎ型不純物に比べて原子の移動度が小さいので、抵抗体としてｐ型不純物を抵抗値制御用に導入したポリシリコン膜を用いることによって、熱処理による抵抗値の変動を抑制することができる。
【００５８】
また、上記の実施例では抵抗体９の材料としてポリシリコンを用いているが、本発明の半導体装置及びその製造方法はこれに限定されるものではなく、抵抗体の材料として例えばポリシリコンゲルマニウムなど、他の半導体材料を用いてもよい。
【００５９】
また、上記の実施例では金属配線層２９と金属層３１は電気的に分離されているが、本発明はこれに限定されるものではなく、金属層３１は、いずれか一方の低抵抗ポリシリコン領域１１に電気的につながる金属配線層２９に電気的に接続されていてもよいし、他の金属配線層２９と電気的に接続されていてもよい。
【００６０】
図６に、半導体装置の他の実施例の断面図を示す。図６において、図１に示した実施例と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。図６では、複数の抵抗体の形成領域及びパッド電極の形成領域のみを図示し、ヒューズ素子やＭＯＳトランジスタの形成領域は示していない。
【００６１】
抵抗体形成領域の半導体基板１に複数のトレンチ５が配列されている。トレンチ５の底部の角部分は丸みを帯びている。各トレンチ５の内壁表面に酸化膜７が形成されている。
各トレンチ５内の中央側に抵抗体９が形成され、両端側に低抵抗ポリシリコン領域１１，１１が形成されている。
【００６２】
トレンチ５の形成領域を含む半導体基板１上全面にＮＳＧ膜２３が形成され、さらにその上にＢＰＳＧ膜２５が形成されている。
ＮＳＧ膜２３及びＢＰＳＧ膜２５には、抵抗体９の両端に設けられた低抵抗ポリシリコン領域１１，１１に対応して接続孔２７が形成されている。ただし、抵抗体９の配列の両端に配置された抵抗体９はダミーパターンとして用いられるので、ダミーパターンの抵抗体９に対応する低抵抗ポリシリコン領域１１，１１上には接続孔２７は形成されていない。ここで、ダミーパターンは外部からの水素などの侵入や、応力の集中による特性の変化を防止する目的で設けられている。
【００６３】
接続孔２７内及びＢＰＳＧ膜２５上に金属配線層２９が形成されている。ＢＰＳＧ膜２５上には、抵抗体９の形成領域を覆うようにパッド電極４９も形成されている。
金属配線層２９及びパッド電極４９の形成領域を含むＢＰＳＧ膜２５上にＰＳＧ膜３３が形成され、さらにその上にＳｉＮ膜３５が形成されている。ＰＳＧ膜３３及びＳｉＮ膜３５には、パッド電極４９に対応してパッド開口部５１が形成されている。
【００６４】
この実施例では、複数の抵抗体９をパッド電極４９下の領域に配置しているので、従来技術に比べてチップ面積を縮小することができる。
【００６５】
この実施例は、図１から図５を参照して説明した製造方法の実施例と同様にして形成することができる。その製造工程において、パッド電極形成予定領域を含む領域にトレンチ５を形成し、金属配線層２９の形成と同時に抵抗体９の形成領域を覆うようにパッド電極４９を形成し、ＰＳＧ膜３３及びＳｉＮ膜３５を形成した後、ＳｉＮ膜３５及びＰＳＧ膜３３にパッド開口部５１を形成することにより、図６に示した実施例の構造を形成することができる。
【００６６】
図６に示した実施例では、１本のトレンチ５内に抵抗体９がパッド電極４９の一辺とほぼ同じ長さで形成されているが、本発明はこれに限定されるものではない。
【００６７】
例えば、図７に示すように、パッド電極４９下の半導体基板１に格子状に形成されたトレンチ５内に抵抗体９が形成されているようにしてもよい。図７において、接続孔２７が設けられていないトレンチ５内に形成された抵抗体９はダミーパターンとして用いられるものである。なお、図７において、トレンチ５の内壁表面の酸化膜の図示は省略している。
【００６８】
また、図６及び図７に示した実施例では、本発明を単層メタル配線構造に適用しているので、トレンチ５をパッド電極４９の形成領域外に導いて、抵抗体９の電位をとるための低抵抗ポリシリコン領域１１をパッド電極４９の形成領域外に設けているが、本発明はこれに限定されるものではなく、本発明を多層メタル配線構造の半導体装置に適用する場合には、抵抗体の電位をとるための低抵抗ポリシリコン領域をパッド電極の形成領域内に設け、パッド電極よりも下層の金属配線層を用いて低抵抗ポリシリコン膜の電位をとるようにしてもよい。
【００６９】
図８は、半導体装置のさらに他の実施例を示す断面図である。この実施例は本発明をウェハレベルＣＳＰに適用したものである。この実施例の抵抗体形成領域の平面図は図６（Ａ）と同じである。図８において図１及び図６に示した実施例と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００７０】
抵抗体形成領域の半導体基板１に複数のトレンチ５が配列され、各トレンチ５内に、酸化膜７を介して抵抗体９及び低抵抗ポリシリコン領域（図６（Ａ）参照）が形成されている。
トレンチ５の形成領域を含む半導体基板１上全面にＮＳＧ膜２３が形成され、さらにその上にＢＰＳＧ膜２５が形成されている。
ＮＳＧ膜２３及びＢＰＳＧ膜２５には、抵抗体９の両端に設けられた低抵抗ポリシリコン領域に対応して接続孔（図６（Ａ）参照）が形成されている。
【００７１】
接続孔２７内及びＢＰＳＧ膜２５上に金属配線層（図６（Ａ）参照）が形成され、ＢＰＳＧ膜２５上に、抵抗体９の形成領域を覆うようにパッド電極４９が形成されている。ＢＰＳＧ膜２５上全面にＰＳＧ膜３３が形成され、さらにその上にＳｉＮ膜３５が形成されている。ＰＳＧ膜３３及びＳｉＮ膜３５には、パッド電極４９に対応してパッド開口部５１が形成されている。
【００７２】
ＳｉＮ膜３５上及びパッド開口部５１内に、例えばＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％）からなる第２金属配線層５３及び第２パッド電極５５が形成されている。第２金属配線層５３及び第２パッド電極５５は再配線層を構成する。第２金属配線層５３上及び第２パッド電極５５上に、例えば下層から順にＴｉ層／Ｎｉ層／Ａｇ層（膜厚：０．１μｍ／０．４μｍ／０．１μｍ）からなるバリヤメタル層５７が形成されている。
【００７３】
第２金属配線層５３上を含むＳｉＮ膜３５上に、例えば２５μｍの膜厚をもつポリイミド膜５９が形成されている。ポリイミド膜５９は最終保護膜を構成する。ポリイミド膜５９に替えて、例えばポリベンゾオキサゾール膜を用いてもよい。
【００７４】
ポリイミド膜５９には第２パッド電極５５に対応して第２パッド開口部６１が形成されている。第２パッド電極５５上にバリヤメタル層５７を介して、例えば半田からなる外部接続端子６３が形成されている。外部接続端子６３はその先端部分がポリイミド膜５９の表面から突出して設けられている。
【００７５】
この実施例では、抵抗体９をパッド電極４９下の領域に配置してチップ面積の縮小化を図ることができるのに加えて、外部接続端子６３をパッド電極４９の形成領域とは異なる領域に設けているので、パッド電極４９への機械的衝撃をなくすことができ、パッド電極４９下に配置した抵抗体９へのダメージを防ぎ、抵抗体９の抵抗値の変動を防止することができる。
【００７６】
図９から図１０は、図８に示した半導体装置を製造するための製造方法の一実施例を示す工程断面図である。図８から図１０を参照してこの製造方法の実施例を説明する。
【００７７】
（１）図２（ａ）から図４（ｇ）を参照して説明した上記工程（１）から工程（７）と同様にして、半導体基板１にトレンチ５を形成し、トレンチ５内に酸化膜７、抵抗体９、及び抵抗体９の電位をとるための低抵抗ポリシリコン膜（図示は省略）を形成する。図４（ｈ）及び図１を参照して説明した上記工程（８）と同様にして、半導体基板１上全面にＮＳＧ膜２３を形成し、さらにその上にＢＰＳＧ膜２５を形成し、ＮＳＧ膜２３及びＢＰＳＧ膜２５の所定の領域に接続孔（図示は省略）を形成する（図９（ａ）参照）。
【００７８】
（２）ＢＰＳＧ膜２５上及び接続孔内に、例えばスパッタ法により、Ａｌ−Ｓｉ合金（Ｓｉ：１ｗ％）を堆積し、写真製版技術及びエッチング技術により、Ａｌ−Ｓｉ合金層をパターニングしてパッド電極４９及び金属配線層（図示は省略）を形成する。パッド電極４９は抵抗体９上の領域に形成する（図９（ｂ）参照）。
【００７９】
（３）例えばＣＶＤ法により、パッド電極４９及び金属配線層の形成領域を含むＢＰＳＧ膜２５上に、ＰＳＧ膜３３及びＳｉＮ膜３５を順次形成してパッシベーション膜を形成する。写真製版技術及びエッチング技術により、ＳｉＮ膜３５及びＰＳＧ膜３３にパッド開口部５１を形成する（図９（ｃ）参照）。
【００８０】
（４）ＳｉＮ膜３５上及びパッド開口部５１内に第２金属配線層５３及び第２パッド電極５５を形成する。第２金属配線層５３上面及び第２パッド電極５５上面にバリヤメタル層５７を形成する（図１０（ｄ）参照）。
【００８１】
第２金属配線層５３及び第２パッド電極５５の材料は、例えばアルミニウム合金層（Ａｌ−Ｓｉ合金（Ｓｉ：１ｗ％）、Ａｌ−Ｓｉ−Ｃｕ合金（Ｓｉ：１ｗ％、Ｃｕ：０．５ｗ％）、Ａｌ−Ｃｕ（Ｃｕ：１ｗ％）、Ａｌ−Ｃｕ（Ｃｕ：２ｗ％）など）や、銅などを挙げることができる。
【００８２】
第２金属配線層５３及び第２パッド電極５５の材料にＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％）を使用する場合、スパッタリング法によってＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％）からなるアルミニウム合金層を３μｍの厚みに成膜し、さらにその上にＴｉ層／Ｎｉ層／Ａｇ層（膜厚：０．１μｍ／０．４μｍ／０．１μｍ）からなるバリヤメタル層５７をスパッタリング法又は蒸着法によって成膜する。レシスト塗布、写真製版法による露光及び現像により配線パターンに対応したレジストパターンを形成する。ウェットエッチング技術によりバリヤメタル層５７を選択的に除去し、さらにドライエッチング技術によりアルミニウム合金層を選択的に除去して第２金属配線層５３及び第２パッド電極５５を完成させる。エッチング後、レジストパターンをプラズマアッシャーで除去する。バリヤメタル層５７は他の金属材料であってもよく、例えばＴｉ層／Ｎｉ層／Ａｕ層や、Ｎｉ層／Ｐｄ層／Ａｕ層などを挙げることができる。
【００８３】
第２金属配線層５３及び第２パッド電極５５の材料に銅を使用する場合、スパッタリング法により、銅のマイグレーション防止と密着力向上のためのクロムを０．１μｍの膜厚で、銅を０．５μｍの膜厚で順次成膜する。レシスト塗布、写真製版法による露光及び現像により配線パターンに対応したレジストパターンを形成する。電解メッキ法により、銅配線を５μｍの膜厚に成膜し、さらにその上にニッケルを３μｍ、パラジウムを０．５μｍ、金を１μｍの膜厚で順次成膜してバリヤメタル層５７を形成する。アッシャーでレジストパターンを除去した後、銅配線が形成されていない部分のクロム及び銅をウェットエッチングで除去し、第２金属配線層５３及び第２パッド電極５５を完成させる。
【００８４】
（５）スピンコート法により、例えばネガ型感光性ポリイミド材料（ＨＤ４０１２（日立化成デュポンマイクロシステムズ株式会社製））を４５μｍの膜厚で塗布形成した後、第２パッド開口部形成領域に対応して遮光部をもつレチクルを用いて露光処理を施して、第２パッド開口部形成領域及び分離領域を除くネガ型感光性ポリイミド材料層に光照射する。現像処理を施して、ネガ型感光性ポリイミド材料層に第２パッド電極５５の形成領域に対応して第２パッド開口部６１を形成する。その後、３２０℃の硬化処理を施して、膜厚が２５μｍ程度のポリイミド膜５９を形成する（図１０（ｅ）参照）。
【００８５】
（６）スクリーン印刷法により、第２パッド開口部６１の位置に対応して、クリーム半田を成膜した後、赤外線リフロー炉を用いた加熱溶融法により温度２６０℃で１０秒間加熱して外部接続端子６３を形成する。その後、スクリーン印刷法で用いたフラックスを専用洗浄液で除去し、水洗、乾燥させる。その後、チップを切り出す（図８参照）。
【００８６】
図１１は定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。直流電源６５からの電源を負荷６７に安定して供給すべく、定電圧発生回路６９が設けられている。定電圧発生回路６９は、直流電源６５が接続される入力端子（Ｖｂａｔ）７１、基準電圧発生回路（Ｖｒｅｆ）７３、演算増幅器（比較回路）７５、出力ドライバを構成するＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと略記する）７７、分割抵抗Ｒ１，Ｒ２及び出力端子（Ｖｏｕｔ）７９を備えている。
【００８７】
定電圧発生回路６９の演算増幅器７５では、出力端子がＰＭＯＳ７７のゲート電極に接続され、反転入力端子に基準電圧発生回路７３から基準電圧Ｖｒｅｆが印加され、非反転入力端子に出力電圧Ｖｏｕｔを抵抗Ｒ１とＲ２で分割した電圧が印加され、抵抗Ｒ１，Ｒ２の分割電圧が基準電圧Ｖｒｅｆに等しくなるように制御される。
【００８８】
図１２は、電圧検出回路を備えた半導体装置の一実施例を示す回路図である。電圧検出回路８１において、７５は演算増幅器で、その反転入力端子に基準電圧発生回路７３が接続され、基準電圧Ｖｒｅｆが印加される。入力端子（Ｖｓｅｎｓ）８３から入力される測定すべき端子の電圧が分割抵抗Ｒ１とＲ２によって分割されて演算増幅器７５の非反転入力端子に入力される。演算増幅器７５の出力は出力端子（Ｖｏｕｔ）８５を介して外部に出力される。
【００８９】
電圧検出回路８１では、測定すべき端子の電圧が高く、分割抵抗Ｒ１とＲ２により分割された電圧が基準電圧Ｖｒｅｆよりも高いときは演算増幅器７５の出力がＨレベルを維持し、測定すべき端子の電圧が降下してきて分割抵抗Ｒ１とＲ２により分割された電圧が基準電圧Ｖｒｅｆ以下になってくると演算増幅器７５の出力がＬレベルになる。
【００９０】
一般に、図１１に示した定電圧発生回路や図１２に示した電圧検出回路では、製造プロセスのバラツキに起因して基準電圧発生回路からの基準電圧Ｖｒｅｆが変動するので、その変動に対応すべく、分割抵抗としてヒューズ素子の切断により抵抗値を調整可能な抵抗回路（分割抵抗回路と称す）を用いて、分割抵抗の抵抗値を調整している。
【００９１】
図１３は、本発明の抵抗体が適用される分割抵抗回路の一例を示す回路図である。図１４及び図１５は、その分割抵抗回路のレイアウト例を示すレイアウト図であり、図１４はヒューズ素子部分のレイアウト例を示し、図１５は抵抗部分のレイアウト例を示す。
【００９２】
図１３に示すように、抵抗Ｒｂｏｔｔｏｍ、ｍ＋１個（ｍは正の整数）の抵抗ＲＴ０，ＲＴ１，…，ＲＴｍ、抵抗Ｒｔｏｐが直列に接続されている。抵抗ＲＴ０，ＲＴ１，…，ＲＴｍには、各抵抗に対応してヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍが並列に接続されている。
【００９３】
図１４に示すように、ヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍは、例えばシート抵抗が２０Ω〜４０Ωのポリシリコン膜により形成されている。これらのヒューズ素子として図１に示したヒューズ素子１３を用いることができる。図１４での図示は省略しているが、各ヒューズ素子の形成領域に対応して、半導体基板にトリミング窓開口部（図１の符号３７参照）が形成されている。
【００９４】
抵抗ＲＴ０，ＲＴ１，…，ＲＴｍの値は抵抗Ｒｂｏｔｔｏｍ側から順に二進数的に増加するよう設定されている。すなわち、抵抗ＲＴｎの抵抗値は、抵抗ＲＴ０の抵抗値を単位値とし、その単位値の２ｎ倍である。
例えば、図１５に示すように、半導体基板に形成されたトレンチ内に形成されたポリシリコンからなる抵抗体９を用い、抵抗ＲＴ０を１本の抵抗体９を単位抵抗値とし、抵抗ＲＴｎを２ｎ本の抵抗体９により構成する。抵抗体９は、例えば図１、図６又は図７に示したものが用いられる。図１５では、抵抗体９の電位をとるための低抵抗ポリシリコン領域、並びに抵抗体９上に配置される金属層又はパッド電極の図示は省略している。
【００９５】
図１４及び図１５において、符号Ａ−Ａ間、符号Ｂ−Ｂ間、符号Ｃ−Ｃ間、符号Ｄ−Ｄ、符号Ｅ−Ｅ、符号Ｆ−Ｆ及び符号Ｇ−Ｇ間はそれぞれ金属配線層２９により電気的に接続されている。
【００９６】
このように、抵抗の比の精度が重視される分割抵抗回路では、製造工程での作り込み精度を上げるために、一対の抵抗及びヒューズ素子からなる単位抵抗が直列に接続されて梯子状に配置されている。
このような分割抵抗回路では、任意のヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍをレーザービームで切断することにより、所望の直列抵抗値を得ることができる。
【００９７】
図１３に示した分割抵抗回路を図１１に示した定電圧発生回路の分割抵抗Ｒ１，Ｒ２に適用する場合、例えば抵抗Ｒｂｏｔｔｏｍ端を接地し、抵抗Ｒｔｏｐ端をＰＭＯＳ７１のドレインに接続する。さらに、抵抗Ｒｂｏｔｔｏｍ、ＲＴ０間の端子ＮｏｄｅＬ、又は抵抗Ｒｔｏｐ、ＲＴｍ間の端子ＮｏｄｅＭを演算増幅器７５の非反転入力端子に接続する。
【００９８】
また、図１３に示した分割抵抗回路を図１２に示した電圧検出回路の分割抵抗Ｒ１，Ｒ２に適用する場合、例えば抵抗Ｒｂｏｔｔｏｍ端を接地し、抵抗Ｒｔｏｐ端を入力端子７７に接続する。さらに、抵抗Ｒｂｏｔｔｏｍ、ＲＴ０間の端子ＮｏｄｅＬ、又は抵抗Ｒｔｏｐ、ＲＴｍ間の端子ＮｏｄｅＭを演算増幅器７５の非反転入力端子に接続する。
【００９９】
本発明の半導体装置を構成する抵抗体では、抵抗値を安定させることができるので、図１３に示した分割抵抗回路の出力電圧の精度を向上させることができる。
【０１００】
さらに、図１１に示した定電圧発生回路６９では、本発明を構成する抵抗体を適用した分割抵抗回路によって分割抵抗Ｒ１，Ｒ２の出力電圧の精度を向上させることができるので、定電圧発生回路６９の出力電圧の安定性を向上させることができる。
【０１０１】
さらに、図１２に示した電圧検出回路８１では、本発明を構成する抵抗体を適用した分割抵抗回路によって分割抵抗Ｒ１，Ｒ２の出力電圧の精度を向上させることができるので、電圧検出回路８１の電圧検出能力の精度を向上させることができる。
【０１０２】
ただし、本発明を構成する抵抗体を適用した分割抵抗回路が適用される半導体装置は、定電圧発生回路を備えた半導体装置及び電圧検出回路を備えた半導体装置に限定されるものではなく、分割抵抗回路を備えた半導体装置であれば適用することができる。
【０１０３】
また、本発明を構成する抵抗体が適用される半導体装置は分割抵抗回路を備えた半導体装置に限定されるものではなく、半導体材料からなる抵抗体を備えた半導体装置であれば、本発明を適用することができる。
【０１０４】
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【０１０５】
【発明の効果】
請求項１及び２に記載された半導体装置では、半導体基板に形成された溝の内部に絶縁膜を介して埋め込まれて形成された半導体材料からなる抵抗体と、抵抗体上に絶縁層を介して配置された金属層を備えているようにしたので、絶縁膜上に形成されたポリシリコンパターンからなる従来の抵抗体に比べて、抵抗体上の絶縁層との接触面積を小さくすることができ、抵抗体の形成領域に配置された金属層により、金属層よりも上層側からの抵抗体への不純物イオンや電荷、水分、水素などの侵入を防止することができるので、抵抗体の抵抗値の安定化を図ることができる。
【０１０６】
請求項３に記載された半導体装置では、複数の抵抗体が配列されている領域で、それらの抵抗体の上層に配置された金属層によりパッド電極の一部又は全部が形成されているようにしたので、パッド電極下の領域に複数の抵抗体を配置することができ、従来技術に比べてチップ面積を縮小することができる。
【０１０７】
請求項４に記載された半導体装置では、パッド電極よりも上層側に再配線層が形成されており、パッド電極の形成領域とは異なる領域で再配線層上に外部接続端子が形成されているようにしたので、例えばウェハレベルＣＳＰなど、パッド電極よりも上層側に再配線層が形成される半導体装置に本発明の半導体装置を適用した場合に、パッド電極への機械的衝撃をなくすことができ、パッド電極下に配置した抵抗体へのダメージを防ぐことができる。
【０１０８】
請求項５に記載された半導体装置では、２個以上の抵抗による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置において、分割抵抗回路を構成する抵抗は、本発明の半導体装置を構成する抵抗体により構成されるようにしたので、本発明の半導体装置を構成する抵抗体によって抵抗の抵抗値の安定化を図ることができ、分割抵抗回路の出力電圧の精度を向上させることができる。
【０１０９】
請求項６に記載された半導体装置では、入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、分割抵抗回路からの分割電圧と基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置において、分割抵抗回路として請求項５に記載された分割抵抗回路を備えているようにしたので、本発明の半導体装置を構成する抵抗体が適用された分割抵抗回路では出力電圧の精度を向上させることができるので、電圧検出回路の電圧検出能力の精度を向上させることができる。
【０１１０】
請求項７に記載された半導体装置では、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、分割抵抗回路からの分割電圧と基準電圧発生回路からの基準電圧を比較し、比較結果に応じて出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、分割抵抗回路として請求項５に記載された分割抵抗回路を備えているようにしたので、本発明の半導体装置を構成する抵抗体が適用された分割抵抗回路では出力電圧の精度を向上させることができるので、定電圧発生回路の出力電圧の安定性を向上させることができる。
【０１１１】
請求項８及び９に記載された半導体装置の製造方法では、半導体基板の抵抗体形成予定領域に溝を形成する工程（Ａ）、溝の内壁表面に絶縁膜を形成する工程（Ｂ）、溝の内部に半導体材料を埋め込んで抵抗体を形成する工程（Ｃ）、抵抗体の形成領域を含む半導体基板上全面に絶縁層を形成する工程（Ｄ）、抵抗体の形成領域を含む領域の絶縁層上に金属層を形成する工程（Ｅ）を含むようにしたので、絶縁膜上に形成されたポリシリコンパターンからなる従来の抵抗体に比べて抵抗体上の絶縁層との接触面積を小さくすることができ、さらに、抵抗体の形成領域を含む領域の絶縁層上に金属層を形成することにより、金属層よりも上層側からの抵抗体への不純物イオンや電荷、水分、水素などの侵入を防止することができ、抵抗体の抵抗値の安定化を図ることができる。
【０１１２】
請求項１０に記載された半導体装置の製造方法では、工程（Ｅ）で、複数の抵抗体が配列されている領域に対応して絶縁層上に形成する金属層により、パッド電極の一部又は全部を形成するようにしたので、パッド電極下の領域に複数の抵抗体を配置することができ、従来技術に比べてチップ面積を縮小することができる。
【０１１３】
請求項１１に記載された半導体装置の製造方法では、工程（Ｅ）においてパッド電極を形成した後、パッド電極の形成領域に対応して開口部をもつ第２絶縁層を形成し、パッド電極上及び第２絶縁層上に再配線層を形成し、パッド電極の形成領域とは異なる領域で再配線層上に外部接続端子を形成する工程を含むようにしたので、例えばウェハレベルＣＳＰなど、パッド電極よりも上層側に再配線層が形成される半導体装置に適用した場合に、パッド電極への機械的衝撃をなくすことができ、パッド電極下に配置した抵抗体へのダメージを防ぐことができる。
【０１１４】
請求項１２に記載された半導体装置の製造方法では、抵抗体とは異なる領域の半導体基板上にＭＯＳトランジスタを形成する場合、工程（Ｂ）において、溝の内壁表面に絶縁膜を形成する際、ＭＯＳトランジスタの形成領域の半導体基板表面にゲート酸化膜を同時に形成するようにしたので、抵抗体とは異なる領域の半導体基板上にＭＯＳトランジスタを形成する場合に、製造工程の短縮を図ることができる。
【０１１５】
請求項１３に記載された半導体装置の製造方法では、抵抗体とは異なる領域の半導体基板上にＭＯＳトランジスタを形成する場合、工程（Ｃ）において、溝の内部に埋め込む半導体材料を用いてＭＯＳトランジスタのゲート電極を同時に形成するようにしたので、抵抗体とは異なる領域の半導体基板上にＭＯＳトランジスタを形成する場合に、製造工程の短縮を図ることができる。
【０１１６】
請求項１４に記載された半導体装置の製造方法では、抵抗体とは異なる領域の半導体基板上にヒューズ素子を形成する場合、工程（Ｃ）において、溝の内部に埋め込む半導体材料を用いてヒューズ素子を同時に形成するようにしたので、抵抗体とは異なる領域の半導体基板上にヒューズ素子を形成する場合に、製造工程の短縮を図ることができる。
【図面の簡単な説明】
【図１】半導体装置の一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図２】図１に示した半導体装置を製造するための製造方法の一実施例の最初を示す工程断面図である。
【図３】同実施例の続きを示す工程断面図である。
【図４】同実施例の最後を示す工程断面図である。
【図５】同実施例で、低抵抗ポリシリコン膜形成時に用いるマスク用酸化膜を形成した状態でのトレンチ形成領域近傍の平面図である。
【図６】半導体装置の他の実施例の断面図である。
【図７】パッド電極下に形成する抵抗体のパターンの一例を示す平面図である。
【図８】半導体装置のさらに他の実施例を示す断面図である。
【図９】図８に示した半導体装置を製造するための製造方法の一実施例の前半を示す工程断面図である。
【図１０】同実施例の後半を示す工程断面図である。
【図１１】定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
【図１２】電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
【図１３】分割抵抗回路を備えた半導体装置の一実施例を示す回路図である。
【図１４】分割抵抗回路のヒューズ素子部分のレイアウト例を示すレイアウト図である。
【図１５】分割抵抗回路の抵抗体部分のレイアウト例を示すレイアウト図である。
【図１６】従来の半導体装置を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図、（Ｃ）は（Ａ）のＹ−Ｙ位置での断面図である。
【符号の説明】
１ 半導体基板
３ ＬＯＣＯＳ酸化膜
５ トレンチ
７ 酸化膜
９ 抵抗体
１１ 低抵抗ポリシリコン領域
１３ ヒューズ素子
１５ ゲート酸化膜
１７ ゲート電極
１９ ソース拡散層
２１ ドレイン拡散層
２３ ＮＳＧ膜
２５ ＢＰＳＧ膜
２７ 接続孔
２９ 金属配線層
３１ パッド電極
３３ ＰＳＧ膜
３５ ＳｉＮ膜
３７ トリミング窓開口部
３９，４５ マスク用酸化膜
４１ レジストパターン
４３ ポリシリコン膜
４７ 低抵抗ポリシリコン膜
４９ パッド電極
５１ パッド開口部
５３ 第２金属配線層
５５ 第２パッド電極
５７ バリヤメタル層
５９ ポリイミド膜
６１ 第２パッド開口部
６３ 外部接続端子
６５ 直流電源
６７ 負荷
６９ 定電圧発生回路
７１ 入力端子
７３ 基準電圧発生回路
７５ 演算増幅器
７７ ｐチャネルＭＯＳトランジスタ
７９ 出力端子
８１ 電圧検出回路
８３ 入力端子
８５ 出力端子
Ｒ１，Ｒ２ 分割抵抗
Ｒｂｏｔｔｏｍ，ＲＴ０，ＲＴ１，…，ＲＴｍ，Ｒｔｏｐ 抵抗
ＲＬ０，ＲＬ１，…，ＲＬｍ ヒューズ素子
ＮｏｄｅＬ，ＮｏｄｅＭ 端子
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に半導体材料からなる抵抗体を備えた半導体装置及びその製造方法に関するものである。本発明が適用される半導体装置としては、例えば電圧検出回路や定電圧発生回路などのアナログＩＣ（集積回路）を備えた半導体装置を挙げることができる。
【０００２】
【従来の技術】
従来、アナログＩＣの高抵抗負荷型素子などに用いられるポリシリコン膜からなる抵抗体は、半導体基板表面に形成された酸化膜などの絶縁膜上に形成されている（例えば、特許文献１参照。）。
【０００３】
図１６は従来の半導体装置を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図、（Ｃ）は（Ａ）のＹ−Ｙ位置での断面図である。（Ａ）では、層間絶縁層の図示は省略している。
【０００４】
シリコン基板からなる半導体基板１上に、素子分離用のＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）酸化膜３が形成されている。
抵抗体形成領域のＬＯＣＯＳ酸化膜３上に、ポリシリコンパターンからなる抵抗体８７が形成されている。抵抗体８７の両端に、抵抗体８７の電位をとるための低抵抗ポリシリコン膜８９が形成されている。
【０００５】
ＬＯＣＯＳ酸化膜３で囲まれたＭＯＳトランジスタ形成領域の半導体基板１上に、ゲート酸化膜１５を介して、ゲート電極１７が形成されている。ＭＯＳトランジスタ形成領域の半導体基板１に、ゲート電極１７の形成領域を挟んで、ソース拡散層１９及びドレイン拡散層２１が形成されている。
【０００６】
抵抗体８７上及びゲート電極１７上を含む半導体基板１上全面に、下層がＮＳＧ（ｎｏｎ−ｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜２３、上層がＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜２５からなる層間絶縁層が形成されている。
ＮＳＧ膜２３及びＢＰＳＧ膜２５には、抵抗体９の両端に設けられた低抵抗ポリシリコン膜８９，８９、ゲート電極１７、ソース拡散層１９及びドレイン拡散層２１に対応して接続孔２７が形成されている。
【０００７】
ＢＰＳＧ膜２５上及び接続孔２７内に金属配線層２９が形成されている。
金属配線層２９上及び金属層３１上を含むＢＰＳＧ膜２５上に例えば下層がＰＳＧ（ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜３３、上層がＳｉＮ（ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ）膜３５からなるパッシベーション膜が形成されている。
【０００８】
図１６に示した抵抗体８７の形成方法として、ＬＯＣＯＳ酸化膜３上を含む半導体基板１上全面にポリシリコン膜を形成し、そのポリシリコン膜に不純物のイオン注入を行なった後、写真製版技術とエッチング技術によりパターニングして形成する方法を挙げることができる。
【０００９】
抵抗体用のポリシリコン層に注入する抵抗値制御用の不純物の種類や量は、目標とする抵抗値に合わせて決定される。ポリシリコン膜をパターニングして抵抗体を形成した後、注入した不純物を拡散させるために熱処理を行なう。
【００１０】
また、層間絶縁層をＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法で形成して、抵抗体８７を被覆している。層間絶縁層の一部にはＢＰＳＧ膜２５を用いるが、ＢＰＳＧ膜２５中のボロン及びリンが半導体基板１や抵抗体８７などに拡散しないように、ＢＰＳＧ膜２５の下層にノンドープのＮＳＧ膜２３を形成したり、不純物拡散の工程で半導体基板１表面及び抵抗体８７表面を酸化したりしている。
パッシベーション膜となるＰＳＧ膜３３やＳｉＮ膜３５はプラズマＣＶＤ法で成膜される。
【００１１】
【特許文献１】
特開平６−８５１７５号公報
【００１２】
【発明が解決しようとする課題】
しかし、上記の従来の抵抗体では、製造工程中や長時間の放置によって、ポリシリコン上の絶縁層を介して大気中の水分が浸入したり、上層の膜に含有されている不純物イオン等が抵抗体に侵入したりすることにより、抵抗体の抵抗値がばらつくという問題があった。特に、ＰＳＧ膜やＳｉＮ膜等の絶縁膜をプラズマＣＶＤ法で成膜する場合には、ＰＳＧ膜やＳｉＮ膜に含有される水素イオンの抵抗体への拡散が問題となっていた。
【００１３】
また、チップの薄片化や素子側にだけ樹脂を付けるアセンブリの出現によって、アセンブリ工程でチップが樹脂で覆われると樹脂の残留応力によるひずみが生じ、アセンブリ工程前後で抵抗体の抵抗値が変動するという不具合が生じていた。抵抗体を構成するポリシリコンのダングリングボンドに結合された水素が上記応力によって変動するためであり、その供給源はＣＶＤ酸化膜又はＣＶＤＳｉＮ膜中に残存している水素と考えられる。
【００１４】
そこで本発明は、抵抗値の安定した抵抗体を備えた半導体装置及びその製造方法を提供することを目的とするものである。
【００１５】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板に形成された溝の内部に絶縁膜を介して埋め込まれて形成された半導体材料からなる抵抗体と、上記抵抗体上に絶縁層を介して配置された金属層を備えているものである。
【００１６】
本発明の半導体装置の製造方法は、半導体材料からなる抵抗体を備えた半導体装置の製造方法であって、以下の工程（Ａ）から（Ｅ）を含む。
（Ａ）半導体基板の抵抗体形成予定領域に溝を形成する工程、
（Ｂ）上記溝の内壁表面に絶縁膜を形成する工程、
（Ｃ）上記溝の内部に半導体材料を埋め込んで抵抗体を形成する工程、
（Ｄ）上記抵抗体の形成領域を含む半導体基板上全面に絶縁層を形成する工程、
（Ｅ）上記抵抗体の形成領域を含む領域の上記絶縁層上に金属層を形成する工程。
【００１７】
本発明の半導体装置では抵抗体は半導体基板に形成された溝の内部に形成されている。本発明の半導体装置の製造方法では抵抗体を半導体基板に形成した溝の内部に形成する。したがって、絶縁膜上に形成されたポリシリコンパターンからなる従来の抵抗体に比べて、例えばＰＳＧ膜やＳｉＮ膜などの抵抗体上の絶縁層との接触面積を小さくすることができる。
さらに、本発明の半導体装置では抵抗体上に絶縁層を介して配置された金属層を備えている。本発明の半導体装置の製造方法では抵抗体の形成領域を含む領域の絶縁層上に金属層を形成する。したがって、抵抗体の形成領域に配置された金属層により、金属層よりも上層側からの抵抗体への不純物イオンや電荷、水分、水素などの侵入を防止することができる。
これらにより、抵抗体の抵抗値の安定化を図ることができる。
【００１８】
【発明の実施の形態】
本発明の半導体装置及びその製造方法において、上記半導体材料の一例としてポリシリコン及びポリシリコンゲルマニウムを挙げることができる。
【００１９】
本発明の半導体装置において、複数の上記抵抗体が配列されている領域で、それらの抵抗体の上層に配置された上記金属層によりパッド電極の一部又は全部が形成されていることが好ましい。
本発明の半導体装置の製造方法において、上記工程（Ｅ）で、複数の上記抵抗体が配列されている領域に対応して上記絶縁層上に形成する上記金属層により、パッド電極の一部又は全部を形成することが好ましい。
この半導体装置の態様及び製造方法の局面では、複数の抵抗体の上層に配置される金属配線層によりパッド電極の一部又は全部を形成する、すなわち、パッド電極下の領域に複数の抵抗体を配置する。従来、パッド電極下の領域には半導体素子を何も配置していない。したがって、パッド電極下の領域に複数の抵抗体を配置することにより、従来技術に比べてチップ面積を縮小することができる。
【００２０】
本発明の半導体装置において、上記パッド電極よりも上層側に再配線層が形成されており、上記パッド電極の形成領域とは異なる領域で上記再配線層上に外部接続端子が形成されているようにしてもよい。
本発明の半導体装置の製造方法において、上記工程（Ｅ）において上記パッド電極を形成した後、上記パッド電極の形成領域に対応して開口部をもつ第２絶縁層を形成し、上記パッド電極上及び上記第２絶縁層上に再配線層を形成し、上記パッド電極の形成領域とは異なる領域で上記再配線層上に外部接続端子を形成する工程を含むようにしてもよい。
ウェハレベルＣＳＰ（ｃｈｉｐ ｓｉｚｅ ｐａｃｋａｇｅ）など、パッド電極よりも上層側に再配線層が形成される半導体装置に本発明の半導体装置及びその製造方法を適用すれば、パッド電極には例えばワイヤボンディングなどの外部接続端子の接続処理は施されないので、パッド電極への機械的衝撃をなくすことができ、パッド電極下に配置した抵抗体へのダメージを防ぐことができる。
ここで、ＣＳＰとは、チップサイズと同等か、わずかに大きいパッケージの総称であり、高密度実装を目的としたパッケージである。また、ウェハレベルＣＳＰは、個々のチップに分割するためのダイシング前にアレイ状のパッドを作り込むＣＳＰである。
【００２１】
本発明の半導体装置が適用される半導体装置の一例として、２個以上の抵抗による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置を挙げることができる。その分割抵抗回路を構成する抵抗は、本発明の半導体装置を構成する抵抗体により構成される。
本発明の半導体装置を構成する抵抗体によれば、抵抗の抵抗値の安定化を図ることができるので、分割抵抗回路の出力電圧の精度を向上させることができる。
【００２２】
本発明の半導体装置が適用される半導体装置の他の例として、入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置を挙げることができる。その電圧検出回路を構成する分割抵抗回路は、本発明の半導体装置を構成する抵抗体が適用された抵抗を備えている。
本発明の半導体装置を構成する抵抗体が適用された分割抵抗回路によれば出力電圧の精度を向上させることができるので、電圧検出回路の電圧検出能力の精度を向上させることができる。
【００２３】
本発明の半導体装置が適用される半導体装置のさらに他の例として、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置を挙げることができる。その定電圧発生回路を構成する分割抵抗回路は、本発明の半導体装置を構成する抵抗体が適用された抵抗を備えている。
本発明の半導体装置を構成する抵抗体が適用された分割抵抗回路によれば出力電圧の精度を向上させることができるので、定電圧発生回路の出力電圧の安定性を向上させることができる。
【００２４】
本発明の半導体装置の製造方法において、上記抵抗体とは異なる領域の半導体基板上にＭＯＳトランジスタを形成する場合、上記工程（Ｂ）において、上記溝の内壁表面に絶縁膜を形成する際、ＭＯＳトランジスタの形成領域の半導体基板表面にゲート酸化膜を同時に形成するようにしてもよい。これにより、抵抗体とは異なる領域の半導体基板上にＭＯＳトランジスタを形成する場合に、製造工程の短縮を図ることができる。
【００２５】
本発明の半導体装置の製造方法において、上記抵抗体とは異なる領域の半導体基板上にＭＯＳトランジスタを形成する場合、上記工程（Ｃ）において、上記溝の内部に埋め込む半導体材料を用いてＭＯＳトランジスタのゲート電極を同時に形成するようにしてもよい。これにより、抵抗体とは異なる領域の半導体基板上にＭＯＳトランジスタを形成する場合に、製造工程の短縮を図ることができる。
【００２６】
本発明の半導体装置の製造方法において、上記抵抗体とは異なる領域の半導体基板上にヒューズ素子を形成する場合、上記工程（Ｃ）において、上記溝の内部に埋め込む半導体材料を用いてヒューズ素子を同時に形成するようにしてもよい。これにより、抵抗体とは異なる領域の半導体基板上にヒューズ素子を形成する場合に、製造工程の短縮を図ることができる。
【００２７】
【実施例】
図１は、半導体装置の一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。図１では、抵抗体、ヒューズ素子及びＭＯＳトランジスタについて、それぞれ１つずつ図示している。また、図１（Ａ）では層間絶縁層の図示は省略している。
【００２８】
シリコン基板からなる半導体基板１上に、ＬＯＣＯＳ法により形成された素子分離用のＬＯＣＯＳ酸化膜３が形成されている。
抵抗体形成領域の半導体基板１にトレンチ（溝）５が形成されている。トレンチ５の寸法は、例えば深さが１．５〜２．５μｍ、幅が０．６μｍである。トレンチ５の底部の角部分は丸みを帯びている。
トレンチ５の内壁表面に酸化膜７が形成されている。
【００２９】
トレンチ５の内部に、酸化膜７を介して、ポリシリコンからなる帯状の抵抗体９が形成されている。抵抗体９を構成するポリシリコンには所定の抵抗値を得るための不純物イオン、例えばリンが導入されている。トレンチ５の内部で、抵抗体９の両端に、ポリシリコンに高濃度に不純物イオン、例えばリンが導入されてなる低抵抗ポリシリコン領域１１が形成されている。
【００３０】
ヒューズ素子形成領域のＬＯＣＯＳ酸化膜３上に、ポリシリコン膜からなるヒューズ素子１３が形成されている。ヒューズ素子を構成するポリシリコン膜には、不純物イオン、例えばリンが高濃度に導入されて低抵抗化されている。
【００３１】
ＬＯＣＯＳ酸化膜３で囲まれたＭＯＳトランジスタ形成領域の半導体基板１上に、ゲート酸化膜１５を介して、ポリシリコンからなる帯状のゲート電極１７が形成されている。ゲート電極１７はＬＯＣＯＳ酸化膜３上に延伸して形成されている。ゲート電極１７には、ｎ型不純物イオン、例えばリンが高濃度に導入されて低抵抗化されている。
ＭＯＳトランジスタ形成領域の半導体基板１に、ゲート電極１７の形成領域を挟んで、ｎ型不純物イオン、例えばリン又はヒ素が注入されてなるソース拡散層１９及びドレイン拡散層２１が形成されている。
【００３２】
抵抗体９上、ヒューズ素子１３上及びゲート電極１７上を含む半導体基板１上全面にＮＳＧ膜２３が形成され、さらにその上にＢＰＳＧ膜２５が形成されている。
ＮＳＧ膜２３及びＢＰＳＧ膜２５には、抵抗体９の両端に設けられた低抵抗ポリシリコン領域１１，１１、ヒューズ素子１３、ゲート電極１７、ソース拡散層１９及びドレイン拡散層２１に対応して接続孔２７が形成されている。
【００３３】
ＢＰＳＧ膜２５上及び接続孔２７内に例えばＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％（質量パーセント））からなる金属配線層２９が形成されている。
ＢＰＳＧ膜２５上には、抵抗体９の形成領域に対応して、金属配線層２９と同じ材料からなる金属層３１も形成されている。金属配線層２９と金属層３１は電気的に分離されている。
【００３４】
金属配線層２９上及び金属層３１上を含むＢＰＳＧ膜２５上に、例えば下層がＰＳＧ膜３３、上層がＳｉＮ膜３５からなるパッシベーション膜が形成されている。
ＮＳＧ膜２３、ＢＰＳＧ膜２５、ＰＳＧ膜３３及びＳｉＮ膜３５には、ヒューズ素子１３に対応してトリミング窓開口部３７が形成されている。
【００３５】
この実施例では、抵抗体９は半導体基板１に形成されたトレンチ５の内部に形成されている。したがって、絶縁膜上に形成されたポリシリコンパターンからなる従来の抵抗体に比べて、抵抗体９上の絶縁層、この実施例ではＮＳＧ膜２３との接触面積を小さくすることができる。
さらに、抵抗体９上にＮＳＧ膜２３及びＢＰＳＧ膜２５を介して金属層３１を備えているので、金属層３１よりも上層側からの抵抗体９への不純物イオンや電荷、水分、水素などの侵入を防止することができる。
これらにより、抵抗体９の抵抗値の安定化を図ることができる。
【００３６】
図２から図４は半導体装置の製造方法の一実施例を示す工程断面図である。図５は、低抵抗ポリシリコン膜形成時に用いるマスク用酸化膜を形成した状態でのトレンチ形成領域近傍の平面図である。図１から図５を参照してこの製造方法の実施例を説明する。
【００３７】
（１）ウエハ状態の半導体基板１上に、ＬＯＣＯＳ法によりＬＯＣＯＳ酸化膜３を形成する。例えば、減圧ＣＶＤ法により、半導体基板１上全面にマスク用酸化膜３９を５００ｎｍの膜厚に形成する。写真製版技術により、半導体基板１上全面に例えばポジ型レジスト材料を塗布し、露光及び現像を行なって、抵抗体を形成するためのトレンチ形成予定領域に対応して開口部をもつレジストパターン４１を形成する（図２（ａ）参照）。
【００３８】
（２）例えばフッ素系ガスを用いたドライエッチングにより、レジストパターン４１をマスクにして、マスク用酸化膜３９を選択的に除去して、トレンチ形成予定領域に対応してマスク用酸化膜３９に開口部を形成する。その後、レジストパターン４１を除去する（図２（ｂ）参照）。
【００３９】
（３）例えば、プラズマエッチング技術により、マスク用酸化膜３９をマスクにして、半導体基板１のトレンチ形成予定領域に、深さが１．５〜２．５μｍ、幅が０．６μｍのトレンチ５を形成する（図２（ｃ）参照）。プラズマエッチングの条件は、例えばＨＢｒガス、ＮＦ３ガス、Ｏ２ガスを３０：１０：１の比率で混合したエッチングガスを用い、８０ｍＴｏｒｒ（ミリトル）の圧力、３．６Ｗ／ｃｍ２の条件で行なった。トレンチ５の幅寸法は、後工程で形成するポリシリコン膜の膜厚に応じて、トレンチ５内にポリシリコン膜を隙間なく埋め込むことができる寸法に形成することが好ましい。
【００４０】
（４）半導体基板１に対して、例えば１１００℃程度の条件で熱酸化処理を施して、トレンチ５の内壁に酸化膜を一旦形成した後、フッ化アンモニウムを含むフッ酸溶液を用いて、トレンチ５内の酸化膜及びマスク用酸化膜３９を除去する（図３（ｄ）参照）。これにより、トレンチ５の底部の角部分に丸みをもたせることができ、かつトレンチ５の内壁表面のエッチングダメージの回復を図ることができる。
【００４１】
（５）半導体基板１に対して熱酸化処理を施して、トレンチ５の内壁表面に酸化膜７を形成し、ＭＯＳトランジスタ形成領域の半導体基板１の表面にゲート酸化膜１５を形成する。ここで酸化膜７及びゲート酸化膜１５の膜厚は、ＭＯＳトランジスタの駆動電圧に応じて決定されるので特に制限はない。
【００４２】
例えば減圧ＣＶＤ法により、トレンチ５の内部を含む半導体基板１上全面にポリシリコン膜４３を３５０ｎｍの膜厚に形成する。減圧ＣＶＤの条件として、例えば温度は６２０〜６３５℃、成膜ガスはＳｉＨ４／Ｈ２＝３００／４５０ｓｃｃｍ、圧力は０．５Ｔｏｒｒの条件を挙げることができる。
【００４３】
ポリシリコン膜４３全面に、抵抗体となるトレンチ５内のポリシリコン膜の抵抗値を制御するために、ｎ型不純物イオン、例えばリンをイオン注入する（図３（ｅ）参照）。イオン注入条件は、例えばイオンエネルギーは３０ｋｅＶ、ドーズ量は４．３×１０１４ａｔｏｍｓ／ｃｍ２で行なった。ここでドーズ量は、抵抗体となるトレンチ５内のポリシリコン膜について、目的とする抵抗値に合わせて、通常１×１０１３〜１×１０１５ａｔｏｍｓ／ｃｍ２で制御する。
【００４４】
（６）例えば減圧ＣＶＤ法により、ポリシリコン膜４３上に酸化膜を２００ｎｍの膜厚に形成した後、写真製版技術により、酸化膜をパターニングして、トレンチ５の形成領域で少なくとも抵抗体となる領域を覆うマスク用酸化膜４５を形成する。
【００４５】
図５に、マスク用酸化膜４５を形成した状態でのトレンチ形成領域近傍の平面図を示す。
トレンチ５の形成領域近傍において、マスク用酸化膜４５は、トレンチ５の中央側の領域を覆い、両端側の領域を覆わないように配置されている。
【００４６】
ポリシリコン膜４３に対してリンガラスの堆積及びドライブ拡散を行なって、抵抗体のコンタクト用の低抵抗ポリシリコン領域、ヒューズ素子及びＭＯＳトランジスタのゲート電極の形成予定領域を含む領域のポリシリコン膜４３にリンを高濃度に導入して、低抵抗ポリシリコン膜４７を形成する。このとき、トレンチ５の中央側の領域はマスク用酸化膜４５により覆われているので、トレンチ５内の中央側のポリシリコン膜４３にはリンは導入されず、トレンチ５内の両端側のポリシリコン膜４３にはリンが導入されて低抵抗ポリシリコン膜４７が形成される（図３（ｆ）参照）。
【００４７】
（７）写真製版技術及びドライエッチング技術により、ポリシリコン膜４３及び低抵抗ポリシリコン膜４７をパターニングして、トレンチ５内の中央側にポリシリコン膜４３から抵抗体９を形成し、トレンチ５内の両端側に低抵抗ポリシリコン膜４７から低抵抗ポリシリコン領域１１を形成し、ヒューズ素子形成領域のＬＯＣＯＳ酸化膜３上に低抵抗ポリシリコン膜４７からヒューズ素子１３を形成し、ＭＯＳトランジスタ形成領域のゲート酸化膜１５上及びＬＯＣＯＳ酸化膜３上に低抵抗ポリシリコン膜４７からゲート電極１７を形成する（図４（ｇ）参照）。
【００４８】
（８）写真製版技術により、少なくとも抵抗体９の形成領域を覆い、ＭＯＳトランジスタの形成領域に開口部をもつ、高濃度拡散層形成用のレジストパターンを形成する。イオン注入法により、高濃度拡散層形成用のレジストパターンをマスクにして、例えばリン又はヒ素をイオンエネルギーは３０ｋｅＶ程度、ドーズ量は１．０×１０１３ａｔｏｍｓ／ｃｍ２程度の条件で注入して、ＭＯＳトランジスタの形成領域の半導体基板１にソース拡散層１９及びドレイン拡散層２１を形成する。
【００４９】
高濃度拡散層形成用のレジストパターンを除去した後、抵抗体９表面、低抵抗ポリシリコン領域１１表面、ヒューズ素子１３表面及びゲート電極１７表面の酸化膜を除去する。例えばＣＶＤ法により、半導体基板１上全面にＮＳＧ膜２３を形成し、さらにその上にＢＰＳＧ膜２５を形成した後、ＢＰＳＧ膜２５に対して高温熱処理によるリフローを施して平坦化する。
【００５０】
写真製版技術及びドライエッチング技術により、抵抗体９の両端側の低抵抗ポリシリコン領域１１，１１、ヒューズ素子１３、ゲート電極１７、ソース拡散層１９及びドレイン拡散層２１の形成領域に対応して、接続孔２７を形成する（図４（ｈ）及び図１参照）。
【００５１】
（９）例えば、スパッタ法により、ＢＰＳＧ膜２５上及び接続孔２７内にアルミニウム合金からなる金属層を形成し、写真製版技術及びドライエッチング技術により、金属層をパターニングして金属配線層２９を形成し、抵抗体９の形成領域を覆うように金属層３１を形成する（図４（ｉ）参照）。
【００５２】
（１０）例えばプラズマＣＶＤ法により、金属配線層２９上及び金属層３１上を含むＢＰＳＧ膜２５上にＰＳＧ膜３３を形成し、さらにその上にＳｉＮ膜３５を形成する。このとき、抵抗体９上に金属層３１が形成されているので、ＰＳＧ膜３３及びＳｉＮ膜３５の成膜時に周辺雰囲気に存在する水素、並びにＰＳＧ膜３３及びＳｉＮ膜３５に含まれる水素は金属層３１により遮断され、抵抗体９に水素が侵入して抵抗値が変動するのを防止することができる。
【００５３】
その後、写真製版技術及びドライエッチング技術により、ヒューズ素子１３の形成領域に対応して、ＳｉＮ膜３５、ＰＳＧ膜３３、ＢＰＳＧ膜２５及びＮＳＧ膜２３にトリミング窓開口部３７を形成する（図１参照）。
【００５４】
この製造方法の実施例によれば、上記工程（４）において、トレンチ５の底部の角部分に丸みをもたせているので、トレンチ５の底部の角部分での電界集中を緩和することができる。
【００５５】
さらに、上記工程（５）において、抵抗体９を半導体基板１とは電気的に分離するためにトレンチ５の内壁表面に形成する酸化膜７と、ゲート酸化膜１５を同時に形成しているので、これらの酸化膜を別々に形成する場合に比べて製造工程の短縮を図ることができる。
【００５６】
さらに、上記工程（６）及び（７）において、抵抗体９を形成するためのポリシリコン膜４３を用いて、ヒューズ素子１３及びゲート電極１７を形成しているので、抵抗体９、ヒューズ素子１３及びゲート電極１７を別々の工程で形成したポリシリコン膜を用いて形成する場合に比べて製造工程の短縮を図ることができる。
【００５７】
上記の実施例では、抵抗体の抵抗値を制御するための不純物としてリンを用いているが、本発明の半導体装置及びその製造方法はこれに限定されるものではない。例えば、同一半導体基板上に抵抗体とＰチャネルＭＯＳトランジスタを形成する場合、ＰチャネルＭＯＳトランジスタのゲート電極にはｐ型不純物を導入したポリシリコン膜を用いるが、そのゲート電極用のポリシリコン膜を用いて抵抗体を形成するようにしてもよい。例えばボロンなどのｐ型不純物はｎ型不純物に比べて原子の移動度が小さいので、抵抗体としてｐ型不純物を抵抗値制御用に導入したポリシリコン膜を用いることによって、熱処理による抵抗値の変動を抑制することができる。
【００５８】
また、上記の実施例では抵抗体９の材料としてポリシリコンを用いているが、本発明の半導体装置及びその製造方法はこれに限定されるものではなく、抵抗体の材料として例えばポリシリコンゲルマニウムなど、他の半導体材料を用いてもよい。
【００５９】
また、上記の実施例では金属配線層２９と金属層３１は電気的に分離されているが、本発明はこれに限定されるものではなく、金属層３１は、いずれか一方の低抵抗ポリシリコン領域１１に電気的につながる金属配線層２９に電気的に接続されていてもよいし、他の金属配線層２９と電気的に接続されていてもよい。
【００６０】
図６に、半導体装置の他の実施例の断面図を示す。図６において、図１に示した実施例と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。図６では、複数の抵抗体の形成領域及びパッド電極の形成領域のみを図示し、ヒューズ素子やＭＯＳトランジスタの形成領域は示していない。
【００６１】
抵抗体形成領域の半導体基板１に複数のトレンチ５が配列されている。トレンチ５の底部の角部分は丸みを帯びている。各トレンチ５の内壁表面に酸化膜７が形成されている。
各トレンチ５内の中央側に抵抗体９が形成され、両端側に低抵抗ポリシリコン領域１１，１１が形成されている。
【００６２】
トレンチ５の形成領域を含む半導体基板１上全面にＮＳＧ膜２３が形成され、さらにその上にＢＰＳＧ膜２５が形成されている。
ＮＳＧ膜２３及びＢＰＳＧ膜２５には、抵抗体９の両端に設けられた低抵抗ポリシリコン領域１１，１１に対応して接続孔２７が形成されている。ただし、抵抗体９の配列の両端に配置された抵抗体９はダミーパターンとして用いられるので、ダミーパターンの抵抗体９に対応する低抵抗ポリシリコン領域１１，１１上には接続孔２７は形成されていない。ここで、ダミーパターンは外部からの水素などの侵入や、応力の集中による特性の変化を防止する目的で設けられている。
【００６３】
接続孔２７内及びＢＰＳＧ膜２５上に金属配線層２９が形成されている。ＢＰＳＧ膜２５上には、抵抗体９の形成領域を覆うようにパッド電極４９も形成されている。
金属配線層２９及びパッド電極４９の形成領域を含むＢＰＳＧ膜２５上にＰＳＧ膜３３が形成され、さらにその上にＳｉＮ膜３５が形成されている。ＰＳＧ膜３３及びＳｉＮ膜３５には、パッド電極４９に対応してパッド開口部５１が形成されている。
【００６４】
この実施例では、複数の抵抗体９をパッド電極４９下の領域に配置しているので、従来技術に比べてチップ面積を縮小することができる。
【００６５】
この実施例は、図１から図５を参照して説明した製造方法の実施例と同様にして形成することができる。その製造工程において、パッド電極形成予定領域を含む領域にトレンチ５を形成し、金属配線層２９の形成と同時に抵抗体９の形成領域を覆うようにパッド電極４９を形成し、ＰＳＧ膜３３及びＳｉＮ膜３５を形成した後、ＳｉＮ膜３５及びＰＳＧ膜３３にパッド開口部５１を形成することにより、図６に示した実施例の構造を形成することができる。
【００６６】
図６に示した実施例では、１本のトレンチ５内に抵抗体９がパッド電極４９の一辺とほぼ同じ長さで形成されているが、本発明はこれに限定されるものではない。
【００６７】
例えば、図７に示すように、パッド電極４９下の半導体基板１に格子状に形成されたトレンチ５内に抵抗体９が形成されているようにしてもよい。図７において、接続孔２７が設けられていないトレンチ５内に形成された抵抗体９はダミーパターンとして用いられるものである。なお、図７において、トレンチ５の内壁表面の酸化膜の図示は省略している。
【００６８】
また、図６及び図７に示した実施例では、本発明を単層メタル配線構造に適用しているので、トレンチ５をパッド電極４９の形成領域外に導いて、抵抗体９の電位をとるための低抵抗ポリシリコン領域１１をパッド電極４９の形成領域外に設けているが、本発明はこれに限定されるものではなく、本発明を多層メタル配線構造の半導体装置に適用する場合には、抵抗体の電位をとるための低抵抗ポリシリコン領域をパッド電極の形成領域内に設け、パッド電極よりも下層の金属配線層を用いて低抵抗ポリシリコン膜の電位をとるようにしてもよい。
【００６９】
図８は、半導体装置のさらに他の実施例を示す断面図である。この実施例は本発明をウェハレベルＣＳＰに適用したものである。この実施例の抵抗体形成領域の平面図は図６（Ａ）と同じである。図８において図１及び図６に示した実施例と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００７０】
抵抗体形成領域の半導体基板１に複数のトレンチ５が配列され、各トレンチ５内に、酸化膜７を介して抵抗体９及び低抵抗ポリシリコン領域（図６（Ａ）参照）が形成されている。
トレンチ５の形成領域を含む半導体基板１上全面にＮＳＧ膜２３が形成され、さらにその上にＢＰＳＧ膜２５が形成されている。
ＮＳＧ膜２３及びＢＰＳＧ膜２５には、抵抗体９の両端に設けられた低抵抗ポリシリコン領域に対応して接続孔（図６（Ａ）参照）が形成されている。
【００７１】
接続孔２７内及びＢＰＳＧ膜２５上に金属配線層（図６（Ａ）参照）が形成され、ＢＰＳＧ膜２５上に、抵抗体９の形成領域を覆うようにパッド電極４９が形成されている。ＢＰＳＧ膜２５上全面にＰＳＧ膜３３が形成され、さらにその上にＳｉＮ膜３５が形成されている。ＰＳＧ膜３３及びＳｉＮ膜３５には、パッド電極４９に対応してパッド開口部５１が形成されている。
【００７２】
ＳｉＮ膜３５上及びパッド開口部５１内に、例えばＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％）からなる第２金属配線層５３及び第２パッド電極５５が形成されている。第２金属配線層５３及び第２パッド電極５５は再配線層を構成する。第２金属配線層５３上及び第２パッド電極５５上に、例えば下層から順にＴｉ層／Ｎｉ層／Ａｇ層（膜厚：０．１μｍ／０．４μｍ／０．１μｍ）からなるバリヤメタル層５７が形成されている。
【００７３】
第２金属配線層５３上を含むＳｉＮ膜３５上に、例えば２５μｍの膜厚をもつポリイミド膜５９が形成されている。ポリイミド膜５９は最終保護膜を構成する。ポリイミド膜５９に替えて、例えばポリベンゾオキサゾール膜を用いてもよい。
【００７４】
ポリイミド膜５９には第２パッド電極５５に対応して第２パッド開口部６１が形成されている。第２パッド電極５５上にバリヤメタル層５７を介して、例えば半田からなる外部接続端子６３が形成されている。外部接続端子６３はその先端部分がポリイミド膜５９の表面から突出して設けられている。
【００７５】
この実施例では、抵抗体９をパッド電極４９下の領域に配置してチップ面積の縮小化を図ることができるのに加えて、外部接続端子６３をパッド電極４９の形成領域とは異なる領域に設けているので、パッド電極４９への機械的衝撃をなくすことができ、パッド電極４９下に配置した抵抗体９へのダメージを防ぎ、抵抗体９の抵抗値の変動を防止することができる。
【００７６】
図９から図１０は、図８に示した半導体装置を製造するための製造方法の一実施例を示す工程断面図である。図８から図１０を参照してこの製造方法の実施例を説明する。
【００７７】
（１）図２（ａ）から図４（ｇ）を参照して説明した上記工程（１）から工程（７）と同様にして、半導体基板１にトレンチ５を形成し、トレンチ５内に酸化膜７、抵抗体９、及び抵抗体９の電位をとるための低抵抗ポリシリコン膜（図示は省略）を形成する。図４（ｈ）及び図１を参照して説明した上記工程（８）と同様にして、半導体基板１上全面にＮＳＧ膜２３を形成し、さらにその上にＢＰＳＧ膜２５を形成し、ＮＳＧ膜２３及びＢＰＳＧ膜２５の所定の領域に接続孔（図示は省略）を形成する（図９（ａ）参照）。
【００７８】
（２）ＢＰＳＧ膜２５上及び接続孔内に、例えばスパッタ法により、Ａｌ−Ｓｉ合金（Ｓｉ：１ｗ％）を堆積し、写真製版技術及びエッチング技術により、Ａｌ−Ｓｉ合金層をパターニングしてパッド電極４９及び金属配線層（図示は省略）を形成する。パッド電極４９は抵抗体９上の領域に形成する（図９（ｂ）参照）。
【００７９】
（３）例えばＣＶＤ法により、パッド電極４９及び金属配線層の形成領域を含むＢＰＳＧ膜２５上に、ＰＳＧ膜３３及びＳｉＮ膜３５を順次形成してパッシベーション膜を形成する。写真製版技術及びエッチング技術により、ＳｉＮ膜３５及びＰＳＧ膜３３にパッド開口部５１を形成する（図９（ｃ）参照）。
【００８０】
（４）ＳｉＮ膜３５上及びパッド開口部５１内に第２金属配線層５３及び第２パッド電極５５を形成する。第２金属配線層５３上面及び第２パッド電極５５上面にバリヤメタル層５７を形成する（図１０（ｄ）参照）。
【００８１】
第２金属配線層５３及び第２パッド電極５５の材料は、例えばアルミニウム合金層（Ａｌ−Ｓｉ合金（Ｓｉ：１ｗ％）、Ａｌ−Ｓｉ−Ｃｕ合金（Ｓｉ：１ｗ％、Ｃｕ：０．５ｗ％）、Ａｌ−Ｃｕ（Ｃｕ：１ｗ％）、Ａｌ−Ｃｕ（Ｃｕ：２ｗ％）など）や、銅などを挙げることができる。
【００８２】
第２金属配線層５３及び第２パッド電極５５の材料にＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％）を使用する場合、スパッタリング法によってＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％）からなるアルミニウム合金層を３μｍの厚みに成膜し、さらにその上にＴｉ層／Ｎｉ層／Ａｇ層（膜厚：０．１μｍ／０．４μｍ／０．１μｍ）からなるバリヤメタル層５７をスパッタリング法又は蒸着法によって成膜する。レシスト塗布、写真製版法による露光及び現像により配線パターンに対応したレジストパターンを形成する。ウェットエッチング技術によりバリヤメタル層５７を選択的に除去し、さらにドライエッチング技術によりアルミニウム合金層を選択的に除去して第２金属配線層５３及び第２パッド電極５５を完成させる。エッチング後、レジストパターンをプラズマアッシャーで除去する。バリヤメタル層５７は他の金属材料であってもよく、例えばＴｉ層／Ｎｉ層／Ａｕ層や、Ｎｉ層／Ｐｄ層／Ａｕ層などを挙げることができる。
【００８３】
第２金属配線層５３及び第２パッド電極５５の材料に銅を使用する場合、スパッタリング法により、銅のマイグレーション防止と密着力向上のためのクロムを０．１μｍの膜厚で、銅を０．５μｍの膜厚で順次成膜する。レシスト塗布、写真製版法による露光及び現像により配線パターンに対応したレジストパターンを形成する。電解メッキ法により、銅配線を５μｍの膜厚に成膜し、さらにその上にニッケルを３μｍ、パラジウムを０．５μｍ、金を１μｍの膜厚で順次成膜してバリヤメタル層５７を形成する。アッシャーでレジストパターンを除去した後、銅配線が形成されていない部分のクロム及び銅をウェットエッチングで除去し、第２金属配線層５３及び第２パッド電極５５を完成させる。
【００８４】
（５）スピンコート法により、例えばネガ型感光性ポリイミド材料（ＨＤ４０１２（日立化成デュポンマイクロシステムズ株式会社製））を４５μｍの膜厚で塗布形成した後、第２パッド開口部形成領域に対応して遮光部をもつレチクルを用いて露光処理を施して、第２パッド開口部形成領域及び分離領域を除くネガ型感光性ポリイミド材料層に光照射する。現像処理を施して、ネガ型感光性ポリイミド材料層に第２パッド電極５５の形成領域に対応して第２パッド開口部６１を形成する。その後、３２０℃の硬化処理を施して、膜厚が２５μｍ程度のポリイミド膜５９を形成する（図１０（ｅ）参照）。
【００８５】
（６）スクリーン印刷法により、第２パッド開口部６１の位置に対応して、クリーム半田を成膜した後、赤外線リフロー炉を用いた加熱溶融法により温度２６０℃で１０秒間加熱して外部接続端子６３を形成する。その後、スクリーン印刷法で用いたフラックスを専用洗浄液で除去し、水洗、乾燥させる。その後、チップを切り出す（図８参照）。
【００８６】
図１１は定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。直流電源６５からの電源を負荷６７に安定して供給すべく、定電圧発生回路６９が設けられている。定電圧発生回路６９は、直流電源６５が接続される入力端子（Ｖｂａｔ）７１、基準電圧発生回路（Ｖｒｅｆ）７３、演算増幅器（比較回路）７５、出力ドライバを構成するＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと略記する）７７、分割抵抗Ｒ１，Ｒ２及び出力端子（Ｖｏｕｔ）７９を備えている。
【００８７】
定電圧発生回路６９の演算増幅器７５では、出力端子がＰＭＯＳ７７のゲート電極に接続され、反転入力端子に基準電圧発生回路７３から基準電圧Ｖｒｅｆが印加され、非反転入力端子に出力電圧Ｖｏｕｔを抵抗Ｒ１とＲ２で分割した電圧が印加され、抵抗Ｒ１，Ｒ２の分割電圧が基準電圧Ｖｒｅｆに等しくなるように制御される。
【００８８】
図１２は、電圧検出回路を備えた半導体装置の一実施例を示す回路図である。電圧検出回路８１において、７５は演算増幅器で、その反転入力端子に基準電圧発生回路７３が接続され、基準電圧Ｖｒｅｆが印加される。入力端子（Ｖｓｅｎｓ）８３から入力される測定すべき端子の電圧が分割抵抗Ｒ１とＲ２によって分割されて演算増幅器７５の非反転入力端子に入力される。演算増幅器７５の出力は出力端子（Ｖｏｕｔ）８５を介して外部に出力される。
【００８９】
電圧検出回路８１では、測定すべき端子の電圧が高く、分割抵抗Ｒ１とＲ２により分割された電圧が基準電圧Ｖｒｅｆよりも高いときは演算増幅器７５の出力がＨレベルを維持し、測定すべき端子の電圧が降下してきて分割抵抗Ｒ１とＲ２により分割された電圧が基準電圧Ｖｒｅｆ以下になってくると演算増幅器７５の出力がＬレベルになる。
【００９０】
一般に、図１１に示した定電圧発生回路や図１２に示した電圧検出回路では、製造プロセスのバラツキに起因して基準電圧発生回路からの基準電圧Ｖｒｅｆが変動するので、その変動に対応すべく、分割抵抗としてヒューズ素子の切断により抵抗値を調整可能な抵抗回路（分割抵抗回路と称す）を用いて、分割抵抗の抵抗値を調整している。
【００９１】
図１３は、本発明の抵抗体が適用される分割抵抗回路の一例を示す回路図である。図１４及び図１５は、その分割抵抗回路のレイアウト例を示すレイアウト図であり、図１４はヒューズ素子部分のレイアウト例を示し、図１５は抵抗部分のレイアウト例を示す。
【００９２】
図１３に示すように、抵抗Ｒｂｏｔｔｏｍ、ｍ＋１個（ｍは正の整数）の抵抗ＲＴ０，ＲＴ１，…，ＲＴｍ、抵抗Ｒｔｏｐが直列に接続されている。抵抗ＲＴ０，ＲＴ１，…，ＲＴｍには、各抵抗に対応してヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍが並列に接続されている。
【００９３】
図１４に示すように、ヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍは、例えばシート抵抗が２０Ω〜４０Ωのポリシリコン膜により形成されている。これらのヒューズ素子として図１に示したヒューズ素子１３を用いることができる。図１４での図示は省略しているが、各ヒューズ素子の形成領域に対応して、半導体基板にトリミング窓開口部（図１の符号３７参照）が形成されている。
【００９４】
抵抗ＲＴ０，ＲＴ１，…，ＲＴｍの値は抵抗Ｒｂｏｔｔｏｍ側から順に二進数的に増加するよう設定されている。すなわち、抵抗ＲＴｎの抵抗値は、抵抗ＲＴ０の抵抗値を単位値とし、その単位値の２ｎ倍である。
例えば、図１５に示すように、半導体基板に形成されたトレンチ内に形成されたポリシリコンからなる抵抗体９を用い、抵抗ＲＴ０を１本の抵抗体９を単位抵抗値とし、抵抗ＲＴｎを２ｎ本の抵抗体９により構成する。抵抗体９は、例えば図１、図６又は図７に示したものが用いられる。図１５では、抵抗体９の電位をとるための低抵抗ポリシリコン領域、並びに抵抗体９上に配置される金属層又はパッド電極の図示は省略している。
【００９５】
図１４及び図１５において、符号Ａ−Ａ間、符号Ｂ−Ｂ間、符号Ｃ−Ｃ間、符号Ｄ−Ｄ、符号Ｅ−Ｅ、符号Ｆ−Ｆ及び符号Ｇ−Ｇ間はそれぞれ金属配線層２９により電気的に接続されている。
【００９６】
このように、抵抗の比の精度が重視される分割抵抗回路では、製造工程での作り込み精度を上げるために、一対の抵抗及びヒューズ素子からなる単位抵抗が直列に接続されて梯子状に配置されている。
このような分割抵抗回路では、任意のヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍをレーザービームで切断することにより、所望の直列抵抗値を得ることができる。
【００９７】
図１３に示した分割抵抗回路を図１１に示した定電圧発生回路の分割抵抗Ｒ１，Ｒ２に適用する場合、例えば抵抗Ｒｂｏｔｔｏｍ端を接地し、抵抗Ｒｔｏｐ端をＰＭＯＳ７１のドレインに接続する。さらに、抵抗Ｒｂｏｔｔｏｍ、ＲＴ０間の端子ＮｏｄｅＬ、又は抵抗Ｒｔｏｐ、ＲＴｍ間の端子ＮｏｄｅＭを演算増幅器７５の非反転入力端子に接続する。
【００９８】
また、図１３に示した分割抵抗回路を図１２に示した電圧検出回路の分割抵抗Ｒ１，Ｒ２に適用する場合、例えば抵抗Ｒｂｏｔｔｏｍ端を接地し、抵抗Ｒｔｏｐ端を入力端子７７に接続する。さらに、抵抗Ｒｂｏｔｔｏｍ、ＲＴ０間の端子ＮｏｄｅＬ、又は抵抗Ｒｔｏｐ、ＲＴｍ間の端子ＮｏｄｅＭを演算増幅器７５の非反転入力端子に接続する。
【００９９】
本発明の半導体装置を構成する抵抗体では、抵抗値を安定させることができるので、図１３に示した分割抵抗回路の出力電圧の精度を向上させることができる。
【０１００】
さらに、図１１に示した定電圧発生回路６９では、本発明を構成する抵抗体を適用した分割抵抗回路によって分割抵抗Ｒ１，Ｒ２の出力電圧の精度を向上させることができるので、定電圧発生回路６９の出力電圧の安定性を向上させることができる。
【０１０１】
さらに、図１２に示した電圧検出回路８１では、本発明を構成する抵抗体を適用した分割抵抗回路によって分割抵抗Ｒ１，Ｒ２の出力電圧の精度を向上させることができるので、電圧検出回路８１の電圧検出能力の精度を向上させることができる。
【０１０２】
ただし、本発明を構成する抵抗体を適用した分割抵抗回路が適用される半導体装置は、定電圧発生回路を備えた半導体装置及び電圧検出回路を備えた半導体装置に限定されるものではなく、分割抵抗回路を備えた半導体装置であれば適用することができる。
【０１０３】
また、本発明を構成する抵抗体が適用される半導体装置は分割抵抗回路を備えた半導体装置に限定されるものではなく、半導体材料からなる抵抗体を備えた半導体装置であれば、本発明を適用することができる。
【０１０４】
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【０１０５】
【発明の効果】
請求項１及び２に記載された半導体装置では、半導体基板に形成された溝の内部に絶縁膜を介して埋め込まれて形成された半導体材料からなる抵抗体と、抵抗体上に絶縁層を介して配置された金属層を備えているようにしたので、絶縁膜上に形成されたポリシリコンパターンからなる従来の抵抗体に比べて、抵抗体上の絶縁層との接触面積を小さくすることができ、抵抗体の形成領域に配置された金属層により、金属層よりも上層側からの抵抗体への不純物イオンや電荷、水分、水素などの侵入を防止することができるので、抵抗体の抵抗値の安定化を図ることができる。
【０１０６】
請求項３に記載された半導体装置では、複数の抵抗体が配列されている領域で、それらの抵抗体の上層に配置された金属層によりパッド電極の一部又は全部が形成されているようにしたので、パッド電極下の領域に複数の抵抗体を配置することができ、従来技術に比べてチップ面積を縮小することができる。
【０１０７】
請求項４に記載された半導体装置では、パッド電極よりも上層側に再配線層が形成されており、パッド電極の形成領域とは異なる領域で再配線層上に外部接続端子が形成されているようにしたので、例えばウェハレベルＣＳＰなど、パッド電極よりも上層側に再配線層が形成される半導体装置に本発明の半導体装置を適用した場合に、パッド電極への機械的衝撃をなくすことができ、パッド電極下に配置した抵抗体へのダメージを防ぐことができる。
【０１０８】
請求項５に記載された半導体装置では、２個以上の抵抗による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置において、分割抵抗回路を構成する抵抗は、本発明の半導体装置を構成する抵抗体により構成されるようにしたので、本発明の半導体装置を構成する抵抗体によって抵抗の抵抗値の安定化を図ることができ、分割抵抗回路の出力電圧の精度を向上させることができる。
【０１０９】
請求項６に記載された半導体装置では、入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、分割抵抗回路からの分割電圧と基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置において、分割抵抗回路として請求項５に記載された分割抵抗回路を備えているようにしたので、本発明の半導体装置を構成する抵抗体が適用された分割抵抗回路では出力電圧の精度を向上させることができるので、電圧検出回路の電圧検出能力の精度を向上させることができる。
【０１１０】
請求項７に記載された半導体装置では、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、分割抵抗回路からの分割電圧と基準電圧発生回路からの基準電圧を比較し、比較結果に応じて出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、分割抵抗回路として請求項５に記載された分割抵抗回路を備えているようにしたので、本発明の半導体装置を構成する抵抗体が適用された分割抵抗回路では出力電圧の精度を向上させることができるので、定電圧発生回路の出力電圧の安定性を向上させることができる。
【０１１１】
請求項８及び９に記載された半導体装置の製造方法では、半導体基板の抵抗体形成予定領域に溝を形成する工程（Ａ）、溝の内壁表面に絶縁膜を形成する工程（Ｂ）、溝の内部に半導体材料を埋め込んで抵抗体を形成する工程（Ｃ）、抵抗体の形成領域を含む半導体基板上全面に絶縁層を形成する工程（Ｄ）、抵抗体の形成領域を含む領域の絶縁層上に金属層を形成する工程（Ｅ）を含むようにしたので、絶縁膜上に形成されたポリシリコンパターンからなる従来の抵抗体に比べて抵抗体上の絶縁層との接触面積を小さくすることができ、さらに、抵抗体の形成領域を含む領域の絶縁層上に金属層を形成することにより、金属層よりも上層側からの抵抗体への不純物イオンや電荷、水分、水素などの侵入を防止することができ、抵抗体の抵抗値の安定化を図ることができる。
【０１１２】
請求項１０に記載された半導体装置の製造方法では、工程（Ｅ）で、複数の抵抗体が配列されている領域に対応して絶縁層上に形成する金属層により、パッド電極の一部又は全部を形成するようにしたので、パッド電極下の領域に複数の抵抗体を配置することができ、従来技術に比べてチップ面積を縮小することができる。
【０１１３】
請求項１１に記載された半導体装置の製造方法では、工程（Ｅ）においてパッド電極を形成した後、パッド電極の形成領域に対応して開口部をもつ第２絶縁層を形成し、パッド電極上及び第２絶縁層上に再配線層を形成し、パッド電極の形成領域とは異なる領域で再配線層上に外部接続端子を形成する工程を含むようにしたので、例えばウェハレベルＣＳＰなど、パッド電極よりも上層側に再配線層が形成される半導体装置に適用した場合に、パッド電極への機械的衝撃をなくすことができ、パッド電極下に配置した抵抗体へのダメージを防ぐことができる。
【０１１４】
請求項１２に記載された半導体装置の製造方法では、抵抗体とは異なる領域の半導体基板上にＭＯＳトランジスタを形成する場合、工程（Ｂ）において、溝の内壁表面に絶縁膜を形成する際、ＭＯＳトランジスタの形成領域の半導体基板表面にゲート酸化膜を同時に形成するようにしたので、抵抗体とは異なる領域の半導体基板上にＭＯＳトランジスタを形成する場合に、製造工程の短縮を図ることができる。
【０１１５】
請求項１３に記載された半導体装置の製造方法では、抵抗体とは異なる領域の半導体基板上にＭＯＳトランジスタを形成する場合、工程（Ｃ）において、溝の内部に埋め込む半導体材料を用いてＭＯＳトランジスタのゲート電極を同時に形成するようにしたので、抵抗体とは異なる領域の半導体基板上にＭＯＳトランジスタを形成する場合に、製造工程の短縮を図ることができる。
【０１１６】
請求項１４に記載された半導体装置の製造方法では、抵抗体とは異なる領域の半導体基板上にヒューズ素子を形成する場合、工程（Ｃ）において、溝の内部に埋め込む半導体材料を用いてヒューズ素子を同時に形成するようにしたので、抵抗体とは異なる領域の半導体基板上にヒューズ素子を形成する場合に、製造工程の短縮を図ることができる。
【図面の簡単な説明】
【図１】半導体装置の一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図２】図１に示した半導体装置を製造するための製造方法の一実施例の最初を示す工程断面図である。
【図３】同実施例の続きを示す工程断面図である。
【図４】同実施例の最後を示す工程断面図である。
【図５】同実施例で、低抵抗ポリシリコン膜形成時に用いるマスク用酸化膜を形成した状態でのトレンチ形成領域近傍の平面図である。
【図６】半導体装置の他の実施例の断面図である。
【図７】パッド電極下に形成する抵抗体のパターンの一例を示す平面図である。
【図８】半導体装置のさらに他の実施例を示す断面図である。
【図９】図８に示した半導体装置を製造するための製造方法の一実施例の前半を示す工程断面図である。
【図１０】同実施例の後半を示す工程断面図である。
【図１１】定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
【図１２】電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
【図１３】分割抵抗回路を備えた半導体装置の一実施例を示す回路図である。
【図１４】分割抵抗回路のヒューズ素子部分のレイアウト例を示すレイアウト図である。
【図１５】分割抵抗回路の抵抗体部分のレイアウト例を示すレイアウト図である。
【図１６】従来の半導体装置を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図、（Ｃ）は（Ａ）のＹ−Ｙ位置での断面図である。
【符号の説明】
１ 半導体基板
３ ＬＯＣＯＳ酸化膜
５ トレンチ
７ 酸化膜
９ 抵抗体
１１ 低抵抗ポリシリコン領域
１３ ヒューズ素子
１５ ゲート酸化膜
１７ ゲート電極
１９ ソース拡散層
２１ ドレイン拡散層
２３ ＮＳＧ膜
２５ ＢＰＳＧ膜
２７ 接続孔
２９ 金属配線層
３１ パッド電極
３３ ＰＳＧ膜
３５ ＳｉＮ膜
３７ トリミング窓開口部
３９，４５ マスク用酸化膜
４１ レジストパターン
４３ ポリシリコン膜
４７ 低抵抗ポリシリコン膜
４９ パッド電極
５１ パッド開口部
５３ 第２金属配線層
５５ 第２パッド電極
５７ バリヤメタル層
５９ ポリイミド膜
６１ 第２パッド開口部
６３ 外部接続端子
６５ 直流電源
６７ 負荷
６９ 定電圧発生回路
７１ 入力端子
７３ 基準電圧発生回路
７５ 演算増幅器
７７ ｐチャネルＭＯＳトランジスタ
７９ 出力端子
８１ 電圧検出回路
８３ 入力端子
８５ 出力端子
Ｒ１，Ｒ２ 分割抵抗
Ｒｂｏｔｔｏｍ，ＲＴ０，ＲＴ１，…，ＲＴｍ，Ｒｔｏｐ 抵抗
ＲＬ０，ＲＬ１，…，ＲＬｍ ヒューズ素子
ＮｏｄｅＬ，ＮｏｄｅＭ 端子
Claims (14)
- 半導体材料からなる抵抗体を備えた半導体装置において、
半導体基板に形成された溝の内部に絶縁膜を介して埋め込まれて形成された半導体材料からなる抵抗体と、
前記抵抗体上に絶縁層を介して配置された金属層を備えていることを特徴とする半導体装置。 - 前記半導体材料はポリシリコン又はポリシリコンゲルマニウムである請求項１に記載の半導体装置。
- 複数の前記抵抗体が配列されている領域において、それらの抵抗体の上層に配置された前記金属層によりパッド電極の一部又は全部が形成されている請求項１又は２に記載の半導体装置。
- 前記パッド電極よりも上層側に再配線層が形成されており、前記パッド電極の形成領域とは異なる領域で前記再配線層上に外部接続端子が形成されている請求項３に記載の半導体装置。
- ２個以上の抵抗による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置において、
前記抵抗は、請求項１から４のいずれかに記載の抵抗体により構成されていることを特徴とする半導体装置。 - 入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置において、
前記分割抵抗回路として請求項５に記載の分割抵抗回路を備えていることを特徴とする半導体装置。 - 入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、
前記分割抵抗回路として請求項５に記載の分割抵抗回路を備えていることを特徴とする半導体装置。 - 半導体材料からなる抵抗体を備えた半導体装置の製造方法において、以下の工程（Ａ）から（Ｅ）を含むことを特徴とする半導体装置の製造方法。
（Ａ）半導体基板の抵抗体形成予定領域に溝を形成する工程、
（Ｂ）前記溝の内壁表面に絶縁膜を形成する工程、
（Ｃ）前記溝の内部に半導体材料を埋め込んで抵抗体を形成する工程、
（Ｄ）前記抵抗体の形成領域を含む半導体基板上全面に絶縁層を形成する工程、
（Ｅ）前記抵抗体の形成領域を含む領域の前記絶縁層上に金属層を形成する工程。 - 前記半導体材料としてポリシリコン又はポリシリコンゲルマニウムを用いる請求項８に記載の半導体装置の製造方法。
- 前記工程（Ｅ）において、複数の前記抵抗体が配列されている領域に対応して前記絶縁層上に形成する前記金属層により、パッド電極の一部又は全部を形成する請求項８又は９に記載の半導体装置の製造方法。
- 前記工程（Ｅ）において前記パッド電極を形成した後、前記パッド電極の形成領域に対応して開口部をもつ第２絶縁層を形成し、前記パッド電極上及び前記第２絶縁層上に再配線層を形成し、前記パッド電極の形成領域とは異なる領域で前記再配線層上に外部接続端子を形成する工程を含む請求項１０に記載の半導体装置の製造方法。
- 前記抵抗体とは異なる領域の半導体基板上にＭＯＳトランジスタを形成する場合、前記工程（Ｂ）において、前記溝の内壁表面に絶縁膜を形成する際、ＭＯＳトランジスタの形成領域の半導体基板表面にゲート酸化膜を同時に形成する請求項８から１１のいずれかに記載の半導体装置の製造方法。
- 前記抵抗体とは異なる領域の半導体基板上にＭＯＳトランジスタを形成する場合、前記工程（Ｃ）において、前記溝の内部に埋め込む半導体材料を用いてＭＯＳトランジスタのゲート電極を同時に形成する請求項８から１２のいずれかに記載の半導体装置の製造方法。
- 前記抵抗体とは異なる領域の半導体基板上にヒューズ素子を形成する場合、前記工程（Ｃ）において、前記溝の内部に埋め込む半導体材料を用いてヒューズ素子を同時に形成する請求項８から１３のいずれかに記載の半導体装置の製造方法。
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