JPH07161809A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH07161809A JPH07161809A JP30314593A JP30314593A JPH07161809A JP H07161809 A JPH07161809 A JP H07161809A JP 30314593 A JP30314593 A JP 30314593A JP 30314593 A JP30314593 A JP 30314593A JP H07161809 A JPH07161809 A JP H07161809A
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Abstract
(57)【要約】
【目的】 簡単な構造で高特性の半導体集積回路装置
と、簡単な製造で高製造歩留まりを達成できるその製造
技術を提供する。 【構成】 シリコン領域２に複数の半導体素子と前記シ
リコン領域２の表面の一部に配置されている素子分離用
の酸化シリコン膜３とを有し、前記シリコン領域２の裏
面から表面方向に向けて設けられており、前記酸化シリ
コン膜３にその底面領域が接触している絶縁物１９を備
えている半導体集積回路装置とすることにより、前記シ
リコン領域２に設けられている半導体素子と前記シリコ
ン領域２上に設ける必要がある多層構造の電気配線層と
は独立して、前記絶縁物１９からなるＵ型アイソレーシ
ョン領域を前記シリコン領域２の裏面から形成できる。
と、簡単な製造で高製造歩留まりを達成できるその製造
技術を提供する。 【構成】 シリコン領域２に複数の半導体素子と前記シ
リコン領域２の表面の一部に配置されている素子分離用
の酸化シリコン膜３とを有し、前記シリコン領域２の裏
面から表面方向に向けて設けられており、前記酸化シリ
コン膜３にその底面領域が接触している絶縁物１９を備
えている半導体集積回路装置とすることにより、前記シ
リコン領域２に設けられている半導体素子と前記シリコ
ン領域２上に設ける必要がある多層構造の電気配線層と
は独立して、前記絶縁物１９からなるＵ型アイソレーシ
ョン領域を前記シリコン領域２の裏面から形成できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、Ｕ型アイソレーション
を有するＢｉＭＯＳ (Bipolar Metal Oxide Semiconduc
tor)半導体集積回路装置に適用して有効な技術に関す
る。
よびその製造技術に関し、特に、Ｕ型アイソレーション
を有するＢｉＭＯＳ (Bipolar Metal Oxide Semiconduc
tor)半導体集積回路装置に適用して有効な技術に関す
る。
【０００２】
【従来の技術】ＢｉＣＭＯＳ (Bipolar Complementary
Metal Oxide Semiconductor)半導体集積回路装置は、バ
イポーラトランジスタとＣＭＯＳＦＥＴを組み合わせた
ものであって、バイポーラトランジスタの高速性とＣＭ
ＯＳＦＥＴの低消費電力というそれぞれの特性を生かし
たデジタルＩＣなどの半導体集積回路装置を得ることが
できる。
Metal Oxide Semiconductor)半導体集積回路装置は、バ
イポーラトランジスタとＣＭＯＳＦＥＴを組み合わせた
ものであって、バイポーラトランジスタの高速性とＣＭ
ＯＳＦＥＴの低消費電力というそれぞれの特性を生かし
たデジタルＩＣなどの半導体集積回路装置を得ることが
できる。
【０００３】前記ＢｉＣＭＯＳ半導体集積回路装置にお
いては、素子分離用領域としてｐｎ接合による素子間分
離方法よりも素子間分離が集積度および特性において優
れている高信頼度のＵ型絶縁物分離方式であるＵ型アイ
ソレーションを行うことが考えられる。
いては、素子分離用領域としてｐｎ接合による素子間分
離方法よりも素子間分離が集積度および特性において優
れている高信頼度のＵ型絶縁物分離方式であるＵ型アイ
ソレーションを行うことが考えられる。
【０００４】
【発明が解決しようとする課題】ところが、前記Ｕ型ア
イソレーションを採用しようとすると、次に記載するよ
うな種々の問題点があることを、本発明者は見い出し
た。
イソレーションを採用しようとすると、次に記載するよ
うな種々の問題点があることを、本発明者は見い出し
た。
【０００５】（１）前記Ｕ型アイソレーションを形成す
る際に必要な製造工程数は、ｐｎ接合による素子間分離
方式に比較して極めて多くなる。
る際に必要な製造工程数は、ｐｎ接合による素子間分離
方式に比較して極めて多くなる。
【０００６】また、製造工程数が多くなることに伴い、
前記Ｕ型アイソレーション表面および半導体基板上の多
層配線構造などの段差部が多くなり、平坦性が低下した
り、種々の領域での欠陥密度が増加し、製造歩留りを向
上することが困難となる。
前記Ｕ型アイソレーション表面および半導体基板上の多
層配線構造などの段差部が多くなり、平坦性が低下した
り、種々の領域での欠陥密度が増加し、製造歩留りを向
上することが困難となる。
【０００７】（２）前記Ｕ型アイソレーションを製造す
る場合、半導体基板に酸化シリコン膜などのエッチング
用マスクを形成し、高精度のドライエッチング装置を用
いてＵ形状の溝（Ｕ形状溝、Ｕ型溝、Ｕ型トレンチ(tre
nch)とも称する場合がある）を形成する必要があるが、
前記エッチング用マスクおよび前記ドライエッチングに
よる異物が発生し、その異物によって前記Ｕ形状溝がシ
ョートするなどの特性不良が発生し、製造歩留りが低下
する。
る場合、半導体基板に酸化シリコン膜などのエッチング
用マスクを形成し、高精度のドライエッチング装置を用
いてＵ形状の溝（Ｕ形状溝、Ｕ型溝、Ｕ型トレンチ(tre
nch)とも称する場合がある）を形成する必要があるが、
前記エッチング用マスクおよび前記ドライエッチングに
よる異物が発生し、その異物によって前記Ｕ形状溝がシ
ョートするなどの特性不良が発生し、製造歩留りが低下
する。
【０００８】また、前記Ｕ形状溝の形成にあたっては、
現状の技術からして、高精度なドライエッチング技術を
採用する必要があり、製造プロセス上の制限が伴う。
現状の技術からして、高精度なドライエッチング技術を
採用する必要があり、製造プロセス上の制限が伴う。
【０００９】さらに、エッチングによって形成される前
記Ｕ形状溝の形状の良否は、後工程の製造プロセスに影
響するために、前記Ｕ形状溝の形状に対する要求項目が
厳しいものとなる。
記Ｕ形状溝の形状の良否は、後工程の製造プロセスに影
響するために、前記Ｕ形状溝の形状に対する要求項目が
厳しいものとなる。
【００１０】（３）前記Ｕ型アイソレーション領域上に
多層構造の電気配線層が配置されることにより、前記Ｕ
形状溝に絶縁物を埋め込む必要がある。この埋め込み工
程においては、前記Ｕ形状溝内およびその周辺の半導体
基板などの材料であるシリコンが酸化されるため、酸化
による体積膨張により、ストレスが発生し、結晶欠陥が
発生しやすい。
多層構造の電気配線層が配置されることにより、前記Ｕ
形状溝に絶縁物を埋め込む必要がある。この埋め込み工
程においては、前記Ｕ形状溝内およびその周辺の半導体
基板などの材料であるシリコンが酸化されるため、酸化
による体積膨張により、ストレスが発生し、結晶欠陥が
発生しやすい。
【００１１】また、前記Ｕ形状溝にシリコンと熱膨張係
数が近い材料である酸化シリコン、多結晶シリコンなど
を用い、熱酸化処理温度よりも低温な条件で形成できる
ＣＶＤ法によって埋め込む手法を採用しても、ストレス
が発生する。
数が近い材料である酸化シリコン、多結晶シリコンなど
を用い、熱酸化処理温度よりも低温な条件で形成できる
ＣＶＤ法によって埋め込む手法を採用しても、ストレス
が発生する。
【００１２】（４）前記Ｕ形状溝に絶縁物を埋め込んだ
後に、その領域の表面を平坦化する工程においては、埋
め込んだ材料をウエットエッチングまたはドライエッチ
ングによってエッチバックを行い、後洗浄作業を行って
も、前記エッチングによる異物や残渣が残存することが
あり、それが素子不良となるような欠陥となる場合があ
る。
後に、その領域の表面を平坦化する工程においては、埋
め込んだ材料をウエットエッチングまたはドライエッチ
ングによってエッチバックを行い、後洗浄作業を行って
も、前記エッチングによる異物や残渣が残存することが
あり、それが素子不良となるような欠陥となる場合があ
る。
【００１３】また、完全状態の平坦化は現状の技術では
でき得ないため、前記Ｕ形状溝上領域にクレバス（crev
asse）形状の段差部分が生じる。前記段差部分は、この
領域上に形成される多層配線層パターンの形成上の障害
となり、前記多層配線層のパターンおよびレイアウトな
どに制限を与えることになる。
でき得ないため、前記Ｕ形状溝上領域にクレバス（crev
asse）形状の段差部分が生じる。前記段差部分は、この
領域上に形成される多層配線層パターンの形成上の障害
となり、前記多層配線層のパターンおよびレイアウトな
どに制限を与えることになる。
【００１４】本発明の一つの目的は、簡単な構造で高特
性の半導体集積回路装置を提供することにある。
性の半導体集積回路装置を提供することにある。
【００１５】本発明の他の目的は、簡単な製造で高製造
歩留りを達成できる半導体集積回路装置の製造技術を提
供することにある。
歩留りを達成できる半導体集積回路装置の製造技術を提
供することにある。
【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１７】
【課題を解決するための手段】本発明において開示され
る発明のうち、代表的なものの概要を説明すれば、以下
のとおりである。
る発明のうち、代表的なものの概要を説明すれば、以下
のとおりである。
【００１８】請求項１記載の発明は、半導体領域に複数
の半導体素子と前記半導体領域表面の一部に配置されて
いる素子分離用の絶縁膜とを有し、前記半導体領域裏面
から表面方向に向けて設けられており、前記絶縁膜にそ
の底面領域が接触しているＵ型アイソレーション領域を
備えている半導体集積回路装置とする。
の半導体素子と前記半導体領域表面の一部に配置されて
いる素子分離用の絶縁膜とを有し、前記半導体領域裏面
から表面方向に向けて設けられており、前記絶縁膜にそ
の底面領域が接触しているＵ型アイソレーション領域を
備えている半導体集積回路装置とする。
【００１９】
【作用】前記した手段によれば、前記半導体領域に設け
られている半導体素子と前記半導体領域上に設ける必要
がある多層構造の電気配線層とは、独立して前記Ｕ型ア
イソレーション領域を前記半導体領域の裏面から形成で
きる構造であるために、前記半導体素子および前記電気
配線層のパターンおよび製造プロセスを決定する諸条件
と、前記Ｕ型アイソレーション領域のパターンおよび製
造プロセスを決定する諸条件とは、相互に独立して規定
できることより、簡単でかつ高特性の構造を簡単な製造
プロセスでしかも高製造歩留りをもって行える。
られている半導体素子と前記半導体領域上に設ける必要
がある多層構造の電気配線層とは、独立して前記Ｕ型ア
イソレーション領域を前記半導体領域の裏面から形成で
きる構造であるために、前記半導体素子および前記電気
配線層のパターンおよび製造プロセスを決定する諸条件
と、前記Ｕ型アイソレーション領域のパターンおよび製
造プロセスを決定する諸条件とは、相互に独立して規定
できることより、簡単でかつ高特性の構造を簡単な製造
プロセスでしかも高製造歩留りをもって行える。
【００２０】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、重複説明
は省略する。
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、重複説明
は省略する。
【００２１】（実施例１）図１〜図８は、本発明の一実
施例である半導体集積回路装置およびその製造工程を示
す断面図であり、同図を用いて、本発明の半導体集積回
路装置およびその具体的な製造方法について説明する。
施例である半導体集積回路装置およびその製造工程を示
す断面図であり、同図を用いて、本発明の半導体集積回
路装置およびその具体的な製造方法について説明する。
【００２２】まず、図１，図２に示すように、ＳＯＩ
（Silicon on Insulator）ウェハをスターティングマテ
リアルとして使用して、ＢｉＣＭＯＳ半導体集積回路装
置におけるバイボーラトランジスタおよびＣＭＯＳＦＥ
Ｔを含む半導体素子並びに多層配線構造を製造する。
（Silicon on Insulator）ウェハをスターティングマテ
リアルとして使用して、ＢｉＣＭＯＳ半導体集積回路装
置におけるバイボーラトランジスタおよびＣＭＯＳＦＥ
Ｔを含む半導体素子並びに多層配線構造を製造する。
【００２３】すなわち、図１に示すように、絶縁性材料
であるサファイアまたはシリコン基板１ａ上にシリコン
酸化膜１ｂを有する絶縁性基板１と、前記絶縁性基板１
上に製造されている半導体領域であるシリコン領域２と
からなるＳＯＩウェハを用意し、前記シリコン領域２の
一部に素子分離用絶縁膜となるＬＯＣＯＳ（Local Oxid
ation of Silicon）構造の酸化シリコン膜３を形成す
る。
であるサファイアまたはシリコン基板１ａ上にシリコン
酸化膜１ｂを有する絶縁性基板１と、前記絶縁性基板１
上に製造されている半導体領域であるシリコン領域２と
からなるＳＯＩウェハを用意し、前記シリコン領域２の
一部に素子分離用絶縁膜となるＬＯＣＯＳ（Local Oxid
ation of Silicon）構造の酸化シリコン膜３を形成す
る。
【００２４】次に、図２に示すように、前記シリコン領
域２に、ＢｉＣＭＯＳ半導体集積回路装置の構成素子と
なるバイボーラトランジスタおよびＣＭＯＳＦＥＴを含
む半導体素子を形成した後、前記シリコン領域２上に多
層配線構造を有する電気配線層と層間絶縁膜それにパッ
シベーション膜を形成する。
域２に、ＢｉＣＭＯＳ半導体集積回路装置の構成素子と
なるバイボーラトランジスタおよびＣＭＯＳＦＥＴを含
む半導体素子を形成した後、前記シリコン領域２上に多
層配線構造を有する電気配線層と層間絶縁膜それにパッ
シベーション膜を形成する。
【００２５】前記シリコン領域２には、種々の態様の素
子を形成でき、前記多層配線構造の前記電気配線層と前
記層間絶縁膜それに前記パッシベーション膜の態様もま
た種々のものを適用できる。
子を形成でき、前記多層配線構造の前記電気配線層と前
記層間絶縁膜それに前記パッシベーション膜の態様もま
た種々のものを適用できる。
【００２６】図２に示しているものは、簡略化したもの
である。同図において、４は、ｎチャンネルＭＯＳＦＥ
Ｔのゲート電極であり、ゲート絶縁膜の上に形成されて
いるものである。５は前記ＭＯＳＦＥＴにおけるソース
領域、６はドレイン領域である。前記ソース領域５の表
面にはソース電極７を形成し、前記ドレイン領域６の表
面にはドレイン電極８が形成されている。
である。同図において、４は、ｎチャンネルＭＯＳＦＥ
Ｔのゲート電極であり、ゲート絶縁膜の上に形成されて
いるものである。５は前記ＭＯＳＦＥＴにおけるソース
領域、６はドレイン領域である。前記ソース領域５の表
面にはソース電極７を形成し、前記ドレイン領域６の表
面にはドレイン電極８が形成されている。
【００２７】また、９はｐチャンネルＭＯＳＦＥＴのゲ
ート電極であり、ゲート絶縁膜の上に形成されているも
のである。１０は前記ＭＯＳＦＥＴにおけるソース領
域、１１はドレイン領域である。前記ソース領域１０の
表面にはソース電極１２を形成し、前記ドレイン領域１
１の表面にはドレイン電極１３を形成している。
ート電極であり、ゲート絶縁膜の上に形成されているも
のである。１０は前記ＭＯＳＦＥＴにおけるソース領
域、１１はドレイン領域である。前記ソース領域１０の
表面にはソース電極１２を形成し、前記ドレイン領域１
１の表面にはドレイン電極１３を形成している。
【００２８】さらに、前記電極７，８，１２，１３上に
は、多層構造の配線層を形成するが、図２においてはそ
れらを省略しており、前記多層配線構造の最終工程とし
て形成するパッシベーション膜１４のみを示している。
は、多層構造の配線層を形成するが、図２においてはそ
れらを省略しており、前記多層配線構造の最終工程とし
て形成するパッシベーション膜１４のみを示している。
【００２９】次に、図３に示すように、多層配線層領域
を保護し、機械的強度を確保するための保護層１６を、
前記多層配線層領域１５の表面に１００〜４００μｍの
膜厚をもって形成する。なお、前工程までのＳＯＩウェ
ハに形成した半導体素子および多層配線などを図示上簡
略して示しており、１５は多層配線層およびパッシベー
ション膜１４を包含している配線領域を示しているもの
である。以後の製造工程における図示は、前述した簡略
形式をもって行うことにする。
を保護し、機械的強度を確保するための保護層１６を、
前記多層配線層領域１５の表面に１００〜４００μｍの
膜厚をもって形成する。なお、前工程までのＳＯＩウェ
ハに形成した半導体素子および多層配線などを図示上簡
略して示しており、１５は多層配線層およびパッシベー
ション膜１４を包含している配線領域を示しているもの
である。以後の製造工程における図示は、前述した簡略
形式をもって行うことにする。
【００３０】前記保護層１６の形成にあたっては、回転
塗布法などの手法によるスピンコート法により形成でき
るものであり、本実施例においては、低温でかつ後工程
において適宜取り除く際に容易に処理することができる
有機絶縁膜などの材料を使用している。
塗布法などの手法によるスピンコート法により形成でき
るものであり、本実施例においては、低温でかつ後工程
において適宜取り除く際に容易に処理することができる
有機絶縁膜などの材料を使用している。
【００３１】次に、前記保護層１６により前記シリコン
領域２および前記多層配線層領域１５を化学的に保護し
た状態で、前記絶縁性基板１と前記シリコン領域２との
間に設けられている酸化シリコン膜１ｂを、高濃度のフ
ッ化水素酸水溶液でエッチングし、前記シリコン領域２
から前記絶縁性基板１を引き離す作業を行い、図４に示
すような構造のウェハを作成する。
領域２および前記多層配線層領域１５を化学的に保護し
た状態で、前記絶縁性基板１と前記シリコン領域２との
間に設けられている酸化シリコン膜１ｂを、高濃度のフ
ッ化水素酸水溶液でエッチングし、前記シリコン領域２
から前記絶縁性基板１を引き離す作業を行い、図４に示
すような構造のウェハを作成する。
【００３２】次に、図５に示すように、シリコン領域２
の表面に膜厚が１〜３μｍ程度のフォトレジスト膜１７
を形成し、露光装置を用いて選択的に感光し、現像処
理、ベーキングなどの処理を行うことにより、Ｕ型アイ
ソレーション領域のためのフォトエッチング用マスクと
してのフォトレジスト膜１７を形成する。
の表面に膜厚が１〜３μｍ程度のフォトレジスト膜１７
を形成し、露光装置を用いて選択的に感光し、現像処
理、ベーキングなどの処理を行うことにより、Ｕ型アイ
ソレーション領域のためのフォトエッチング用マスクと
してのフォトレジスト膜１７を形成する。
【００３３】この工程における露光の際のフォトマスク
と被エッチング体である前記フォトレジスト膜１７を有
するウェハとの位置合わせを行う際には、前記シリコン
領域２が薄いために、前記シリコン領域２を通してＬＯ
ＣＯＳ構造の前記酸化シリコン膜３が十分透過して観察
できる。そのため、前記酸化シリコン膜３を位置合わせ
の基準として用いて、それらの位置合わせを高精度に行
うことができる。
と被エッチング体である前記フォトレジスト膜１７を有
するウェハとの位置合わせを行う際には、前記シリコン
領域２が薄いために、前記シリコン領域２を通してＬＯ
ＣＯＳ構造の前記酸化シリコン膜３が十分透過して観察
できる。そのため、前記酸化シリコン膜３を位置合わせ
の基準として用いて、それらの位置合わせを高精度に行
うことができる。
【００３４】次に、図６に示すように、前記フォトレジ
スト膜１７をエッチング用マスクとしてエッチングを行
い、Ｕ型アイソレーション領域となるＵ型溝１８を前記
酸化シリコン膜３にその底面が接触するように形成す
る。
スト膜１７をエッチング用マスクとしてエッチングを行
い、Ｕ型アイソレーション領域となるＵ型溝１８を前記
酸化シリコン膜３にその底面が接触するように形成す
る。
【００３５】前記エッチングは、後工程の諸制約がない
ため、加工形状の制約がなく、側面が湾曲していても、
シリコンエッチングに特有なサブトレンチ形状となって
も問題はない。
ため、加工形状の制約がなく、側面が湾曲していても、
シリコンエッチングに特有なサブトレンチ形状となって
も問題はない。
【００３６】したがって、前記エッチングは、加工精度
が劣るが、プロセスが簡単であるウエットエッチングを
用いることができる。また、必要に応じて、プロセスが
複雑となる場合もあるが、高精度な加工ができるため
に、ドライエッチングを採用して前記エッチングを行う
こともできる。
が劣るが、プロセスが簡単であるウエットエッチングを
用いることができる。また、必要に応じて、プロセスが
複雑となる場合もあるが、高精度な加工ができるため
に、ドライエッチングを採用して前記エッチングを行う
こともできる。
【００３７】前記ウエットエッチングは、結晶方位依存
性の大きいヒドラジン水溶液やフッ酸と硝酸の混合液を
使用すると、小面積のコンパクトなＵ型溝１８を得るこ
とができる。
性の大きいヒドラジン水溶液やフッ酸と硝酸の混合液を
使用すると、小面積のコンパクトなＵ型溝１８を得るこ
とができる。
【００３８】ドライエッチングを採用する場合には、プ
ラズマエッチング装置を用いるのがよく、反応性エッチ
ング装置やマイクロ波エッチング装置に比較して、安価
であり制御パラメータも少ない。勿論、前記反応性エッ
チング装置あるいはマイクロ波エッチング装置を用いて
前記ドライエッチングを行うことができるものである。
ラズマエッチング装置を用いるのがよく、反応性エッチ
ング装置やマイクロ波エッチング装置に比較して、安価
であり制御パラメータも少ない。勿論、前記反応性エッ
チング装置あるいはマイクロ波エッチング装置を用いて
前記ドライエッチングを行うことができるものである。
【００３９】エッチングガスとしてフッ化炭素（Ｃ
Ｆ4)、塩素、臭素ガスを使うことができる。
Ｆ4)、塩素、臭素ガスを使うことができる。
【００４０】次に、Ｕ型溝１８を形成後、不要な前記フ
ォトレジスト膜１７を酸素アッシャなどにより取り除く
作業を行う。
ォトレジスト膜１７を酸素アッシャなどにより取り除く
作業を行う。
【００４１】ここで、前記シリコン領域２の裏面の前記
保護層１６を保護するために、バレル式より表面のみの
レジストを除去できる枚葉式のダウンフロー式の酸素プ
ラズマアッシャや光アッシャを用いることが有効であ
る。
保護層１６を保護するために、バレル式より表面のみの
レジストを除去できる枚葉式のダウンフロー式の酸素プ
ラズマアッシャや光アッシャを用いることが有効であ
る。
【００４２】次に、図７に示すように、前記Ｕ型溝１８
に絶縁物１９を埋め込む作業を行う。
に絶縁物１９を埋め込む作業を行う。
【００４３】前記絶縁物１９としては、酸化シリコンあ
るいは有機絶縁膜などの材料を採用して、低温状態をも
って行うことができるプラズマＣＶＤ法によって前記絶
縁物１９を形成する。なお、前記シリコン領域２の表面
に形成されている前記絶縁物１９の膜厚は、数μｍ程度
である。
るいは有機絶縁膜などの材料を採用して、低温状態をも
って行うことができるプラズマＣＶＤ法によって前記絶
縁物１９を形成する。なお、前記シリコン領域２の表面
に形成されている前記絶縁物１９の膜厚は、数μｍ程度
である。
【００４４】次に、図８に示すように、前記絶縁物１９
の表面の一部をエッチングした後、シリコン基板２０を
はり合わせる。前記絶縁物１９のエッチングは、一定の
膜厚にするためのエッチバック処理および前記絶縁物１
９の表面の平坦化処理などのために行うものであり、前
記絶縁物１９の状態により、前記エッチングを行う必要
がない場合もある。
の表面の一部をエッチングした後、シリコン基板２０を
はり合わせる。前記絶縁物１９のエッチングは、一定の
膜厚にするためのエッチバック処理および前記絶縁物１
９の表面の平坦化処理などのために行うものであり、前
記絶縁物１９の状態により、前記エッチングを行う必要
がない場合もある。
【００４５】次に、前記シリコン基板２０を前記絶縁物
１９にはり合わせた後、不要となった前記保護膜１６を
酸素プラズマアッシャなどで処理して除去する作業を行
う。
１９にはり合わせた後、不要となった前記保護膜１６を
酸素プラズマアッシャなどで処理して除去する作業を行
う。
【００４６】（実施例２）本実施例においては、前記Ｕ
型溝１８を形成した段階のものをＵ型アイソレーション
領域として用いるものである。すなわち、図７に示すよ
うに、前記Ｕ型溝１８に絶縁物１９を埋め込む作業を行
う必要がない構造の半導体集積回路装置である。
型溝１８を形成した段階のものをＵ型アイソレーション
領域として用いるものである。すなわち、図７に示すよ
うに、前記Ｕ型溝１８に絶縁物１９を埋め込む作業を行
う必要がない構造の半導体集積回路装置である。
【００４７】前記Ｕ型溝１８だけの構造とし、この領域
に前記絶縁物１９を埋め込んでいないものであっても、
この領域が空気あるいは真空状態に保持する構造にする
ことにより、十分な絶縁度および耐圧を有するものとす
ることができる。
に前記絶縁物１９を埋め込んでいないものであっても、
この領域が空気あるいは真空状態に保持する構造にする
ことにより、十分な絶縁度および耐圧を有するものとす
ることができる。
【００４８】本実施例においては、前記絶縁物１９の埋
め込み作業が省略できるため、製造工程数が低減でき、
製造も簡単になると共に、材料費も低減できるなどの種
々の効用があるものである。
め込み作業が省略できるため、製造工程数が低減でき、
製造も簡単になると共に、材料費も低減できるなどの種
々の効用があるものである。
【００４９】（実施例３）本実施例においては、シリコ
ン基板などの半導体基板（ウェハ）をスターティングマ
テリアルとして採用した半導体集積回路装置およびその
製造方法である。
ン基板などの半導体基板（ウェハ）をスターティングマ
テリアルとして採用した半導体集積回路装置およびその
製造方法である。
【００５０】前記半導体基板に複数の半導体素子を形成
した後に、前記半導体基板上に多層構造の配線層を形成
する。
した後に、前記半導体基板上に多層構造の配線層を形成
する。
【００５１】次に、前記多層配線領域に保護層を設けた
後、必要に応じて前記半導体基板をエッチバックしてＵ
型溝を形成する際に十分な厚みになるように前記半導体
基板に加工する。
後、必要に応じて前記半導体基板をエッチバックしてＵ
型溝を形成する際に十分な厚みになるように前記半導体
基板に加工する。
【００５２】次に、図４〜図８に示すように、前記実施
例１で記載した製造工程を経て、所望の半導体集積回路
装置を得るものである。
例１で記載した製造工程を経て、所望の半導体集積回路
装置を得るものである。
【００５３】この場合、Ｕ型アイソレーション領域を形
成する領域が限定されている場合は、スクライブ領域な
どに前記Ｕ型アイソレーション領域を形成することがで
きる。
成する領域が限定されている場合は、スクライブ領域な
どに前記Ｕ型アイソレーション領域を形成することがで
きる。
【００５４】この場合は、前記Ｕ型アイソレーション領
域を形成する領域以外の前記シリコン基板の領域に、研
磨技術を用いて機械的強度を確保するためのシリコンブ
ロックを必要に応じて形成することができる。
域を形成する領域以外の前記シリコン基板の領域に、研
磨技術を用いて機械的強度を確保するためのシリコンブ
ロックを必要に応じて形成することができる。
【００５５】この場合は、前記シリコンブロックがシリ
コン基板の機械的強度を確保するために、保護層は薄い
ものでよい。
コン基板の機械的強度を確保するために、保護層は薄い
ものでよい。
【００５６】前述したように、本発明においては、前記
Ｕ型アイソレーション領域を形成するためのＵ型溝の形
成は、容易にできるものである。
Ｕ型アイソレーション領域を形成するためのＵ型溝の形
成は、容易にできるものである。
【００５７】また、ウェハ裏面よりＵ型アイソレーショ
ンを形成するものであるため、製造プロセスが簡略化で
き、工程数を低減できる。
ンを形成するものであるため、製造プロセスが簡略化で
き、工程数を低減できる。
【００５８】さらに、高精度のドライエッチングを必ず
しも必要としなくて、簡単な処理を採用できるウエット
エッチングを用いることができる。
しも必要としなくて、簡単な処理を採用できるウエット
エッチングを用いることができる。
【００５９】さらにまた、Ｕ型アイソレーションを形成
するための酸化工程などが省略できるため、酸化処理で
ある高熱酸化工程が省略できることにより、結晶欠陥を
低減できる。
するための酸化工程などが省略できるため、酸化処理で
ある高熱酸化工程が省略できることにより、結晶欠陥を
低減できる。
【００６０】さらにまた、平坦化工程も簡略化できるた
めに、パターンの欠陥が低減できる。
めに、パターンの欠陥が低減できる。
【００６１】さらにまた、多層配線領域にＵ型アイソレ
ーションを形成するものではないため、多層配線層パタ
ーンの欠陥の低減、多層配線層の高信頼度化・高集積化
が達成できる。
ーションを形成するものではないため、多層配線層パタ
ーンの欠陥の低減、多層配線層の高信頼度化・高集積化
が達成できる。
【００６２】前述した諸結果が相乗して、簡単な製造に
より高い製造歩留りを得ることができる。
より高い製造歩留りを得ることができる。
【００６３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００６４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００６５】本発明によれば、半導体領域に複数の半導
体素子と前記半導体領域表面の一部に配置されている素
子分離用の絶縁膜とを有し、前記半導体領域裏面から表
面方向に向けて設けられており前記絶縁膜にその底面領
域が接触しているＵ型アイソレーション領域を備えてい
る半導体集積回路装置とすることにより、前記半導体領
域に設けられている半導体素子と前記半導体領域上に設
ける必要がある多層構造の電気配線層とは、独立して前
記Ｕ型アイソレーション領域を前記半導体領域の裏面か
ら形成できる構造であるために、前記半導体素子および
前記電気配線層のパターンおよび製造プロセスを決定す
る諸条件と、前記Ｕ型アイソレーションのパターンおよ
び製造プロセスを決定する諸条件とは、相互に独立して
規定できることより、簡単でかつ高特性の構造を簡単な
製造プロセスでしかも高製造歩留りをもって行える。
体素子と前記半導体領域表面の一部に配置されている素
子分離用の絶縁膜とを有し、前記半導体領域裏面から表
面方向に向けて設けられており前記絶縁膜にその底面領
域が接触しているＵ型アイソレーション領域を備えてい
る半導体集積回路装置とすることにより、前記半導体領
域に設けられている半導体素子と前記半導体領域上に設
ける必要がある多層構造の電気配線層とは、独立して前
記Ｕ型アイソレーション領域を前記半導体領域の裏面か
ら形成できる構造であるために、前記半導体素子および
前記電気配線層のパターンおよび製造プロセスを決定す
る諸条件と、前記Ｕ型アイソレーションのパターンおよ
び製造プロセスを決定する諸条件とは、相互に独立して
規定できることより、簡単でかつ高特性の構造を簡単な
製造プロセスでしかも高製造歩留りをもって行える。
【００６６】また、前記Ｕ型アイソレーション領域を形
成するためのＵ型溝の形成は容易にでき、ウェハ裏面よ
りＵ型アイソレーションを形成するものであるため、製
造プロセスが簡略化でき、工程数を低減できる。
成するためのＵ型溝の形成は容易にでき、ウェハ裏面よ
りＵ型アイソレーションを形成するものであるため、製
造プロセスが簡略化でき、工程数を低減できる。
【００６７】さらに、高精度のドライエッチングを必ず
しも必要としなくて、簡単な処理を採用できるウエット
エッチングを用いることができ、Ｕ型アイソレーション
を形成するための酸化工程などを省略できるため、酸化
処理である高熱酸化工程を省略できることにより、結晶
欠陥を低減できる。
しも必要としなくて、簡単な処理を採用できるウエット
エッチングを用いることができ、Ｕ型アイソレーション
を形成するための酸化工程などを省略できるため、酸化
処理である高熱酸化工程を省略できることにより、結晶
欠陥を低減できる。
【００６８】さらにまた、平坦化工程も簡略化できるた
めに、パターンの欠陥が低減でき、多層配線領域にＵ型
アイソレーションを形成するものではないため、多層配
線層パターンの欠陥の低減、多層配線層の高信頼度化・
高集積化が達成できる。
めに、パターンの欠陥が低減でき、多層配線領域にＵ型
アイソレーションを形成するものではないため、多層配
線層パターンの欠陥の低減、多層配線層の高信頼度化・
高集積化が達成できる。
【００６９】前述した諸結果が相乗して、簡単な製造に
より高い製造歩留りを得ることができる。
より高い製造歩留りを得ることができる。
【図１】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図３】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図５】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図６】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図７】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図８】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
１ 絶縁性基板 １ａ シリコン基板 １ｂ シリコン酸化膜 ２ シリコン領域 ３ 酸化シリコン膜 ４ ゲート電極 ５ ソース領域 ６ ドレイン領域 ７ ソース電極 ８ ドレイン電極 ９ ゲート電極 １０ ソース領域 １１ ドレイン領域 １２ ソース電極 １３ ドレイン電極 １４ パッシベーション膜 １５ 多層配線層領域 １６ 保護層 １７ フォトレジスト膜 １８ Ｕ型溝 １９ 絶縁物 ２０ シリコン基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｆ
Claims (6)
- 【請求項１】 複数の半導体素子が設けられている半導
体領域と、 前記半導体領域表面の一部に設けられている素子分離用
の絶縁膜と、 前記半導体領域裏面から表面方向に向けて設けられてお
り、前記絶縁膜にその底面領域が接触しているＵ型アイ
ソレーション領域とを有することを特徴とする半導体集
積回路装置。 - 【請求項２】 複数の半導体素子が設けられている半導
体領域と、 前記半導体領域上に設けられている前記半導体素子に電
気的に接触している電気配線層と、 前記半導体領域裏面から表面方向に向けて設けられてい
るＵ型アイソレーション領域とを有することを特徴とす
る半導体集積回路装置。 - 【請求項３】 前記Ｕ型アイソレーション領域には、絶
縁物が埋め込まれていることを特徴とする請求項１また
は２記載の半導体集積回路装置。 - 【請求項４】 半導体領域表面に素子分離用の絶縁膜を
形成する工程と、 前記半導体領域に複数の半導体素子を形成する工程と、 前記半導体領域裏面から表面方向に向けて前記絶縁膜に
その底面領域が接触するようにＵ形状の溝を形成する工
程とを有することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項５】 半導体領域に複数の半導体素子を形成す
る工程と、 前記半導体領域上に前記半導体素子に電気的に接触する
ように電気配線層を形成する工程と、 前記半導体領域裏面から表面方向に向けて前記半導体領
域にＵ形状の溝を形成する工程とを有することを特徴と
する半導体集積回路装置の製造方法。 - 【請求項６】 前記半導体領域に複数の半導体素子を形
成する工程において、前記半導体領域の裏面に絶縁基板
を備えているＳＯＩウェハを用いて行うことを特徴とす
る請求項４または５記載の半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30314593A JPH07161809A (ja) | 1993-12-02 | 1993-12-02 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30314593A JPH07161809A (ja) | 1993-12-02 | 1993-12-02 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161809A true JPH07161809A (ja) | 1995-06-23 |
Family
ID=17917428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30314593A Pending JPH07161809A (ja) | 1993-12-02 | 1993-12-02 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07161809A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6358820B1 (en) * | 2000-04-17 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| US7833876B2 (en) | 2007-08-27 | 2010-11-16 | Denso Corporation | Semiconductor device having multiple element formation regions and manufacturing method thereof |
| US7911023B2 (en) | 2007-11-06 | 2011-03-22 | Denso Corporation | Semiconductor apparatus including a double-sided electrode element and method for manufacturing the same |
-
1993
- 1993-12-02 JP JP30314593A patent/JPH07161809A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6358820B1 (en) * | 2000-04-17 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| US6573153B2 (en) | 2000-04-17 | 2003-06-03 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| US7833876B2 (en) | 2007-08-27 | 2010-11-16 | Denso Corporation | Semiconductor device having multiple element formation regions and manufacturing method thereof |
| US7911023B2 (en) | 2007-11-06 | 2011-03-22 | Denso Corporation | Semiconductor apparatus including a double-sided electrode element and method for manufacturing the same |
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