JP2001176975A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2001176975A
JP2001176975A JP35876099A JP35876099A JP2001176975A JP 2001176975 A JP2001176975 A JP 2001176975A JP 35876099 A JP35876099 A JP 35876099A JP 35876099 A JP35876099 A JP 35876099A JP 2001176975 A JP2001176975 A JP 2001176975A
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Takahiro Nagai
享浩 永井
Tomoharu Mametani
智治 豆谷
Yoji Nakada
洋治 中田
Shigenori Kido
成範 城戸
Takeshi Kishida
健 岸田
Akinori Kinugasa
彰則 衣笠
Hiroaki Nishimura
浩明 西村
Jiro Matsufusa
次郎 松房
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Abstract

(57)【要約】 【課題】 薄い絶縁膜による小面積の電気ヒューズと、
その製造方法を提供する 【解決手段】 半導体基板１に形成された活性領域５
と、半導体基板１に形成され、活性領域５を分離する分
離領域２と、活性領域５にゲート酸化膜７Ａ、７Ｂを介
して形成されたゲート６Ａ、６Ｂとを備え、ゲート酸化
膜７Ａ、７Ｂを電気ヒューズとして作用させるようにし
た。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置、特
に電気ヒューズを備えた半導体装置及びその製造方法に
関するものである。
【０００２】
【従来の技術】従来、メモリーデバイス等の半導体装置
の製造工程において、ウェハ段階でのテストとして、メ
タル配線等に外部からレーザを照射して所定の部分を切
断し、配線オープンとしたり、チップ内の所定の層間膜
に電圧を印加して電気的に破壊し、配線ショートさせて
電気ヒューズとして機能させることにより、不良の救済
や電圧調整をすることが行なわれている。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
レーザ照射による場合は、レーザ照射対象であるメタル
配線等がレーザで照射できる状態であることが必要であ
るため、ウェハ段階でしか適用できず、チップ化した後
には適用できないという問題があった。また、レーザ照
射時に、照射位置の近辺にある回路にダメージを与える
ため、ヒューズ部の近くや下側に回路を配置することが
できず、従って、チップレイアウトが難しいという問題
点もあった。更に、何らかの原因で照射位置にミスが発
生した場合には、周辺回路の破壊等、非常に大きな被害
となり、デバイスの救済が不可能となることが多い、な
どの問題があった。また、電圧印加による場合は、チッ
プアセンブリ後でも適用することができ、しかも、ヒュ
ーズ部の近辺に与えるダメージが少ないので、ヒューズ
部の上下に回路を配置することができ、チップレイアウ
トが楽になるという利点があるが、チップ内にて発生で
きる電圧は限られているため、確実に層間膜を破壊する
ためには、電圧印加用ヒューズの面積を広くする必要が
あり、チップの小型化に適さないという問題点があっ
た。
【０００４】この発明は、上記のような問題点を解消す
るためになされたもので、利点の多い電圧印加による電
気ヒューズトリミングが実施できるようにするため、非
常に薄い膜でヒューズを形成する半導体装置と、トラン
ジスタトレンチ方式分離ＬＯＣＯＳ作成プロセスを利用
して狭い面積で電気ヒューズあるいはキャパシタを作成
することのできる製造方法を提供しようとするものであ
る。
【０００５】
【課題を解決するための手段】この発明に係る半導体装
置は、最近のデバイストランジスタにおけるデュアルゲ
ート等の複数の酸化膜使用により、ゲート酸化膜が非常
に薄膜化されていることに着目してなされたもので、半
導体基板に形成された活性領域と、半導体基板に形成さ
れ、活性領域を分離する分離領域と、活性領域にゲート
酸化膜を介して形成されたゲートとを備え、ゲート酸化
膜を電気ヒューズとして作用させるようにしたものであ
る。
【０００６】この発明に係る半導体装置は、また、半導
体基板に形成された活性領域と、半導体基板に形成さ
れ、活性領域を分離する分離領域と、活性領域に厚さの
異なるゲート酸化膜を介して設けられた複数個のゲート
とを備え、各ゲート酸化膜のうち、厚さの薄いゲート酸
化膜を電気ヒューズとして作用させるようにしたもので
ある。
【０００７】この発明に係る半導体装置の製造方法は、
半導体基板に形成された活性領域と、半導体基板に形成
され、活性領域を分離する分離領域と、活性領域に厚さ
の異なるゲート酸化膜を介して設けられた複数個のゲー
トとを備えた半導体装置において、厚いゲート酸化膜上
に設けられたゲートへの付与電圧を薄いゲート酸化膜上
に設けられたゲートに印加して薄いゲート酸化膜を破壊
し、電気ヒューズとして作用させるようにしたものであ
る。
【０００８】この発明に係る半導体装置の製造方法は、
また、半導体基板の主面にＳｉＮ層またはＳｉＮとポリ
シリコンとの複合層を形成する工程、ＳｉＮ層または複
合層と半導体基板をエッチングして活性領域を分離する
第１のトレンチと、活性領域より広い活性領域を分離す
る第２のトレンチと、電気ヒューズ部を構成する第３の
トレンチとを形成する工程、各トレンチ内及び各活性領
域の上部に絶縁膜を形成する工程、写真製版により広い
活性領域と第３のトレンチ内部の絶縁膜をそれぞれ除去
する工程、ＣＭＰによりＳｉＮ層または複合層より突出
している絶縁膜を研磨除去する工程、ＳｉＮ層または複
合層を除去すると共に、各活性領域の上面及び第３のト
レンチの各内表面にゲート酸化膜を形成する工程、第１
及び第２のトレンチの上面及びゲート酸化膜の上面にト
ランスファーゲートを形成する工程を有し、第３のトレ
ンチのゲート酸化膜を電気ヒューズとして作用させるよ
うにしたものである。
【０００９】この発明に係る半導体装置の製造方法は、
また、半導体基板の主面にＳｉＮ層またはＳｉＮとポリ
シリコンとの複合層を形成する工程、ＳｉＮ層または複
合層と半導体基板をエッチングして活性領域を分離する
第１のトレンチと、活性領域より広い活性領域を分離す
る第２のトレンチと、キャパシタ部を構成する第３のト
レンチとを形成する工程、各トレンチ内及び各活性領域
の上部に絶縁膜を形成する工程、写真製版により広い活
性領域と第３のトレンチ内部の絶縁膜をそれぞれ除去す
る工程、ＣＭＰによりＳｉＮ層または複合層より突出し
ている絶縁膜を研磨除去する工程、ＳｉＮ層または複合
層を除去すると共に、各活性領域の上面及び第３のトレ
ンチの各内表面にゲート酸化膜を形成する工程、第１及
び第２のトレンチの上面及びゲート酸化膜の上面にトラ
ンスファーゲートを形成する工程を有し、第３のトレン
チのゲート酸化膜をキャパシタ形成用の誘電体とするよ
うにしたものである。
【００１０】この発明に係る半導体装置の製造方法は、
また、第３のトレンチを所定の間隔で複数個形成し、ゲ
ート酸化膜を第３のトレンチの各内表面に沿って形成す
るようにしたものである。
【００１１】この発明に係る半導体装置の製造方法は、
また、複数個形成された第３のトレンチの少なくとも１
個にＣＭＰによる削り過ぎ防止用の絶縁膜を埋め込むも
のである。
【００１２】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１について説明する。図１は、実施の形態１
を説明するためのトレンチ分離のデュアルゲートトラン
ジスタの概略構成図である。この図において、１は半導
体基板、２は半導体基板に設けられたトレンチによる分
離領域で、トレンチ３及びトレンチ内に埋め込まれた絶
縁膜４で構成されている。５は活性領域、６Ａは第１の
ゲート電極で、比較的厚いゲート酸化膜７Ａを介して活
性領域５に装着されている。また、６Ｂは第２のゲート
電極で、非常に薄いゲート酸化膜７Ｂを介して活性領域
５に装着されている。厚いゲート酸化膜の第１のゲート
電極６Ａには、第２のゲート電極６Ｂより高い電位が与
えられ、周知のデュアルゲートとして動作する。
【００１３】この実施の形態は、非常に薄い絶縁膜であ
るゲート酸化膜７Ｂをヒューズとして使用することを特
徴とする。薄い絶縁膜は、電圧の印加によって破壊し易
いため、チップとの接合面積を小さくしても電気ヒュー
ズトリミングを効果的に実施することができる。従っ
て、上述した電気ヒューズトリミングの利点を全て享受
することができるものである。また、ヒューズをゲート
酸化膜で形成するようにすると、ヒューズの使用が一般
的でない、ＡＳＩＣ等の非メモリーデバイスにおいて
も、そのデバイスで使用されているゲート酸化膜の一部
を流用することにより、ヒューズを使用することができ
る。更に、薄いゲート酸化膜は、キャパシターの誘電体
としても利用することが可能である。
【００１４】図１のデュアルゲート構造のデバイスにお
いて、薄いゲート酸化膜７Ｂをヒューズとして使用する
場合には、厚いゲート酸化膜の第１のゲート電極６Ａに
与えている高い電位を第２のゲート電極６Ｂに与えるこ
とによって薄いゲート酸化膜７Ｂをブレイクダウンさ
せ、第２のゲート電極６Ｂと半導体基板１間をショート
させて利用する。
【００１５】実施の形態２．次に、この発明の実施の形
態２を図にもとづいて説明する。この実施の形態は、ゲ
ート酸化膜を含む半導体装置の製造方法を提供するもの
で、トランジスタトレンチ方式分離ＬＯＣＯＳ作成プロ
セスを利用する点に特徴がある。図２〜図８は、実施の
形態２の製造プロセスを示す断面図である。これらの図
は、この発明の特徴を分かり易くするため、半導体装置
のうち、メモリセルの部分（Ａ）と、広い活性領域を有
する周辺回路部分（Ｂ）と、電気ヒューズ部またはキャ
パシタ部あるいは写真製版用マーク部を構成する部分
（Ｃ）とを抽出して並べた形になっており、その他の部
分は省略されている。
【００１６】以下、順を追ってプロセスを説明する。先
ず、図２に示すように、半導体基板１０の主面にＳｉＮ
またはＳｉＮとポリシリコンとからなる層１１を後述す
るエッチングストッパとして（Ａ）（Ｂ）（Ｃ）の全部
分に形成する。以下は、１１をＳｉＮ層として説明す
る。次に、フィールドの写真製版をした後、図３に示す
ように、分離ＬＯＣＯＳを形成するトレンチ１２をエッ
チングによって（Ａ）（Ｂ）（Ｃ）の各部分にそれぞれ
複数個形成する。続いて、図４に示すように、各トレン
チ内に絶縁膜であるＳｉＯ2 層１３を堆積させる。この
時、ＳｉＯ2 層の堆積厚さを例えば５０００Åとし、ト
レンチ１２の深さを３０００Åとすると、（Ａ）の部分
ではトレンチ深さＹ＝３０００Å、半導体基板１０上の
堆積厚さＸ＝２０００Åとなり、（Ｃ）の部分でもほぼ
同じとなるが、（Ｂ）の部分では活性領域１４が広く、
即ちトレンチ１２の形成されていない領域が広いため、
（Ｂ）の部分での活性領域１４の上方では堆積厚さであ
る５０００Åが総てＳｉＮ層１１の上に堆積される形と
なって、この部分のみ、図示のように高くなる。
【００１７】次の工程で、ＣＭＰによってＳｉＮ層１１
から上の部分のＳｉＯ2 層を削り取り、平らにすること
になるが、（Ａ）の部分と（Ｃ）の部分でＳｉＮ層１１
の表面までＳｉＯ2 層１３を削り取っても、（Ｂ）の部
分の活性領域１４の上方のみＳｉＯ2 層１３が残ること
になるため、これを解消する目的で図４の状態に続いて
プリエッチを行なう。これは図４における（Ｂ）の部分
の活性領域１４上に堆積した５０００ÅのＳｉＯ2 層１
３をＣＭＰ研磨の前にエッチングによって除去しようと
するものである。この実施の形態の特徴は、このプリエ
ッチの工程で（Ｃ）の部分のトレンチ内のＳｉＯ2 層を
総て除去する点にある。
【００１８】即ち、図５に示すように、ＳｉＯ2 層１３
上にレジスト膜１５を施し、写真製版によって（Ｂ）の
部分の活性領域１４の上部と、（Ｃ）の部分のレジスト
膜を除去し、その後、エッチングによって同部分のＳｉ
Ｏ2 層１３を除去する。（Ｂ）の部分の活性領域１４上
のＳｉＯ2 層１３の堆積厚さは５０００Åであり、
（Ｃ）の部分の堆積厚さもトレンチ内のＹと、その上部
のＸとを合わせて５０００Åであるため、（Ｂ）の部分
の活性領域１４上のＳｉＯ2 層のエッチングがエッチン
グストッパであるＳｉＮ層１１に達した時、（Ｃ）の部
分のＳｉＯ2層１３はＸとＹとを合わせて総て除去され
ることになる。なお、（Ｂ）の部分のプリエッチを行な
わずに、写真製版用マーク部のＳｉＯ 2 層のみを除去す
ることもある。この状態でレジスト膜１５を除去した
後、図６に示すように、ＳｉＮ層１１から上の部分のＳ
ｉＯ2 層をＣＭＰによって研磨除去する。
【００１９】次いで、図７に示すように、ＳｉＮ層１１
を除去した後、図８に示すように、ゲート酸化膜として
のＳｉＯ2 膜１６を形成し、その上部にトランスファー
ゲート１７を形成する。ゲート酸化膜１６とトランスフ
ァーゲート１７は、（Ｃ）の部分ではトレンチ１２の内
表面に沿って形成されるため、半導体基板の主面からみ
た面積は小さいがトランスファーゲート１７と半導体基
板１０との対向面積は大きくなる。（Ｃ）の部分におけ
るトレンチは、必要に応じて複数個設け、トレンチの繰
り返しパターンによって表面積を大きくすることができ
る。（Ｃ）の部分を電気ヒューズとして使用する場合に
は、半導体基板１０とトランスファーゲート１７との間
に高電界をかけてゲート酸化膜１６をブレイクダウンさ
せ、トランスファーゲート１７と半導体基板１０間をシ
ョートさせて利用する。（Ｃ）の部分をキャパシタとし
て使用する場合には、半導体基板１０とトランスファー
ゲート１７との間をショートさせずに、ゲート酸化膜１
６をキャパシタの誘電体として利用する。
【００２０】実施の形態３．次に、この発明の実施の形
態３を図にもとづいて説明する。図９は、図２〜図８に
おける（Ｃ）の部分の概略斜視図で、実施の形態３を適
用した構成を示している。この図において、図２〜図８
と同一または相当部分には同一符号を付して説明を省略
する。図２〜図８と異なる点は、トレンチの１個に、Ｃ
ＭＰによる削り過ぎ防止用の絶縁膜を埋め込んだ点であ
る。即ち、１８はトレンチの１個に埋め込まれた絶縁膜
で、上述したＣＭＰによる研磨工程において、削り過ぎ
を防止するためのストッパとして作用するものである。
このストッパは、（Ｃ）の部分に形成されるトレンチの
総数に応じて複数のトレンチに設けることもある。設け
方も、隣接するトレンチに設けてもよいし、適宜の間隔
をあけて設けてもよい。
【００２１】
【発明の効果】この発明に係る半導体装置は、半導体基
板に形成された活性領域と、半導体基板に形成され、活
性領域を分離する分離領域と、活性領域にゲート酸化膜
を介して形成されたゲートとを備え、ゲート酸化膜を電
気ヒューズとして作用させるようにしたため、薄い膜を
使用して小さい面積で電気ヒューズを作成することがで
き、電気ヒューズトリミングを採用することが可能とな
る。
【００２２】この発明に係る半導体装置は、また、半導
体基板に形成された活性領域と、半導体基板に形成さ
れ、活性領域を分離する分離領域と、活性領域に厚さの
異なるゲート酸化膜を介して設けられた複数個のゲート
とを備え、各ゲート酸化膜のうち、厚さの薄いゲート酸
化膜を電気ヒューズとして作用させるようにしたため、
絶縁膜の破壊が容易となるものである。
【００２３】この発明に係る半導体装置の製造方法は、
厚さの異なるゲート酸化膜を介して複数個のゲートを設
けている半導体装置において、厚いゲート酸化膜上に設
けられたゲートへの付与電圧を薄いゲート酸化膜上に設
けられたゲートに印加して薄いゲート酸化膜を破壊し、
電気ヒューズとして作用させるようにしたため、ゲート
酸化膜の破壊が容易となり、電気ヒューズの作成が容易
となる。
【００２４】この発明に係る半導体装置の製造方法は、
また、電気ヒューズまたはキャパシタの形成にトランジ
スタトレンチ方式分離ＬＯＣＯＳ作成プロセスを利用し
たため、特別な工程を追加することなく、電気ヒューズ
またはキャパシタを形成することができる。
【００２５】この発明に係る半導体装置の製造方法は、
また、電気ヒューズまたはキャパシタ形成用のゲート酸
化膜を、所定の間隔で複数個形成したトレンチの内表面
に沿って設けるようにしたため、半導体基板の主面から
みたゲート酸化膜形成部分の面積は小さいが、ゲート酸
化膜の面積は大きくすることができる。
【００２６】この発明に係る半導体装置の製造方法は、
また、電気ヒューズまたはキャパシタ形成用として設け
られた複数個のトレンチのうち、少なくとも１個にＣＭ
Ｐによる削り過ぎ防止用の絶縁膜を埋め込んだため、Ｃ
ＭＰによる研磨を的確に行なうことができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の構成を示す概略図
である。
【図２】 この発明の実施の形態２の製造プロセスのう
ち、半導体基板へのＳｉＮ層の形成工程を示す断面図で
ある。
【図３】 この発明の実施の形態２の製造プロセスのう
ち、トレンチ形成工程を示す断面図である。
【図４】 この発明の実施の形態２の製造プロセスのう
ち、トレンチ内への絶縁膜堆積工程を示す断面図であ
る。
【図５】 この発明の実施の形態２の製造プロセスのう
ち、プリエッチ工程を示す断面図である。
【図６】 この発明の実施の形態２の製造プロセスのう
ち、ＣＭＰによる研磨、除去工程を示す断面図である。
【図７】 この発明の実施の形態２の製造プロセスのう
ち、ＳｉＮ層の除去工程を示す断面図である。
【図８】 この発明の実施の形態２の製造プロセスのう
ち、ゲート酸化膜とトランスファーゲート形成工程を示
す断面図である。
【図９】 この発明の実施の形態３の構成を示す概略斜
視図である。
【符号の説明】
１、１０ 半導体基板、 ２ 分離領域、 ３、１
２ トレンチ、４、１３、１８ 絶縁膜、 ５、１４
活性領域、６Ａ、６Ｂ ゲート電極、 ７Ａ、７
Ｂ、１６ ゲート酸化膜、１１ ＳｉＮ膜、 １５
レジスト膜、 １７ トランスファーゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中田 洋治 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 城戸 成範 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 岸田 健 兵庫県伊丹市東有岡４丁目42−８ 株式会 社エルテック内 (72)発明者 衣笠 彰則 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 西村 浩明 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 松房 次郎 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F038 AC10 AC15 AV15 EZ20 5F064 FF02 FF08 FF27 FF29 FF34 FF46

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に形成された活性領域と、上
    記半導体基板に形成され、上記活性領域を分離する分離
    領域と、上記活性領域にゲート酸化膜を介して形成され
    たゲートとを備え、上記ゲート酸化膜を電気ヒューズと
    して作用させることを特徴とする半導体装置。
  2. 【請求項２】 半導体基板に形成された活性領域と、上
    記半導体基板に形成され、上記活性領域を分離する分離
    領域と、上記活性領域に厚さの異なるゲート酸化膜を介
    して設けられた複数個のゲートとを備え、上記各ゲート
    酸化膜のうち、厚さの薄いゲート酸化膜を電気ヒューズ
    として作用させることを特徴とする半導体装置。
  3. 【請求項３】 半導体基板に形成された活性領域と、上
    記半導体基板に形成され、上記活性領域を分離する分離
    領域と、上記活性領域に厚さの異なるゲート酸化膜を介
    して設けられた複数個のゲートとを備えた半導体装置に
    おいて、厚いゲート酸化膜上に設けられたゲートへの付
    与電圧を薄いゲート酸化膜上に設けられたゲートに印加
    して薄いゲート酸化膜を破壊し、電気ヒューズとして作
    用させることを特徴とする半導体装置の製造方法。
  4. 【請求項４】 半導体基板の主面にＳｉＮ層またはＳｉ
    Ｎとポリシリコンとの複合層を形成する工程、上記Ｓｉ
    Ｎ層または複合層と上記半導体基板をエッチングして活
    性領域を分離する第１のトレンチと、上記活性領域より
    広い活性領域を分離する第２のトレンチと、電気ヒュー
    ズ部を構成する第３のトレンチとを形成する工程、上記
    各トレンチ内及び各活性領域の上部に絶縁膜を形成する
    工程、写真製版により上記広い活性領域と第３のトレン
    チ内部の絶縁膜をそれぞれ除去する工程、ＣＭＰにより
    上記ＳｉＮ層または複合層より突出している絶縁膜を研
    磨除去する工程、上記ＳｉＮ層または複合層を除去する
    と共に、上記各活性領域の上面及び第３のトレンチの各
    内表面にゲート酸化膜を形成する工程、第１及び第２の
    トレンチの上面及び上記ゲート酸化膜の上面にトランス
    ファーゲートを形成する工程を有し、上記第３のトレン
    チのゲート酸化膜を電気ヒューズとして作用させること
    を特徴とする半導体装置の製造方法。
  5. 【請求項５】 半導体基板の主面にＳｉＮ層またはＳｉ
    Ｎとポリシリコンとの複合層を形成する工程、上記Ｓｉ
    Ｎ層または複合層と上記半導体基板をエッチングして活
    性領域を分離する第１のトレンチと、上記活性領域より
    広い活性領域を分離する第２のトレンチと、キャパシタ
    部を構成する第３のトレンチとを形成する工程、上記各
    トレンチ内及び各活性領域の上部に絶縁膜を形成する工
    程、写真製版により上記広い活性領域と第３のトレンチ
    内部の絶縁膜をそれぞれ除去する工程、ＣＭＰにより上
    記ＳｉＮ層または複合層より突出している絶縁膜を研磨
    除去する工程、上記ＳｉＮ層または複合層を除去すると
    共に、上記各活性領域の上面及び第３のトレンチの各内
    表面にゲート酸化膜を形成する工程、第１及び第２のト
    レンチの上面及び上記ゲート酸化膜の上面にトランスフ
    ァーゲートを形成する工程を有し、上記第３のトレンチ
    のゲート酸化膜をキャパシタ形成用の誘電体とすること
    を特徴とする半導体装置の製造方法。
  6. 【請求項６】 第３のトレンチを所定の間隔で複数個形
    成し、ゲート酸化膜を第３のトレンチの各内表面に沿っ
    て形成するようにしたことを特徴とする請求項４または
    請求項５記載の半導体装置の製造方法。
  7. 【請求項７】 複数個形成された第３のトレンチの少な
    くとも１個にＣＭＰによる削り過ぎ防止用の絶縁膜を埋
    め込むことを特徴とする請求項６記載の半導体装置の製
    造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100347846C (zh) * 2003-05-23 2007-11-07 上海宏力半导体制造有限公司 混合式集成电路的沟道式电容器的制造方法
KR20120020272A (ko) * 2010-08-30 2012-03-08 삼성전자주식회사 안티퓨즈 메모리 셀, 이의 제조 방법, 이를 포함하는 비휘발성 메모리 장치 및 리페어 기능을 갖는 메모리 장치

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6774439B2 (en) * 2000-02-17 2004-08-10 Kabushiki Kaisha Toshiba Semiconductor device using fuse/anti-fuse system
US6693819B2 (en) * 2002-01-08 2004-02-17 Broadcom Corporation High voltage switch circuitry
FR2880191B1 (fr) * 2004-12-23 2007-03-16 St Microelectronics Sa Realisation de tranchees ou puits ayant des destinations differentes dans un substrat semiconducteur
US20080111185A1 (en) * 2006-11-13 2008-05-15 International Business Machines Corporation Asymmetric multi-gated transistor and method for forming
US7759766B2 (en) * 2007-08-22 2010-07-20 International Business Machines Corporation Electrical fuse having a thin fuselink
KR20090067543A (ko) * 2007-12-21 2009-06-25 삼성전자주식회사 금속 게이트 전극 및 전기 퓨즈를 포함하는 반도체 소자 및그 제조방법
KR102122593B1 (ko) 2013-10-22 2020-06-15 삼성전자주식회사 반도체 소자

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01295440A (ja) * 1988-05-24 1989-11-29 Nissan Motor Co Ltd 半導体装置
US5241496A (en) * 1991-08-19 1993-08-31 Micron Technology, Inc. Array of read-only memory cells, eacch of which has a one-time, voltage-programmable antifuse element constructed within a trench shared by a pair of cells
US5498895A (en) * 1993-07-07 1996-03-12 Actel Corporation Process ESD protection devices for use with antifuses
JP3104843B2 (ja) 1994-08-19 2000-10-30 川崎製鉄株式会社 アンチヒューズ型半導体集積回路装置
JPH08139195A (ja) 1994-11-02 1996-05-31 Kawasaki Steel Corp 半導体集積回路装置の製造方法
US5682049A (en) * 1995-08-02 1997-10-28 Texas Instruments Incorporated Method and apparatus for trimming an electrical value of a component of an integrated circuit
US6090661A (en) * 1998-03-19 2000-07-18 Lsi Logic Corporation Formation of novel DRAM cell capacitors by integration of capacitors with isolation trench sidewalls
US6130469A (en) * 1998-04-24 2000-10-10 International Business Machines Corporation Electrically alterable antifuse using FET
US6140674A (en) * 1998-07-27 2000-10-31 Advanced Micro Devices, Inc. Buried trench capacitor
US6165849A (en) * 1998-12-04 2000-12-26 Advanced Micro Devices, Inc. Method of manufacturing mosfet with differential gate oxide thickness on the same IC chip
TW426947B (en) 1999-12-09 2001-03-21 Mosel Vitelic Inc Method of producing trench capacitor
DE10022767C2 (de) * 2000-05-10 2002-03-28 Infineon Technologies Ag Adressgenerator zur Erzeugung von Adressen für eine On-Chip Trimmschaltung

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100347846C (zh) * 2003-05-23 2007-11-07 上海宏力半导体制造有限公司 混合式集成电路的沟道式电容器的制造方法
KR20120020272A (ko) * 2010-08-30 2012-03-08 삼성전자주식회사 안티퓨즈 메모리 셀, 이의 제조 방법, 이를 포함하는 비휘발성 메모리 장치 및 리페어 기능을 갖는 메모리 장치
US8547763B2 (en) 2010-08-30 2013-10-01 Samsung Electronics Co., Ltd. Memory cell, methods of manufacturing memory cell, and memory device having the same
KR101699230B1 (ko) 2010-08-30 2017-01-25 삼성전자주식회사 안티퓨즈 메모리 셀, 이의 제조 방법, 이를 포함하는 비휘발성 메모리 장치 및 리페어 기능을 갖는 메모리 장치

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