CN100347846C - 混合式集成电路的沟道式电容器的制造方法 - Google Patents

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Abstract

本发明系揭示一种混合式集成电路的沟道式电容器的制造方法，其系在一半导体基底上形成用以隔绝有源、无源组件的浅沟道隔离区域时，在预留的多个浅沟道中依序形成下层电极的多晶硅层、介电层及上电极层，使其结合在一起而制作出沟道式电容器结构。本发明利用制程简单的沟道式电容器取代常用的立体结构电容器，以便在不影响后续制程的前提下，有效增加电容器的表面积并提高其电容量。

Description

混合式集成电路的沟道式电容器的制造方法
技术领域
本发明是关于一种半导体组件的制造方法，特别是关于一种混合式集成电路(Mixed Mode Integrated Circuit)的沟道式电容器的制造方法。
背景技术
通常，混合式集成电路是指在半导体芯片的逻辑区域中，同时具有如放大器、模拟数字转换器等的数字组件以及如正反相器、加法器等的模拟组件的电路，且在此混合式集成电路中系包含有构成组件的金氧半导体(MOS)及电容器。
已有的技术中，半导体制程中制作混合式集成电路的电容器的方法如图1所示，首先，在一半导体基底10中依序形成有浅沟道隔离区域(STI)12、晶体管栅极结构14、轻掺杂源/漏极区域16、栅极间隙壁18及重掺杂源/漏极区域20等基本组件；其中，沉积的第一多晶硅层除了用来形成晶体管栅极结构14之外，亦同时用来形成电容器的下电极层22。之后，在第一多晶硅层的下电极层22上沉积一介电层24，接着再在其上沉积一第二多晶硅层26作为电容器的上电极层，且该第一多晶硅层22、介电层24及第二多晶硅层26组成一PIP(Poly Insulator Poly)电容器结构。
由于电容器的电容量是随着电极的表面积增加而增加，并因介电材质具有较高的介电常数，或因介电层的厚度减少，进而形成一种介电性较高的介电层。但是，在不引起介电失效的情形下，介电层厚度的减少容易受到局限，因此习知增加电容量的方法，大多集中于增加电极的表面积，或是使用一较高介电常数的介电层。
为了增加电极的表面积，通常是利用一具有立体结构，如圆柱状结构，或是其它增加高度并以多晶硅为材质的半球形颗粒状(Hemi SphericalGrain，HSG)结构，使作为下电极层的有效面积增加。然而，该圆柱状或多晶硅半球形颗粒状立体结构的下电极层，在制造上均具有某些程度上的困难度；且此等方法均会造成下电极层高度的增加与周边电路的高度有很大的差异，此种型态高度(topology)的差距使得后续的制造过程的复杂度升高许多，尤其是在光刻(Photolithography)制程当中的制程控制将变得难以控制。
因此，本发明针对上述的问题，提出一种混合式集成电路的沟道式电容器的制造方法，以解决现有技术的缺陷。
发明内容
本发明的有源要目的是提供一种混合式集成电路的沟道式电容器的制造方法，其系在浅沟道中以PIP(Poly Insulator Poly)方式或PIM(PolyInsulator Metal)方式形成电容器，以增加电容器电极的表面积。
本发明的另一目的是提供一种混合式集成电路的沟道式电容器的制造方法，其系利用沟道式电容器取代立体结构电容器，故可有效降低下层电极高度与周边电路高度的差异，使其无型态高度的差距，以降低后续制程的控制复杂度。
本发明的再一目的是提供一种制程简单、易于控制且不会增加制程复杂度的混合式集成电路的沟道式电容器的制造方法。
为达到上述的目的，本发明先在一半导体基底中形成一第一浅沟道隔离区域及一第二浅沟道隔离区域；在该半导体基底上形成一第一图案化光刻胶层，使其仅露出该第二浅沟道隔离区域，并去除其内的氧化物而仅留下数个浅沟道，随后移除第一图案化光刻胶层；在第一浅沟道隔离区域上形成栅极结构、源/漏极区域等基本组件，同时亦在第二浅沟道隔离区域上形成一作为下电极层的多晶硅层，使其覆盖在浅沟道表面；接着在半导体基底上形成一介电层及一上电极层；形成一第二图案化光刻胶层于该半导体基底上，以覆盖该第二浅沟道隔离区域，并露出该第一浅沟道隔离区域上的组件；再以一第二图案化光刻胶层为掩膜，蚀刻去除第一浅沟道隔离区域上方露出的上电极层，则位于该浅沟道中的上电极层、介电层及多晶硅层组成一沟道式电容器。
更优的是，本发明在该半导体基底中形成该半导体基本组件的方法可以采用下列步骤：在该半导体基底上形成一栅极结构，包含一栅极氧化层及其上方的多晶硅层；以该栅极结构为掩膜，进行一低浓度的离子注入，在该半导体基底内形成轻掺杂源/漏极区域；在该栅极结构侧壁形成有栅极间隙壁；进行高温活化处理；以该栅极结构与栅极间隙壁为掩膜，对该半导体基底进行一高浓度离子注入，以形成重掺杂源/漏极区域；以及对该进行半导体基底进行热回火处理。
更优的是，本发明中，在该第二浅沟道隔离区域内的氧化物可以包含有一介电氧化层及一衬氧化层。
更优的是，本发明中，可以用湿蚀刻方式去除该第二浅沟道隔离区域内的氧化物。
更优的是，本发明中，该介电层的材质可以是氧化硅、氧化硅、氮化硅、氧化钽或其它介电质材料。
更优的是，本发明中，该上电极层的材质可以是多晶硅、氮化钛、硅化钨、铝、铜、钨或其它导电材质。
更优的是，本发明中，去除该上电极层可以用干蚀刻方式完成。
更优的是，本发明中，在去除露出的该上电极层的步骤后，更可移除露出的该介电层。进一步的，去除该介电层是用干蚀刻方式完成。
本发明的优点是，通过在浅沟道中以PIP或PIM等迭层方式形成沟道式电容器，以沟道式电容器取代常用的立体结构电容器，故可有效降低下电极层高度与周边电路高度的差异，使其无型态高度的差距，以降低后续制程的控制复杂度，并同时增加电容器电极的表面积来达到提高沟道式电容器电容量的功效，从而达到制作方法简单、易于控制且不会增加制作工艺复杂度。
附图说明
图1为习知制作出的混合式集成电路电容器的结构剖视图。
图2(a)至图2(e)为本发明在制作混合式集成电路的各步骤结构剖视图。
图3为本发明完成后的沟道式电容器的结构俯视图。
具体实施方式
为了使本发明的目的、技术内容、和特点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明。
请参照图2(a)至图2(e)所示，图2(a)至图2(e)为本发明的一较佳实施例在制作混合式集成电路组件的各步骤构造剖视图，如图所示，本发明提出的制作方法系包括有下列步骤：如图2(a)所示，先提供一半导体基底30，其内形成有第一浅沟道隔离区域(shallow trench isolation，STI)32及第二浅沟道隔离区域34，且每一浅沟道隔离区域32、34内的氧化物包含一介电氧化层36及一衬氧化层38；其中，第一浅沟道隔离区域32是用来隔绝半导体基底30中的有源组件与无源组件，第二浅沟道隔离区域34则为预留作为形成沟道式电容器之用。
然后如图2(b)所示，在所述的半导体基底30上形成一第一图案化光刻胶层40，使其覆盖住该第一浅沟道隔离区域32，仅暴露出欲形成电容器的第二浅沟道隔离区域34；以此第一图案化光刻胶层40为掩膜(Mask)，利用湿蚀刻方式蚀刻去除该第二浅沟道隔离区域34内的介电氧化层36及衬氧化层38而仅留下数个浅沟道42结构；完成此步骤之后，即可移除该第一图案化光刻胶层40。
接续进行半导体基本组件的制作步骤，请参阅图2(c)所示，在半导体基底30上的第一浅沟道隔离区域32间形成一晶体管栅极结构44，其包含一下层的栅极氧化层442与一上层的多晶硅层444，并在形成此栅极结构44的多晶硅层444之际，同时亦在该第二浅沟道隔离区域34上沉积形成一第一多晶硅层46，且第一多晶硅层46系覆盖在浅沟道42内表面以作为电容器的下电极层。然后以栅极结构44为掩膜，对半导体基底30进行一低浓度的第一次离子注入，以形成轻掺杂源/漏极区域48；再在栅极结构44的二侧壁旁形成栅极间隙壁50；在该轻掺杂源/漏极区域48形成后，先进行高温活化处理，以重整该半导体基底30表面的硅晶格；完成后，再以栅极结构44与栅极间隙壁50为掩膜，对半导体基底30进行一高浓度的第二次离子注入，以便形成重掺杂源/漏极区域52；而后进行一快速热回火处理，以便将半导体基底30表面因离子植入产生的非晶硅现象回火成原来的结晶状态，至此半导体基底30上的基本组件已完成。
晶体管栅极结构44和沟道式电容器的第一多晶硅层(下电极层)46形成之后，即可进行电容器的介电层与上电极层的制作步骤；如图2(d)所示，在半导体基底30表面上先沉积形成一介电层54，在其表面再形成一作为上电极层的第二多晶硅层56。其中，该介电层54的材质系可为氧化硅、氧化硅/氮化硅、氧化钽或其它介电质材料；且除了使用第二多晶硅层56作为上电极层之外，亦可使用氮化钛、硅化钨、铝、铜、钨金属或是其它同性质的导电材质。
再形成一第二图案化光刻胶层58于该半导体基底30上，如图2(d)所示，以覆盖住该第二浅沟道隔离区域34，并裸露出不属于电容器范围的该第一浅沟道隔离区域32及其上的组件；以第二图案化光刻胶层58为掩膜，利用干蚀刻方式去除露出的该第二多晶硅层56，如图2(e)所示，最后再蚀刻去除该第二图案化光刻胶层58，使位于该浅沟道42中的该第一多晶硅层46、介电层54及第二多晶硅层56形成一沟道式电容器，此沟道式电容器即以PIP方式形成于浅沟道42中。
另外，如图3所示，其系为本发明完成后的沟道式电容器的结构俯视图，其中延伸至该沟道式电容器外围的第一多晶硅层46系可用在电容器的下电极层与外接线路之用。
本发明所提出的一种制程简单、易于控制且不会增加制程复杂度的混合式集成电路的沟道式电容器的制造方法，其系在浅沟道中以PIP或PIM等迭层方式形成沟道式电容器，以沟道式电容器取代常用的立体结构电容器，故可有效降低下电极层高度与周边电路高度的差异，使其无型态高度的差距，以降低后续制程的控制复杂度，并同时增加电容器电极的表面积来达到提高沟道式电容器电容量的功效。
以上所述的较佳实施例仅是为说明本发明的技术思想及特点，其目的在于使本领域的普通技术人员能够了解本发明的内容并据以实施，但不能以此来限定本发明的专利范围，即大凡依本发明所揭示的技术特征所作的等同变化或修饰，仍应涵盖在本发明的专利保护范围之内。

Claims (9)

1、一种混合式集成电路的沟道式电容器的制造方法，其系包括下列步骤：
在一半导体基底中形成有一用以隔绝有源、无源组件的第一浅沟道隔离区域及一由多个浅沟道构成的第二浅沟道隔离区域；
形成一第一图案化光刻胶层于该半导体基底上，仅露出该第二浅沟道隔离区域，以该第一图案化光刻胶层为掩膜，去除该第二浅沟道隔离区域内的氧化物而仅留下所述浅沟道，随后移除该第一图案化光刻胶层；
在该半导体基底上的第一浅沟道隔离区域间先形成一晶体管栅极结构、然后形成源/漏极区域的半导体基本组件，且在形成所述栅极结构的上层的多晶硅层的同时，亦在该第二浅沟道隔离区域上形成一多晶硅层，以作为下电极层；
在该半导体基底上依序形成一介电层及上电极层；
形成一第二图案化光刻胶层于该半导体基底上，以覆盖该第二浅沟道隔离区域，并露出该第一浅沟道隔离区域上的组件；及
以该第二图案化光刻胶层为掩膜，去除露出的该上电极层，使位于该第二浅沟道隔离区域的浅沟道中的该上电极层、介电层及多晶硅层形成一沟道式电容器。
2、如权利要求1所述的混合式集成电路的沟道式电容器的制造方法，其特征在于，在该半导体基底中形成该半导体基本组件的方法还包括下列步骤：
在该半导体基底上形成一栅极结构，包含一栅极氧化层及其上方的多晶硅层；
以该栅极结构为掩膜，进行一低浓度的离子注入，在该半导体基底内形成轻掺杂源/漏极区域；
在该栅极结构侧壁形成有栅极间隙壁；
进行高温活化处理；
以该栅极结构与栅极间隙壁为掩膜，对该半导体基底进行一高浓度离子注入，以形成重掺杂源/漏极区域；及
对该进行半导体基底进行热回火处理。
3、如权利要求1所述的混合式集成电路的沟道式电容器的制造方法，其特征在于，在该第二浅沟道隔离区域内的氧化物系包含有一介电氧化层及一衬氧化层。
4、如权利要求1所述的混合式集成电路的沟道式电容器的制造方法，其特征在于，用湿蚀刻方式去除该第二浅沟道隔离区域内的氧化物。
5、如权利要求1所述的混合式集成电路的沟道式电容器的制造方法，其特征在于，该介电层的材质为氧化硅、氧化硅、氮化硅、氧化钽或其它介电质材料。
6、如权利要求1所述的混合式集成电路的沟道式电容器的制造方法，其特征在于，该上电极层的材质为多晶硅、氮化钛、硅化钨、铝、铜、钨或其它导电材质。
7、如权利要求1所述的混合式集成电路的沟道式电容器的制造方法，其特征在于，去除该上电极层是用干蚀刻方式完成的。
8、如权利要求1所述的混合式集成电路的沟道式电容器的制造方法，其特征在于，在去除露出的该上电极层的步骤后，更可移除露出的该介电层。
9、如权利要求8所述的混合式集成电路的沟道式电容器的制造方法，其特征在于，去除该介电层是用干蚀刻方式完成的。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110534505A (zh) * 2019-08-29 2019-12-03 华中科技大学 一种三维铁电电容器件、制备方法及铁电存储器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6103622A (en) * 1997-12-15 2000-08-15 Taiwan Semiconductor Manufacturing Silicide process for mixed mode product with dual layer capacitor and polysilicon resistor which is protected with a capacitor protective oxide during silicidation of FET device
US6194285B1 (en) * 1999-10-04 2001-02-27 Taiwan Semiconductor Manufacturing Company Formation of shallow trench isolation (STI)
JP2001176975A (ja) * 1999-12-17 2001-06-29 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6306720B1 (en) * 2000-01-10 2001-10-23 United Microelectronics Corp. Method for forming capacitor of mixed-mode device
US6468855B2 (en) * 1998-08-14 2002-10-22 Monolithic System Technology, Inc. Reduced topography DRAM cell fabricated using a modified logic process and method for operating same
US6492224B1 (en) * 2001-07-16 2002-12-10 Taiwan Semiconductor Manufacturing Company Buried PIP capacitor for mixed-mode process

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6103622A (en) * 1997-12-15 2000-08-15 Taiwan Semiconductor Manufacturing Silicide process for mixed mode product with dual layer capacitor and polysilicon resistor which is protected with a capacitor protective oxide during silicidation of FET device
US6468855B2 (en) * 1998-08-14 2002-10-22 Monolithic System Technology, Inc. Reduced topography DRAM cell fabricated using a modified logic process and method for operating same
US6194285B1 (en) * 1999-10-04 2001-02-27 Taiwan Semiconductor Manufacturing Company Formation of shallow trench isolation (STI)
JP2001176975A (ja) * 1999-12-17 2001-06-29 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6306720B1 (en) * 2000-01-10 2001-10-23 United Microelectronics Corp. Method for forming capacitor of mixed-mode device
US6492224B1 (en) * 2001-07-16 2002-12-10 Taiwan Semiconductor Manufacturing Company Buried PIP capacitor for mixed-mode process

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