KR970000230B1 - 캐패시터의 전하저장전극 형성방법 - Google Patents

Abstract

내용 없음.

Description

캐패시터의 전하저장전극 형성방법

제1a도 내지 제1i도는 본 발명에 의한 캐패시터의 전하저장전극을 형성하는 단계를 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판 2 : 필드 산화막

3 : 게이트 전극 4 : 소오스/드레인 전극

5 : 비트라인 6 : 층간 절연막

7 : 제1산화막 8 : 콘택홀

9 : 제1폴리실리콘층 9a : 전하저장전극용 패드

10 : 제2산화막 10a : 잔여 산화막

11 : 제1반구형 폴리실리콘층 11a : 잔여 반구형 폴리실리콘층

12 : 제2폴리실리콘층 12a : 전하저장전극용 미세기둥

13 : 제2반구형 폴리실리콘층 13a : 반구형 스페이서

14 : 전하저장전극

본 발명은 반도체 소자의 제조공정 중 캐패시터의 전하저장전극을 형성하는 방법에 관한 것으로, 특히 반도체 소자의 고집적화에 따라 제한된 셀(cell) 면적내에서 셀동작에 필요한 충전용량을 충분히 확보하기 위하여, 캐패시터의 전하저장전극 내부는 미세기둥 구조로 형성하고, 그 측면은 요철표면구조가 되도록 하고, 그 하부면은 층간 절연막과 공간이 형성되도록 하므로써, 제한된 셀 면적내에서 전하저장전극의 유효 표면적을 증대시켜 캐패시터의 충분한 충전용량을 얻을 수 있는 캐패시터의 전하저장전극을 형성하는 방법에 관한 것이다.

일반적으로, 반도체 소자의 고집적화에 따라 제한된 셀 면적내에서 캐패시터의 용량을 증대시켜야 하는데, 이를 위하여 캐패시터의 전하저장전극을 3차원화하여 전하저장전극의 유효 표면적을 증대시키고 있으나, 전하저장전극의 크기가 감소함에 따른 형성방법이 복잡한 문제가 있다.

따라서, 본 발명은 반도체 소자의 고집적화에 따라 제한된 셀 면적내에서 캐패시터의 충분한 충전용량을 얻을 수 있도록 캐패시터의 전하저장전극 내부를 미세기둥구조로 형성하고, 전극의 측면을 요철표면구조로 형성하며, 전극의 하부면과 층간 절연막 사이에 공간이 형성되도록 하여 표면적이 증대된 캐패시터의 전하저장전극 형성방법을 제공함에 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명의 전하저장전극 형성방법은 실리콘 기판(1)상에 소정의 트랜지스터, 필드 산화막(2), 비트라인(5) 및 층간 절연막(6)이 형성된 상태에서, 상기 층간 절연막(6) 상부에 제1산화막(7)을 얇게 증착한 후, 전하저장전극과 실리콘 기판을 연결하기 위한 전하저장전극용 콘택홀(8)을 형성하는 단계와, 상기 콘택호(8) 내부와 제1산화막(7) 상부에 후공정 시 전하저장전극용 패드가 될 불순물이 도핑된 제1폴리실리콘층(9)을 두껍게 형성하는 단계와, 상기 제1폴리실리콘층(9)을 전체적으로 식각하여 소정의 두께를 갖는 전하저장전극용 패드(9a)를 형성하고, 상기 패드(9a) 상부에 제2산화막(10)을 두껍게 증착하고, 상기 제2산화막(10) 상부에 제1반구형 폴리실리콘층(11)을 형성하는 단계와, 상기 제1반구형 폴리실리콘층(11)을 에치 백 공정으로 하부의 제2산화막(10)이 부분적으로 드러나도록 식각하여 잔여 반구형 폴리실리콘층(11a)을 형성한 후, 상기 잔여 반구형 폴리실리콘층(11a)을 마스크로 하여 부분적으로 노출된 제2산화막(10)을 하부의 전하저장전극용 패드(9a)가 노출되도록 에치 백하여 잔여 산화막(10a)을 형성하는 단계와, 상기 잔여 반구형 폴리실리콘층(11a)을 수산화암모늄(NH₄OH)과 물을 혼합한 용액으로 온도 50∼300℃하에서 잔여 산화막(10a)에 대하여 선택적으로 제거하는 단계와, 상기 단계로부터 전하저장전극 마스크를 이용하여 잔여 산화막(10a)과 전하저장전극용 패드(9a)의 소정부분을 하부의 제1산화막(7)이 노출될 때까지 식각한 후, 전체구조 상부에 후공정시 전하저장전극용 미세기둥이 될 불순물이 도핑된 제2폴리실리콘층(12)을 형성하는 단계와, 상기 제2폴리실리콘층(12)을 에치 백 공정으로 내부의 잔여 산화막(10a) 및 제1산화막(7)의 표면이 노출될 때까지 식각하여 전하저장전극용 미세기둥(12a)을 형성하는 단계와, 상기 단계로부터 전체구조상부에 제2반구형 폴리실리콘층(13)을 형성하는 단계와, 상기 제2반구형 폴리실리콘층(13)을 에치 백 공정으로 제1산화막(7), 잔여 산화막(10a) 및 전하저장전극용 미세기둥(12a)의 표면이 노출될 때까지 식각하여 상기 미세기둥(12a)의 최외곽 측면부에 반구형 스페이서(13a)를 형성하여 요철표면을 이루게하고, 상기 제1산화막(7) 및 잔여 산화막(10a)을 습식식각공정으로 완전히 제거하여, 층간 절연막(6)과 일정간격 이격되어 형성된 전하저장전극용 패드(9a)와, 상기 패드(9a) 상부에 다수 형성된 전하저장전극용 미세기둥(12a)과, 상기 미세기둥(12a)의 최외곽 측면부에 요철표면을 이루는 반구형 스페이서(13a)로 구성된 캐패시터의 전하저장전극(14)을 형성하는 단계로 이루어지는 것을 특징으로 한다.

이하, 본 발명은 첨부된 도면을 참조하여 상세히 설명하기로 한다.

제1a도 내지 제1i도는 본 발명에 의한 캐패시터의 전하저장전극을 형성하는 단계를 도시한 단면도로소, 제1a도는 실리콘 기판(1)상에 소자간을 절연시키는 필드 산화막(2)과, 트랜지스터의 구성요소인 게이트 전극(3), 소오스/드레인 전극(4)과, 비트라인(5) 등을 형성한 후에 층간 절연막(6)을 두껍게 증착 열처리하여 평탄화하고, 상기 층간 절연막(6) 상부에 제1산화막(7)을 얇게 증착한 후 전하저장전극과 실리콘 기판의 소오스/드레인(4)간을 연결하기 위하여 전하저장전극용 콘택홀(8)을 형성한 상태를 도시한 것이다.

상기 제1산화막(7)은 후공정의 습식식각시 하부의 층간 절연막(6)보다 습식식각 선택비를 크게 하기 위하여 불순물을 도핑(doping)한다.

제1b도는 상기 콘택홀(8) 내부와 제1산화막(7) 상부에 후공정시 전하저장전극용 패드(pad)가 될 불순물이 도핑된 제1폴리실리콘층(9)을 두껍게 형성한 상태를 도시한 것이다.

제1c도는 상기 제1폴리실리콘층(9)을 전체적으로 식각하여 소정의 두께를 갖는 전하저장전극용 패드(9a)를 형성하고, 상기 패드(9a) 상부에 제2산화막(10)을 두껍게 증착하고, 상기 제2산화막(10) 상부에 제1반구형 폴리실리콘층(11)을 형성한 상태를 도시한 것이다.

상기 제2산화막(10)은 상기 제1산화막(7)과 마찬가지로 불순물을 도핑한다.

제1d도는 상기 제1반구형 폴리실리콘층(11)을 에치 백(etch back) 공정으로 하부의 제2산화막(10)이 부분적으로 적절하게 드러나도록 식각하여 잔여 반구형 폴리실리콘층(11a)을 형성한 후, 상기 잔여 반구형 폴리실리콘층(11a)을 마스크로 하여 부분적으로 노출된 제2산화막(10)을 하부의 전하저장전극용 패드(9a)가 노출되도록 에치 백하여 잔여 산화막(10a)을 형성한 상태를 도시한 것이다.

제1e도는 상기 잔여 반구형 폴리실리콘층(11a)을 수산화암모늄(NH₄OH)과 물을 혼합한 용액으로 온도 50∼300℃하에서 잔여 산화막(10a)에 대하여 선택적으로 제거한 상태를 도시한 것이다.

제1f도는 상기 제1e도의 상태하에서 전하저장전극 마스크를 이용하여 잔여 산화막(10a)과 전하저장전극용 패드(9a)의 소정부분을 하부의 제1산화막(7)이 노출될 때까지 식각한 후, 전체구조 상부에 후공정시 전하저장전극용 미세기둥이 될 불순물이 도핑된 제2폴리실리콘층(12)을 형성한 상태를 도시한 것이다.

제1g도는 상기 제2폴리실리콘층(12)을 에치 백 공정으로 내부의 잔여 산화막(10a) 및 제1산화막(7)의 표면이 노출될 때까지 식각하여 전하저장전극용 미세기둥(12a)을 형성한 상태를 도시한 것이다.

제1h도는 상기 제1g도의 전체구조 상부에 제2반구형 폴리실리콘층(13)을 형성한 상태를 도시한 것이다.

제1i도는 상기 제2반구형 폴리실리콘층(13)을 에치 백 공정으로 제1산화막(7), 잔여 산화막(10a) 및 전하저장전극용 미세기둥(12a)의 표면이 노출될 때까지 식각하되, 상기 미세기둥(12a)의 최외곽 측면부에 반구형 스페이서(13a)를 형성하여 요철표면을 이루게 하고, 상기 노출된 제1산화막(7) 및 잔여 산화막(10a)을 습식식각공정으로 완전히 제거하되, 전하저장전극용 패드(9a)와 층간 절연막(6) 사이의 제1산화막(7)도 제거되어 공간을 형성하여, 층간 절연막(6)과 일정간격 이격되어 형성된 전하저장전극용 패드(9a)와, 상기 패드(9a) 상부에 다수 형성된 전하저장전극용 미세기둥(12a)과, 미세기둥(12a)의 최외곽 측면부에 요철 표면을 이루는 반구형 스페이서(13a)로 구성된 캐패시터의 전하저장전극(14)을 형성한 상태를 도시한 것이다.

상술한 바와 같이 본 발명은 전하저장전극용 패드 위에 다수의 미세기둥구조를 형성하고, 그 외곽부분이 요철표면 구조를 갖는 캐패시터의 전하저장전극이 형성되도록 하므로써, 전하저장전극의 유효 표면적을 증대시켜 제한된 셀 면적내에서 캐패시터의 충분한 충전용량을 얻을 수 있다.

Claims (2)

1. 실리콘 기판(1)상에 소정의 트랜지스터, 필드 산화막(2), 비트라인(5) 및 층간 절연막(6)이 형성된 반도체 소자의 전하저장전극 형성방법에 있어서, 상기 층간 절연막(6) 상부에 제1산화막(7)을 얇게 증착한 후, 전하저장전극과 실리콘 기판을 연결하기 위한 전하저장전극용 콘택홀(8)을 형성하는 단계와, 상기 콘택홀(8) 내부와 제1산화막(7) 상부에 후공정시 전하저장전극용 패드가 될 불순물이 도핑된 제1폴리실리콘층(9)을 두껍게 형성하는 단계와, 상기 제1폴리실리콘층(9)을 전체적으로 식각하여 소정의 두께를 갖는 전하저장전극용 패드(9a)를 형성하고, 상기 패드(9a) 상부에 제2산화막(10)을 두껍게 증착하고, 상기 제2산화막(10) 상부에 제1반구형 폴리실리콘층(11)을 형성하는 단계와, 상기 제1반구형 폴리실리콘층(11)을 에치 백 공정으로 하부의 제2산화막(10)이 부분적으로 드러나도록 식각하여 잔여 반구형 폴리실리콘층(11a)을 형성한 후, 상기 잔여 반구형 폴리실리콘층(11a)을 마스크로 하여 부분적으로 노출된 제2산화막(10)을 하부의 전하저장전극용 패드(9a)가 노출되도록 에치 백하여 잔여 산화막(10a)을 형성하는 단계와, 상기 잔여 반구형 폴리실리콘층(11a)을 수산화암모늄(NH₄OH)과 물을 혼합한 용액으로 온도 50∼300℃하에서 잔여 산화막(10a)에 대하여 선택적으로 제거하는 단계와, 상기 단계로부터 전하저장전극 마스크를 이용하여 잔여 산화막(10a)과 전하저장전극용 패드(9a)의 소정부분을 하부의 제1산화막(7)이 노출될 때까지 식각한 후, 전체구조 상부에 후공정시 전하저장전극용 미세기둥이 될 불순물이 도핑된 제2폴리실리콘층(12)을 형성하는 단계와, 상기 제2폴리실리콘층(12)을 에치 백 공정으로 내부의 잔여 산화막(10a) 및 제1산화막(7)의 표면이 노출될 때까지 식각하여 전하저장전극용 미세기둥(12a)을 형성하는 단계와, 상기 단계로부터 전체구조상부에 제2반구형 폴리실리콘층(13)을 형성하는 단계와, 상기 제2반구형 폴리실리콘층(13)을 에치 백 공정으로 제1산화막(7), 잔여 산화막(10a) 및 전하저장전극용 미세기둥(12a)의 표면이 노출될 때까지 식각하여 상기 미세기둥(12a)의 최외곽 측면부에 반구형 스페이서(13a)를 형성하여 요철표면을 이루게 하고, 상기 제1산화막(7) 및 잔여산화막(10a)을 습식식각공정으로 완전히 제거하여, 층간 절연막(6)과 일정간격 이격되어 형성된 전하저장전극용 패드(9a)와, 상기 패드(9a) 상부에 다수 형성된 전하저장전극용 미세기둥(12a)과, 상기 미세기둥(12a)의 최외곽 측면부에 요철표면을 이루는 반구형 스페이서(13a)로 구성된 캐패시터의 전하저장전극(14)을 형성하는 단계로 이루어지는 것을 특징으로 하는 캐패시터의 전하저장전극 형성방법.
2. 제1항에 있어서, 상기 제1산화막(7) 및 제2산화막(10)은 상기 층간 절연막(6)보다 습식식각 선택비를 크게 하기 위하여 불순물을 도핑한 것을 특징으로 하는 캐패시터의 전하저장전극 형성방법.