KR100226481B1 - 커패시터의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서 불순물영역이 형성된 반도체기판 상에 절연층과 제 1 식각정지층을 순차적으로 형성하는 공정과, 상기 제 1 식각정지층 및 상기 절연층을 선택식각하여 상기 불순물영역을 노출시키는 접촉구를 형성하는 공정과, 상기 제 1 식각정지층 상에 상기 접촉구를 통해 상기 활성영역과 접촉되는 불순물이 도핑된 제 1 다결정실리콘층을 형성하고 상기 제1 다결정실리콘층 상에 상기 접촉구를 채우도록 희생층을 형성하고 이 희생층 상에 제 2 식각정지층을 형성하는 공정과, 상기 제 2 식각정지층 및 희생층을 상기 접촉구와 대응하는 부분에만 잔류하도록 패터닝하는 공정과, 상기 제 2 식각정지층을 마스크로 사용하여 상기 희생층의 측면을 습식 식각하고 상기 희생층의 측면에 측벽 형상의 불순물이 도핑된 비정질실리콘층을 형성함과 동시에 제 1 다결정실리콘층의 노출된 부분을 제거하는 공정과, 상기 제 1 식각정지층을 제거함과 동시에 상기 제 2 식각정지층을 소정 두께 제거하여 상기 접촉구 외부의 제 1 다결정실리콘층의 하부 표면을 노출시키는 공정과, 상기 희생층을 제거하고 상기 비정질실리콘층을 상전이 되도록 결정화시켜 표면에 반구형의 돌출부를 갖는 제 2 다결정실리콘층을 형성하는 공정을 구비한다. 따라서, 스토리지전극의 표면적을 증가시킴에 따라 유전막의 면적을 크게 할 수 있어 축전용량을 증가시킬 수 있다.
Description
제1a도 내지 제1c도는 종래 기술에 따른 커패시터의 제조방법을 도시하는 공정도.
제2a도 내지 제2e도는 본 발명에 따른 커패시터의 제조방법을 도시하는 공정도.
도면의 주요부분에 대한 부호의 설명
41 : 반도체기판 43 : 필드산화막
45, 47 : 소오스 및 드레인영역 49 : 게이트전극
51 : 절연층 53 : 비트라인
55 : 평탄화층 57 : 제 1 식각정지층
59 : 접촉구 61 : 제 1 다결정실리콘층
63 : 희생층 65 : 제 2 식각정지층
67 : 비정질실리콘층 69 : 제 2 다결정실리콘층
71 : 돌출부
본 발명은 반도체장치의 커패시터의 제조방법에 관한 것으로서, 특히, 고집적반도체장치에서 스토리지전극의 표면에 대수 개의 반구형을 형성하여 면적을 증가시켜 축전 용량을 증가시킬 수 있는 커패시터의 제조방법에 관한 것이다.
반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 커패시터가 일정한 축전 용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다. 축전 용량을 증가시키기 위해서는 커패시터를 적층(stacked) 또는 트렌치(trench)의 3차원 구조로 형성하여 유전체의 표면적을 증가시켰다.
제 1a 도 내지 제 1d 도는 종래 기술에 따른 커패시터의 제조방법을 도시하는 공정도이다.
제 1a 도를 참조하면, 반도체기판(11) 상의 필드산화막(13)에 의해 한정된 활성영역 내에 트랜지스터가 형성된다. 상기 트랜지스터는 게이트전극(19)과 소오스 및 드레인영역(15)(17)을 포함한다. 그리고, 드레인영역(17)과 접촉되는 비트라인(23)이 형성된다. 또한, 상술한 구조의 전 표면에 절연층(21)이 형성되고, 이 절연층(21) 상에 산화실리콘으로 이루어진 평탄화층(25)이 형성된다.
상기 평탄화층(25) 상에 식각정지층(27)을 형성한다. 그리고, 식각정지층(27), 평탄화층(25) 및 절연층(21)의 소정 부분을 포토리쏘그래피(photo-lithography)방법으로 제거하여 소오스영역(15)을 노출시키는 접촉구(29)를 형성한다.
제 1b 도를 참조하면, 식각정지층(27) 상에 접촉구(29)를 채워 소오스영역(15)과 접촉되는 다결정실리콘층(31)을 형성한다. 상기에서 다결정실리콘층(31)은 불순물이 도핑되어 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함)방법으로 두껍게 증착되어 형성된다. 그리고, 다결정실리콘층(31) 상에 산화실리콘을 증착한 후 접촉구(29)와 대응하는 부분에만 남도록 패터닝하여 마스크패턴(33)을 형성한다. 그 다음, 마스크패턴(33)을 포함하는 다결정실리콘층(31) 상에 질화실리콘을 CVD 방법으로 증착한 후 에치 백하여 마스크패턴(33)의 측면에 측벽(35)을 형성한다.
제 1c 도를 참조하면, 마스크패턴(33)과 측벽(35)을 마스크로 사용하여 식각정지층(27)이 노출되도록 다결정실리콘층(31)을 식각한다. 그리고, 마스크패턴(33)을 제거하여 잔류하는 다결정실리콘층(31)의 표면의 일부를 노출시킨 후 측벽(35)을 마스크로 사용하여 다결정실리콘층(31)의 노출된 부분을 소정 두께가 남도록 식각하여 원통 형상을 이루도록 한다. 상기에서 식각정지층(27)은 마스크패턴(33)을 제거할 때 절연층(25)이 제거되는 것을 방지한다. 그리고, 다결정실리콘층(31) 상에 잔류하는 측벽(35)을 제거한다. 이 때, 식각정지층(27)의 노출된 부분도 제거된다. 상기에서 잔류하는 다결정실리콘층(31)은 스토리지전극이 된다.
이 후에, 스토리지전극을 이루는 다결정실리콘층(31) 상에 유전막과 플레이트전극을 이루는 불순물이 도핑된 다결정실리콘층을 증착하여 커패시터의 제조를 완료한다.
그러나, 상술한 종래의 커패시터 제조방법은 축전 용량을 증가시키기 위해서는 제 1 다결정실리콘층의 두께를 증가시켜야 하므로 포토리쏘그래피 공정을 어렵게 하므로 축전 용량을 증가시키는 데 한계가 있었다.
따라서, 본 발명의 목적은 스토리지전극을 형성하기 위한 다결정실리콘층의 두께를 증가시키지 않고 표면적을 크게하여 축전 용량을 증가시킬 수 있는 커패시터의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 커패시터의 제조방법은 불순물영역이 형성된 반도체기판 상에 절연층과 제 1 식각정지층을 순차적으로 형성하는 공정과, 상기 제 1 식각정지층 및 상기 절연층을 선택식각하여 상기 불순물영역을 노출시키는 접촉구를 형성하는 공정과, 상기 제 1 식각정지층 상에 상기 접촉구를 통해 상기 활성영역과 접촉되는 불순물이 도핑된 제 1 다결정실리콘층을 형성하고 상기 제 1 다결정실리콘층 상에 상기 접촉구를 채우도록 희생층을 형성하고 이 희생층상에 제 2 식각정지층을 형성하는 공정과, 상기 제 2 식각정지층 및 희생층을 상기 접촉구와 대응하는 부분에만 잔류하도록 패터닝하는 공정과, 상기 제 2 식각정지층을 마스크로 사용하여 상기 희생층의 측면을 습식 식각하고 상기 희생층의 측면에 측벽 형상의 불순물이 도핑된 비정질실리콘층을 형성함과 동시에 제 1 다결정실리콘층의 노출된 부분을 제거하는 공정과, 상기 제 1 식각정지층을 제거함과 동시에 상기 제 2 식각정지층을 소정 두께 제거하여 상기 접촉구 외부의 제 1 다결정실리콘층의 하부 표면을 노출시키는 공정과, 상기 희생층을 제거하고 상기 비정질실리콘층을 상전이 되도록 결정화시켜 표면에 반구형의 돌출부를 갖는 제 2 다결정실리콘층을 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제 2a 도 내지 2e 도는 본 발명에 따른 커패시터의 제조방법을 도시하는 공정도이다.
제 2a 도를 참조하면, 반도체기판(41) 상의 필드산화막(43)에 의해 한정된 활성영역 내에 트랜지스터가 형성된다. 상기 트랜지스터는 게이트전극(49)과 소오스 및 드레인영역(45)(47)을 포함한다. 그리고, 드레인영역(47)과 접촉되는 비트라인(53)이 형성된다. 또한, 상술한 구조의 전 표면에 절연층(51)이 형성되고, 이 절연층(51) 상에 평탄화층(55) 및 제 1 식각정지층(57)이 CVD 방법으로 순차적으로 증착되어 형성된다. 상기에서 평탄화층(55)은 산화실리콘으로, 제 1 식각정지층(57)은 질화실리콘으로 증착되어 형성된다. 그리고, 제 1 식각정지층(57), 평탄화층(55) 및 절연층(51)의 소정 부분을 포토리쏘그래피 방법으로 제거하여 소오스영역(45)을 노출시키는 접촉구(59)를 형성한다.
제 2b 도를 참조하면, 제 1 식각정지층(57)의 표면 및 접촉구(59)의 내부 표면에 불순물이 도핑된 제 1 다결정실리콘층(61)을 형성한다. 제 1 다결정실리콘층(61)은 소오스영역(45)과 접촉되어 스토리지전극의 하부를 이루는 것으로 CVD 방법으로 400 ~ 800Å 정도의 두께로 증착되어 형성된다. 그리고, 제 1 다결정실리콘층(61) 상에 USG(Undoped Silicate Glass), LTO(Low Temperature Oxide), HTO(High Temperature Oxide), Low pressure Deposition) 또는 TEOS(Tetra-Ethyl-Ortho-Silicate)등을 3000 ~ 5000Å 정도의 두께로 증착하여 희생층(63)을 형성한다. 희생층)63) 상에 질화실리콘을 CVD 방법으로 300 ~ 700Å 정도의 두께로 증착하여 제 2 식각정지층(65)을 형성한다. 그 다음, 제 2 식각정지층(65)과 희생층(63)을 접촉구(59)와 대응하는 부분만 남도록 포토리쏘그래피 방법에 의해 필라 형태로 패터닝한다.
제 2c 도를 참조하면, 제 2 식각정지층(65)를 마스크로 사용하여 희생층(63)을 습식 식각하여 측면을 600 ~1000Å 정도 제거한다. 이 때, 제 2 식각정지층(65)은 희생층(63)과 식각 선택비가 다르므로 제거되지 않고 희생층(63)의 상부가 식각되는 것을 방지한다. 그리고, 희생층(63)의 측면에 측벽 형상의 불순물이 도핑된 비정질실리콘층(67)을 형성한다. 상기에서 비정질실리콘층(67)은 상술한 구조의 전 표면에 불순물이 도핑된 비정질실리콘을 증착한 후 에치백(etchback)하므로써 형성한다. 이 때, 제 1 다결정실리콘층(61)의 노출된 부분도 에치백되어 제 1 식각정지층(57)을 노출시킨다.
제 2d 도를 참조하면, 희생층(63) 및 비정질실리콘층(67) 상에 잔류하는 제 2 식각정지층(65)을 습식 식각하여 제거한다. 이 때, 제 1 식각정지층(57)도 제 2 식각정지층(65)의 두께 만큼 제거되어 접촉구(59) 외부의 제 1 다결정실리콘층(61) 하부 표면을 노출시킨다. 그리고, 희생층(63)을 습식 식각하여 제거한다.
제 2e 도를 참조하면, 비정질실리콘층(67)를 550 ~ 600℃ 정도의 온도로 열처리한다. 이 때, 비정질실리콘층(67)를 이루는 비정질실리콘은 결정화되면서 다결정실리콘으로 상전이 되어 제 2 다결정실리콘층(69)이 된다. 제 2 다결정실리콘층(69)은 제 1 다결정실리콘층(61)과 접촉되어 전기적으로 연결되어 스코리지전극의 상부를 이루는 것으로 열처리시 결정화되면서 표면에 다수 개의 반구형 돌출부(71)가 형성된다. 그러므로, 제 2 다결정실리콘층(69)의 표면적이 증가된다.
이후에, 스토리지전극을 이루는 제 1 및 제 2 다결정실리콘층(61)(69)의 표면상에 유전막을 형성하고 플레이트전극을 이루는 불순물이 도핑된 다결정실리콘층을 증착하여 커패시터의 제조를 완료한다.
따라서, 본 발명은 스토리지전극의 표면적이 증가시킴에 따라 유전막의 면적을 크게 할 수 있어 축전 용량을 증가시킬 수 있는 잇점이 있다.
Claims (8)
- 불순물영역이 형성된 반도체기판 상에 절연층과 제 1 식각정지층을 순차적으로 형성하는 공정과, 상기 제 1 식각정지층 및 상기 절연층을 선택식각하여 상기 불순물영역을 노출시키는 접촉구를 형성하는 공정과, 상기 제 1 식각정지층 상에 상기 접촉구를 통해 상기 활성영역과 접촉되는 불순물이 도핑된 제 1 다결정실리콘층을 형성하고 상기 제 1 다결정실리콘층 상에 상기 접촉구를 채우도록 희생층을 형성하고 이 희생층 상에 제 2 식각정지층을 형성하는 공정과, 상기 제 2 식각정지층 및 희생층을 상기 접촉구와 대응하는 부분에만 잔류하도록 패터닝하는 공정과, 상기 제 2 식각정지층을 마스크로 사용하여 상기 희생층의 측면을 습식 식각하고 상기 희생층의 측면에 측벽 형상의 불순물이 도핑된 비정질실리콘층을 형성함과 동시에 제 1 다결정실리콘층의 노출된 부분을 제거하는 공정과, 상기 제 1 식각정지층을 제거함과 동시에 상기 제 2 식각정지층을 소정 두께 제거하여 상기 접촉구 외부의 제 1 다결정실리콘층의 하부 표면을 노출시키는 공정과, 상기 희생층을 제거하고 상기 비정질실리콘층을 상전이 되도록 결정화시켜 표면에 반구형의 돌출부를 갖는 제 2 다결정실리콘층을 형성하는 공정을 구비하는 커패시터의 제조방법.
- 제1항에 있어서, 상기 제 1 및 제 2 식각정지층을 질화실리콘으로 형성하는 커패시터의 제조방법.
- 제1항에 있어서, 상기 제 1 다결정실리콘층을 400 ~ 800Å의 두께로 형성하는 커패시터의 제조방법.
- 제1항에 있어서, 상기 희생층을 USG(Undoped Silicate Glass), LTO(Low Temperature Oxide), HTO(High Temperature Oxide), Low pressure Deposition) 또는 TEOS(Tetra-Ethyl-Ortho-Silicate)으로 형성하는 커패시터의 제조방법.
- 제4항에 있어서, 상기 희생층을 3000 ~ 5000Å의 두께로 형성하는 커패시터의 제조방법.
- 제1항에 있어서, 상기 제 2 식각정지층을 300 ~ 700Å의 두께로 형성하는 커패시터의 제조방법.
- 제1항에 있어서, 상기 희생층을 600 ~ 1000Å 제거하는 커패시터의 제조방법.
- 제1항에 있어서, 상기 열처리를 550 ~ 600℃의 온도에서 실시하는 커패시터의 제조방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20080619 Year of fee payment: 10 |
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