KR100255162B1 - 캐패시터의 전하저장전극 형성방법 - Google Patents
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Abstract
본 발명은 캐패시터의 전하저장전극을 형성하는 방법에 관한 것으로, 고집적 반도체 소자의 제조공정중 제한된 면적하에서 캐패시터의 전하 저장전극의 유효표면적을 증대시켜 소자에 필요한 축적용량을 확보하기 위하여, 하부가 언더 컷(under cut)된 실린더 구조 측벽의 상부를 실리콘 기판과 평행한 돌출부위를 형성한 후, 측벽 내·외부에 반구형 폴리실리콘을 증착한 전하저장전극을 형성하여 유효표면적을 증대시키므로써 고집적 반도체 소자에 필요한 축적용량을 얻을 수 있도록 한 캐패시터의 전하저장전극을 형성하는 방법에 관해 기술된다.
Description
제1(a)도 내지 제1(f)도는 본 발명에 의한 캐패시터의 전하저장전극을 형성하는 단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드 옥사이드
3 : 게이트 전극 3A : 게이트 전극선
4 : 불순물 이온주입영역 5 : 비트 라인
6A, 6B : 제1 및 2층간 절연막 7 : 제1산화막
8 : 콘택홀 9 : 제1도전층
10 : 제2산화막 11 : 제3산화막
12 : 질화막 13 : 제2도전층
14 : 반구형 폴리실리콘 20 : 전하저장전극
본 발명은 캐피시터의 전하저장전극을 형성하는 방법에 관한 것으로, 특히 고집적 반도체 소자의 제조공정중 제한된 면적하에서 캐패시터의 전하저장전극의 유효표면적을 증대시켜 소자에 필요한 축적용량을 확보하기 위하여, 하부가 언더 컷(under cut)된 실린더 구조 측벽의 상부를 실리콘 기판과 평행한 돌출부위를 형성한 후, 측벽 내·외부에 반구형 폴리실리콘을 증착한 전하저장전극을 형성하여 유효표면적을 증대시키므로써 고집적 반도체 소자에 필요한 축적용량을 얻을 수 있도록 한 캐패시터의 전하저장전극을 형성하는 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화 및 소형화로 각 단위 셀이 차지하는 면적이 줄어들고, 이로인하여 전하를 축적하는 캐패시터의 면적도 감소하여 소자의 동작에 필요로 하는 축적용량을 확보하는 문제가 대두되고 있다. 이를 위해 캐패시터의 전하저장전극을 제한된 면적하에서 유효표면적을 증대시키기 위한 3차원 구조가 제안되고 있다.
따라서, 본 발명은 제한된 캐패시터의 면적하에서 전하저장전극의 유효표면적을 극대화하여 충분한 축적용량을 확보하도록 하므로써 고집적 반도체 소자의 제조를 가능하게 하는 캐패시터의 전하저장전극을 형성하는 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 전하저장전극 형성방법은 실리콘 기판(1) 상의 게이트 전극(3) 양측에 소오스 및 드레인 전극으로 사용되는 불순물 이온주입영역(4)으로 이루어진 소정의 트랜지스터를 형성한 상태에서, 전체구조 상부에 층간 절연막(6B)을 형성한 후, 그 상부에 제1산화막(7)을 형성하고, 콘택마스크를 사용하여 불순물 이온주입영역(4)중 어느 한 영역에 콘택홀(8)을 형성하는 단계와, 상기 단계로부터 전체구조 상부에 제1도전층(9)을 증착하고, 상기 제1도전층(9) 상부에 제2산화막(10)을 두껍게 증착한 후 그 상부에 제3산화막(11) 및 질화막(12)을 순차적으로 적층하는 단계와, 상기 단계로부터 전하저장전극 마스크를 이용하여 상기 질화막(12), 제3산화막(11), 제2산화막(10) 및 제1도전층(9)을 차례로 식각하여 전하저장전극 영역에 패턴화하는 단계와, 상기 단계로부터 등방성식각공정으로 측면이 노출된 제3 및 제2산화막(11 및 10)을 일정시간 식각하되, 식각선택비에 의해 제3산화막(11)을 더 많이 식각되어 측면이 굴곡되게 하는 단계와, 상기 단계로부터 전체구조 상부에 제2도전층(13)을 증착한 후 블랭켓 식각공정으로 식각하여 상부가 기판(1)과 수평을 이루는 돌출 형상을 갖는 전하저장전극 측벽을 형성하는 단계와, 상기 단계로부터 전하저장전극 측벽을 이루는 제2도전층(13) 내부에 남아있는 질화막(12), 제3산화막(11) 및 제2산화막(10)을 순차적으로 등방성식각하여 완전히 제거하고, 이때 하부의 노출된 제1산화막(7)도 식각되어 전하저장전극의 언더 컷 부분을 형성하는 단계와, 상기 단계로부터 전체구조 상부에 반구형 폴리실리콘(14)을 증착한 후, 블랭켓 식각공정을 실시하여 전하저장전극 측벽을 이루는 제2도전층(13)에 반구형 폴리실리콘(14)을 형성하여 언더컷이 형성된 제1도전층(9)과 함께 전하저장전극(20)을 완성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제1(a)도 내지 제1(f)도는 본 발명에 의한 캐패시터의 전하저장전극을 형성하는 단계를 도시한 단면도로서, 제1(a)도는 소정의 실리콘 기판(1)상에 필드 옥사이드(2)를 형성하고, 게이트 전극(3)과 게이트 전극선(3A)을 형성하고, 상기 게이트 전극(3) 양측에 소오스 및 드레인 전극으로 사용될 불순물 이온주입영역(4)을 형성하고, 전체구조 상부에 제1층간 절연막(6A)을 형성한 후, 게이트 전극(3) 일측의 불순물 이온주입영역(4)에 비트라인(5)을 접속한 다음, 전체구조상에 제2층간 절연막(6B)을 형성한 상태에서, 상기 제2층간 절연막(6B) 상부에 제1산화막(7)을 예를들어 HTO를 화학 기상법으로 증착한 후, 콘택마스크를 사용하여 게이트 전극(3) 다른측의 불순물 이온주입영역(4)과 연통되는 콘택홀(8)을 형성한 상태를 도시한 것이다.
제1(b)도는 상기 콘택홀(8)을 포함하는 전체구조 상부에 전하저장전극용 제1도전층(9) 예를들어 도핑된 폴리실리콘을 증착하고, 상기 제1도전층(9) 상부에 제2산화막(10) 예를들어 불순물이 도핑되지 않은 TEOS 또는 LTO를 두껍게 증착한 후, 그 상부에 제3산화막(11) 예를들어 불순물이 도핑된 PSG를 증착한 다음, 그 상부에 질화막(12)을 적층하고, 이후 전하저장전극 마스크를 이용하여 상기 질화막(12), 제3산화막(11), 제2산화막(10) 및 제1도전층(9)을 차레로 식각하여 전하저장전극 영역에 패턴화된 상태를 도시한 것이다.
이때 하부의 제1산화막(7)은 식각 정지층 역할을 한다.
제1(c)도는 상기 제1(b)도의 상태하에서 등방성식각 예를들어 HF 또는 BOE 용액으로 불순물이 도핑된 산화막과 도핑되지 않은 산화막과의 식각선택비를 이용하여 불순물이 도핑된 제3산화막(11) 및 불순물이 도핑되지 않은 제2산화막(10)을 일정시간 식각하되, 하부의 제1산화막(7)이 식각되어 제2층간 절연막(6B)이 노출되지 않도록 주의하고, 상기 HF 또는 BOE 용액으로 제3 및 제2산화막(11 및 10) 식각시 제3산화막(11)이 더 많이 식각되어진 상태를 도시한 것이다.
제1(d)도는 상기 제1(c)도의 상태하에서 전체구조 상부에 제2도전층(13) 예를들어 도핑된 폴리실리콘을 소정두께로 증착한 후 폴리실리콘 블랭켓(Blanket) 식각공정으로 전하저장전극 영역의 패턴화된 최상부 질화막(12)와 전하저장전극 영역의 외부의 제1산화막(7) 상부의 제2도전층(13)을 식각하여 전하저장전극 영역의 패턴화된 제1도전층(9), 제2산화막(10), 제3산화막(11) 및 질화막(12)의 측면에만 제2도전층(13)을 남겨 전하저장전극 측벽을 형성한 상태를 도시한 것이다.
상기 전하저정전극 측벽을 이루는 제2도전층(13)은 그전체 형상이 제3산화막(11) 및 질화막(12)이 위치된 상부면은 실리콘 기판(1)과 평행을 이루는 돌출 형상이고, 제2산화막(10)이 위치된 중앙부는 안쪽으로 약간 들어간 형상을 이루며, 하부면은 패턴화된 제1도전층(9)과 연결되어 있다.
제1(e)도는 상기 제1(d)도의 상태하에서 전하저장전극 측벽을 이루는 제2도전층(13) 내부에 남아있는 노출된 질화막(12), 제3산화막(11) 및 제2산화막(10)을 순차적으로 등방성식각하여 완전히 제거하고, 이때 하부의 노출된 제1산화막(7)도 식각되어 전하저장전극의 언더 컷 부분을 형성한 상태로 도시한 것이다.
제1(f)도는 상기 제1(e)도의 상태하에서 전체구조 상부에 반구형 폴리실리콘(14)을 증착한 후, 이웃하는 전극간을 절연하기 위하여 폴리실리콘 블랭켓 식각공정으로 상기 반구형 폴리실리콘(14)을 식각하여 층간 절연막(6) 상부의 노출된 반구형 폴리실리콘(14)은 완전히 제거하고, 그 외의 전하저장전극 부분에서는 직접 노출되지 않은 부분은 반구형 폴리실리콘(14)이 남아 굴곡을 이루고 직접 노출된 부분은 하부가 부분식각되어 굴곡을 이루는 형상을 갖는 전하저장전극(있)을 완성한 상태를 도시한 것이다.
본 발명에 의하면, 실린더 구조 윗면에 돌출부위를 형성하여 표면적을 증대시킬 뿐만 아니라 이를 이용하여 반구형 폴리증착시 전하저장전극 측벽에 형성된 반구형 폴리실리콘의 식각을 막아주므로 반구형 폴리실리콘을 이용한 전하저장전극의 유효표면적을 증대시킬 수 있다.
상술한 바와같이 본 발명은 단순한 공정을 통하여 전하저장전극의 유효표면적을 증대시킬 수 있을 뿐만 아니라 이를 이용하여 고집적 반도체 소자의 제조를 용이하게 한다.
Claims (2)
- 유효표면적을 증대시키기 위한 캐패시터의 전하저장전극 형성방법에 있어서, 실리콘 기판(1)상의 게이트 전극(3) 양측에 소오스 및 드레인 전극으로 사용되는 불순물 이온주입영역(4)으로 이루어진 소정의 트랜지스터를 형성한 상태에서, 전체구조 상부에 층간 절연막(6B)을 형성한 후, 그 상부에 제1산화막(7)을 형성하고, 콘택마스크를 사용하여 불순물 이온주입영역(4)중 어느 한 영역에 콘택홀(8)을 형성하는 단계와, 상기 단계로부터 전체구조 상부에 제1도전층(9)을 증착하고, 상기 제1도전층(9) 상부에 제2산화막(10)을 두껍게 증착한 후 그 상부에 제3산화막(11) 및 질화막(12)을 순차적으로 적층하는 단계와, 상기 단계로부터 전하저장전극 마스크를 이용하여 상기 질화막(12), 제3산화막(11), 제2산화막(10) 및 제1도전층(9)을 차례로 식각하여 전하저장전극 영역에 패턴화하는 단계와, 상기 단계로부터 등방성식각공정으로 측면이 노출된 제3 및 제2산화막(11 및 10)을 일정시간 식각하되, 식각선택비에 의해 제3산화막(11)을 더 많이 식각되어 측면이 굴곡되게 하는 단계와, 상기 단계로부터 전체구조 상부에 제2도전층(13)을 증착한 후 블랭켓 식각공정으로 식각하여 상부가 기판(1)과 수평을 이루는 돌출 형상을 갖는 전하저장전극 측벽을 형성하는 단계와, 상기 단계로부터 전하저장전극 측벽을 이루는 제2도전층(13) 내부에 남아있는 질화막(12), 제3산화막(11) 및 제2사화막(10)을 순차적으로 등방식각하여 완전히 제거하고, 이때 하부의 노출된 제1산화막(7)도 식각되어 전하저장전극의 언더 컷 부분을 형성하는 단계와, 상기 단계로부터 전체구조 상부에 반구형 폴리실리콘(14)을 증착한 후, 블랭켓 식각공정을 실시하여 전하저장전극 측벽을 이루는 제2도전층(13)에 반구형 폴리실리콘(14)을 형성하여 언더컷이 형성된 제1도전층(9)과 함께 전하저장전극(20)을 완성하는 단계로 이루어지는 것을 특징으로 하는 캐패시터의 전하저장전극 형성방법.
- 제1항에 있어서, 상기 제1 및 제2도전층(9 및 13)은 도핑된 폴리실리콘이고, 상기 제1산화막(7)은 HTO이고, 상기 제2산화막(10)은 불순물이 도핑되지 않은 TEOS 또는 LTO이고, 상기 제3산화막(11)은 불순물이 도핑된 PSG인 것을 특징으로 하는 캐패시터의 전하저장전극 형성방법.
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