KR100266020B1 - 캐패시터및그의형성방법 - Google Patents

캐패시터및그의형성방법 Download PDF

Info

Publication number
KR100266020B1
KR100266020B1 KR1019970069073A KR19970069073A KR100266020B1 KR 100266020 B1 KR100266020 B1 KR 100266020B1 KR 1019970069073 A KR1019970069073 A KR 1019970069073A KR 19970069073 A KR19970069073 A KR 19970069073A KR 100266020 B1 KR100266020 B1 KR 100266020B1
Authority
KR
South Korea
Prior art keywords
layer
gate electrode
impurity region
capacitor
cover
Prior art date
Application number
KR1019970069073A
Other languages
English (en)
Other versions
KR19990050037A (ko
Inventor
박성희
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019970069073A priority Critical patent/KR100266020B1/ko
Publication of KR19990050037A publication Critical patent/KR19990050037A/ko
Application granted granted Critical
Publication of KR100266020B1 publication Critical patent/KR100266020B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 스토리지 (storage) 전극의 표면적을 증가시키어 축전용량(capacitance)을 증가시키기에 적당한 캐패시터 및 그의 형성방법에 관한 것으로, 본 발명의 캐패시터는 게이트전극 및 불순물영역을 갖도록 형성된 반도체기판과, 반도체기판 상에 게이트전극을 덮고 상기 불순물영역을 노출시키도록 형성된 절연층과, 절연층 상에 적층되어 불순물영역을 노출시키며, 게이트전극과 대응된 부위를 노출시키는 콘택홀이 형성된 평탄화층과, 콘택홀에 매립되되, 폭의 일부분이 제거되도록 형성된 다결정실리콘 기둥과, 다결정실리콘 기둥에서 부터 상기 불순물영역을 덮는 다결정실리콘층을 구비한 것을 특징으로 한다.
상술한 구조를 갖는 본 발명의 캐패시터의 형성방법으로는 게이트전극 및 불순물영역을 포함하는 반도체기판에 게이트전극을 덮고 불순물영역을 노출시키도록 절연층을 형성하는 공정과, 절연층 상에 적층되어 불순물영역을 노출시키고 게이트전극과 대응된 부위를 노출시키는 콘택홀을 갖는 평탄화층을 형성하는 공정과, 콘택홀을 매립하도록 제 1다결정실리콘층을 채우고 평탄화층의 일부를 식각함으로써 다결정실리콘 기둥을 형성하는 공정과, 평탄화층 상에 다결정실리콘 기둥의 일부분에서 부터 불순물영역을 덮도록 제 2다결정실리콘층을 형성하는 공정과, 다결정실리콘 기둥의 나머지 부분을 제거하는 공정을 구비한 것을 특징으로 한다.
따라서, 본 발명에서는 스토리지전극의 표면적이 증가됨에 따라, 축전용량이 증대되는 잇점이 있다.

Description

캐패시터 및 그의 형성방법
본 발명은 캐패시터(capacitor) 형성방법에 관한 것으로, 특히 셀의 면적을 증가시키지 않고서도 스토리지전극의 표면적을 크게하여 축전용량을 증대시키는 데 적당한 캐패시터 형성방법에 관한 것이다.
반도체의 고집적화에 따라 셀면적이 축소되어도 캐패시터가 일정한 축전용량을 갖도록 축전밀도를 증가시키기 위한 많은 연구가 진행되고 있다.
축전밀도를 증가시키기 위해서는 캐패시터를 적층하거나 또는 트렌치를 이용하여 3차원 구조로 형성하는 방법이 있다.
상술한 3차원 구조를 갖는 캐패시터 중 적층 구조를 갖는 것은 제조공정이 용이하고 대량 생산성에 적합한 구조로서 축전 용량을 증대시키는 동시에 알파입자에 의한 전하 정보 혼란에 대하여 면역성을 갖는다.
이러한 적층구조를 갖는 캐패시터는 스토리지전극의 형태에 따라 2중 적층구조, 핑거(finger)구조 또는 크라운(crown)구조 등으로 구별된다.
도 1은 종래기술에 따른 캐패시터의 단면도이고, 도 2a 내지 도 2d 는 종래 기술에 따른 일반적인 캐패시터 제조공정도이다.
종래의 캐패시터는 도 1과 같이, 게이트전극(106) 및 불순물영역(103)을 포함하는 반도체기판(100)상에 불순물영역(103)을 노출시키고 게이트전극(106)을 덮는 절연층(112)이 형성되어져 있다. 그리고 이 절연층(112) 상에는 게이트전극(106) 및 불순물영역(103)을 덮는 스토리지전극인 제 1다결정실리콘층(114)이 형성되어져 있다.
상술한 구조를 갖는 종래의 캐패시터의 형성과정을 알아본다.
도 2a 를 참조하면, 반도체기판(100) 상에 소자의 활성영역과 필드영역을 한정하는 필드산화층(102)을 형성한다. 그리고 반도체기판(100)의 소자의 활성영역 상에 게이트산화층(104)을 개재시키어 게이트전극(106)을 형성하고, 게이트전극(106) 양측의 활성영역에 소오스/드레인(source/drain)영역으로 이용되는 불순물 확산영역(103)을 형성함으로써 트랜지스터(transistor)를 형성한다.
상술한 트랜지스터에는 게이트전극(106) 상부에 캡절연막(108)이 형성되고, 이 캡절연막(108) 및 게이트전극(106) 측면에는 측벽(110)이 형성된다.
상술한 구조의 전표면에 화학기상증착(Chemical Vapor Deposition: 이하 CVD라 칭함)방법으로 산화실리콘을 성장시키어 절연층(112)을 형성한다.
도 2b 를 참조하면, 절연층(112) 상에 제 1다결정실리콘층(114)을 적층하여 형성한다. 그리고 제 1다결정실리콘층(114) 상에 포토레지스트를 도포한 후, 노광 및 현상하여 게이트전극(106)을 노출시키고 불순물영역(103)과 대응된 부위를 덮도록 패터닝하여 제 1마스크패턴(116)을 형성한다.
도 2c 를 참조하면, 이 제 1마스크패턴(116)을 식각용 마스크로 이용하여 제 1다결정실리콘층(114)을 제거하여 하부의 절연층(112)을 일부 노출시킴으로써 스토리지전극을형성한다. 상기 과정에서 잔류된 제 1다결정실리콘층(114)은 스토리지전극이 된다.
이어서, 잔류된 제 1다결정실리콘층(114) 상에 질화실리콘 또는 산화탄탈늄(Ta2O5) 또는 PZT(Pb(Zr Ti)O3) 또는 BST((Ba Sr)TiO3) 등의 고유전 물질 등을 이용하여 유전체(118)를 형성한다.
도 2d 를 참조하면, 유전체(118) 상에 제 2다결정실리콘층(120)을 증착하여 플레이트전극을 형성함으로써 캐패시터의 제조를 완료한다. 이 후에, 이 캐패시터를 덮는 평탄화층(122)을 형성한다.
그러나, 종래의 캐패시터 제조방법에서는 소자의 고집적화/미세화의 추세에 따른 셀면적 감소로 인하여 축전용량의 증가에는 그 한계가 있었다.
따라서, 본 발명의 목적은 캐패시터의 스토리지전극의 표면적을 증가시키어 축전용량을 증대시킬 수 있는 캐패시터 형성방법을 제공하려는 것이다.
상기의 목적을 달성하고자, 본 발명의 캐패시터는 게이트전극 및 불순물영역을 갖도록 형성된 반도체기판과, 반도체기판 상에 게이트전극을 덮고 상기 불순물영역을 노출시키도록 형성된 절연층과, 절연층 상에 적층되어 불순물영역을 노출시키며, 게이트전극과 대응된 부위를 노출시키는 콘택홀이 형성된 평탄화층과, 콘택홀에 매립되되, 폭의 일부분이 제거되도록 형성된 다결정실리콘 기둥과, 다결정실리콘 기둥에서 부터 상기 불순물영역을 덮는 다결정실리콘층을 구비한 것을 특징으로 한다.
상술한 구조를 갖는 본 발명의 캐패시터의 형성방법으로는 게이트전극 및 불순물영역을 포함하는 반도체기판에 게이트전극을 덮고 불순물영역을 노출시키도록 절연층을 형성하는 공정과, 절연층 상에 적층되어 불순물영역을 노출시키고 게이트전극과 대응된 부위를 노출시키는 콘택홀을 갖는 평탄화층을 형성하는 공정과, 콘택홀을 매립하도록 제 1다결정실리콘층을 채우고 평탄화층의 일부를 식각함으로써 다결정실리콘 기둥을 형성하는 공정과, 평탄화층 상에 다결정실리콘 기둥의 일부분에서 부터 불순물영역을 덮도록 제 2다결정실리콘층을 형성하는 공정과, 다결정실리콘 기둥의 나머지 부분을 제거하는 공정을 구비한 것을 특징으로 한다.
도 1은 종래기술에 따른 캐패시터의 단면도이고,
도 2a 내지 도 2d 는 종래 기술에 따른 캐패시터 제조공정도이고,
도 3은 본 발명에 따른 캐패시터의 단면도이고,
도 4a 내지 도 4e는 본 발명에 따른 캐패시터 제조공정도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200. 반도체기판 102, 202. 필드산화막
103, 203. 불순물영역 104, 204. 게이트산화막
106, 206. 게이트전극 108, 208. 캡절연막
110, 210. 측벽 118, 224. 유전체
112, 212. 절연층 122, 214. 평탄화층
116, 216, 220,224. 마스크패턴
114, 120, 218, 222, 226. 다결정실리콘층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 3은 본 발명에 따른 캐패시터의 단면도이고, 도 4a 내지 도 4e 는 본 발명의 기술에 따른 캐패시터 제조공정도이다.
본 발명의 캐패시터 구조로는 도 1과 같이, 우선, 반도체기판(200)에는 게이트절연막(204)이 개재된 게이트전극(206) 및 불순물영역(203)을 포함한 트랜지스터가 형성되어져 있고, 이 반도체기판(200) 상에는 게이트전극(206)을 덮고 불순물영역(203)을 노출시키도록 절연층(212)이 형성되어져 있고, 절연층(212)상에는 불순물영역(203)을 노출시키고 게이트전극(206)과 대응된 부위를 노출시키는 콘택홀(h1)이 형성된 제 1평탄화층(214)이 적층되어져 있다. 이 콘택홀(h1)에는 다결정실리콘이 매립되되, 폭의 일부분이 제거되도록 다결정실리콘 기둥(218-1)이 형성되어져 있고, 이 다결정실리콘 기둥(218-1)의 일부에서 부터 불순물영역(203)을 덮도록 제 2다결정실리콘층(222)이 형성되어져 있다.
상술한 구조를 갖는 본 발명의 캐패시터를 형성하기 위한 과정을 알아본다.
도 4a를 참조하면, 종래에 기술한 바와 같은 방법대로, 반도체기판(200) 상에 소자의 활성영역과 필드영역을 한정한 필드산화층(202)을 형성한다. 그리고 반도체기판(200)의 소자의 활성영역 상에 게이트전극(206)을 형성하는 데, 반도체기판(200)과 게이트전극(206) 사이에는 게이트산화층(204)이 개재된다.
이 게이트전극(206) 양측의 활성영역에 소오스/드레인영역으로 이용되는 불순물 확산영역(203)을 형성함으로써 트랜지스터기 형성된다.
상기에서 트랜지스터는 게이트전극(206)상부에는 질화실리콘을 이용한 캡절연층(208)이 형성되고, 이 캡절연층(208) 및 게이트전극(206) 측면에 측벽(210)이 형성되어 있다.
상술한 구조의 전표면에 CVD 방법으로 산화실리콘을 증착하여 제 1절연층(212)을 형성한다.
도 4b 를 참조하면, 이 제 1절연층(212) 상에 충분한 두꼐를 갖도록 제 1평탄화층(214)을 적층하여 형성한다.
도 4c 를 참조하면, 제 1평탄화층(214) 상에 포토레지스트를 도포한 후, 노광 및 현상하여 게이트전극(206)과 대응되는 부위가 일부 노출되도록 패터닝하여 제 1마스크패턴(216)을 형성한다.
도 4d 를 참조하면, 이 제 1마스크패턴(216)을 식각용 마스크로 이용하여 제 1평탄화층(214)을 제거하여 콘택홀(h1)을 형성한다.
그리고 잔류된 제 1평탄화층(214) 상에 콘택홀(h1)을 덮도록 제 1다결정실리콘층(218)을 형성한다.
도 4e 를 참조하면, 제 1다결정실리콘층(218)을 제 1평탄화층(214)이 노출될 때까지 에치백한 후, 제 1평탄화층(214)을 일부 습식 식각방법으로 제거하여 다결정실리콘 기둥(218-1)을 형성한다.
다음에, 잔류된 제 1평탄화층(214) 상에 다결정실리콘 기둥(218-1)을 덮도록 포토레지스트를 도포하고, 현상 및 노광하여 다결정실리콘 기둥((218-1)을 가리도록 패터닝하여 제 2마스크패턴(220)을 형성한다.
도 4f 를 참조하면, 이 제 2마스크패턴(220)을 식각용 마스크로 이용하여 제 1평탄화층(214)을 제거하여 반도체기판(200)의 불순물영역(203)을 노출시킨다.
이 후에, 제 2마스크패턴(220)을 제거한다.
도 4g 를 참조하면, 잔류된 제 1평탄화층(214) 상에 다결정실리콘 기둥(218-1) 및 불순물영역(203)을 덮도록 제 2다결정실리콘층(222)을 형성한다.
이 제 2다결정실리콘층(222) 상에 포토레지스트를 도포, 노광 및 현상하여 불순물영역(203)에서 부터 다결정실리콘 기둥((218-1)의 폭의 일부까지 가리도록 패터닝하여 제 3마스크패턴(224)을 형성한다.
도 4h 를 참조하면, 제 3마스크패턴(224)을 식각용 마스크로 이용하여 제 2다결정실리콘층(222) 및 다결정실리콘 기둥((218-1) 폭의 일부를 제거함으로써, 도시된 바와 같은 형상을 이루는 스토리지전극(230)을 형성한다. 이 후에 제 3마스크패턴(224)을 제거한다.
도 4i 를 참조하면, 스토리지전극(230)을 덮도록 질화실리콘 또는 산화탄탈늄(Ta2O5) 또는 PZT 또는 BST 등의 고유전 물질 등을 이용하여 유전체(224)를 형성한다.
이 유전체(118) 상에 제 3다결정실리콘층(226)을 증착하여 플레이트전극을 형성함으로써 캐패시터의 제조를 완료한다. 이 후에, 이 캐패시터를 덮는 제 2평탄화층(228)을 형성한다.
그리고, 도면에는 도시되지 않았지만, 제 2평탄화층(228) 상에는 불순물영역과 전기적으로 연결되어 비트라인으로 사용될 금속배선이 형성된다.
본 발명의 캐패시터는 게이트전극을 덮는 평탄화층에 이 게이트전극과 대응되는 부위에 접촉홀을 형성하고, 이 접촉홀을 다결정실리콘으로 매립시킨 후, 일부는 제거하고 일부는 다결정실리콘 기둥을 형성함으로써 결과적으로 스토리지전극의 표면적을 증가시킨다.
상술한 바와 같이, 본 발명의 캐패시터 제조방법에서는 스토리지전극의 표면적을 증가시킴으로써 축전용량이 증대되는 잇점이 있다.

Claims (2)

  1. 게이트전극 및 불순물영역을 갖도록 형성된 반도체기판과,
    상기 반도체기판 상에 상기 게이트전극을 덮고 상기 불순물영역을 노출시키도록 형성된 절연층과,
    상기 절연층 상에 적층되어 상기 불순물영역을 노출시키며, 상기 게이트전극과 대응된 부위를 노출시키는 콘택홀을 갖도록 형성된 평탄화층과,
    상기 콘택홀을 채우며, 상기 콘택홀 폭의 일부분이 제거되도록 형성된 다결정실리콘 기둥과,
    상기 다결정실리콘 기둥 및 상기 다결정실리콘 기둥과 연결된 상기 평탄화층과 상기 불순물영역을 덮는 다결정실리콘층으로 된 캐패시터의 스토리지전극과,
    상기 스토리지전극을 덮도록 순차적으로 형성된 유전체와, 플레이트전극을 구비한 캐패시터.
  2. 게이트전극 및 불순물영역을 포함하는 반도체기판에 상기 게이트전극을 덮고 상기 불순물영역을 노출시키도록 절연층을 형성하는 공정과,
    상기 절연층 상에 적층되어 상기 불순물영역을 노출시키고 상기 게이트전극과 대응된 부위를 노출시키는 콘택홀을 갖도록 평탄화층을 형성하는 공정과,
    상기 평탄화층 상에 상기 콘택홀을 매립하도록 제 1다결정실리콘층을 채우고, 상기 매립된 콘택홀 폭의 일부분이 제거되도록 제 1다결정실리콘층을 식각하여서 다결정실리콘 기둥을 형성하는 공정과,
    상기 다결정실리콘 기둥 및 상기 다결정실리콘 기둥과 연결된 상기 평탄화층과 상기 불순물영역을 덮도록 다결정실리콘층으로 된 캐패시터의 스토리지전극을 형성하는 공정과,
    상기 스토리지전극을 덮도록 순차적으로 유전체와, 플레이트전극을 형성하는 공정을 구비한 캐패시터 형성방법.
KR1019970069073A 1997-12-16 1997-12-16 캐패시터및그의형성방법 KR100266020B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970069073A KR100266020B1 (ko) 1997-12-16 1997-12-16 캐패시터및그의형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970069073A KR100266020B1 (ko) 1997-12-16 1997-12-16 캐패시터및그의형성방법

Publications (2)

Publication Number Publication Date
KR19990050037A KR19990050037A (ko) 1999-07-05
KR100266020B1 true KR100266020B1 (ko) 2000-10-02

Family

ID=19527406

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970069073A KR100266020B1 (ko) 1997-12-16 1997-12-16 캐패시터및그의형성방법

Country Status (1)

Country Link
KR (1) KR100266020B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03214767A (ja) * 1990-01-19 1991-09-19 Nec Corp 半導体装置の製造方法
KR920018950A (ko) * 1991-03-15 1992-10-22 문정환 비트선과 스토리지노드를 중첩시킨 반도체메모리소자 및 그 제조방법
KR920022528A (ko) * 1991-05-21 1992-12-19 세끼모또 다다히로 스택 캐패시터 셀을 자는 반도체 메모리 디바이스

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03214767A (ja) * 1990-01-19 1991-09-19 Nec Corp 半導体装置の製造方法
KR920018950A (ko) * 1991-03-15 1992-10-22 문정환 비트선과 스토리지노드를 중첩시킨 반도체메모리소자 및 그 제조방법
KR920022528A (ko) * 1991-05-21 1992-12-19 세끼모또 다다히로 스택 캐패시터 셀을 자는 반도체 메모리 디바이스

Also Published As

Publication number Publication date
KR19990050037A (ko) 1999-07-05

Similar Documents

Publication Publication Date Title
KR940009616B1 (ko) 홀 캐패시터 셀 및 그 제조방법
KR100227070B1 (ko) 커패시터 및 그의 제조방법
US20020106854A1 (en) Semiconductor memory device and method of producing the same
KR930005741B1 (ko) 터널구조의 디램 셀 및 그의 제조방법
KR19980085564A (ko) 반도체장치 및 그의 제조방법
JPH09232542A (ja) 半導体装置およびその製造方法
KR100266020B1 (ko) 캐패시터및그의형성방법
KR100242470B1 (ko) 반도체 메모리장치 제조방법
KR100291414B1 (ko) 반도체장치의캐패시터및그제조방법
KR100445059B1 (ko) 반도체장치의캐패시터제조방법
JP2003007855A (ja) 半導体装置およびその製造方法
KR100266010B1 (ko) 캐패시터형성방법
KR100248806B1 (ko) 반도체 메모리장치 및 그 제조방법
KR100269625B1 (ko) 캐패시터 제조방법
KR20000046743A (ko) 반도체장치의 캐패시터 제조방법
KR970000976B1 (ko) 스택 캐패시터 제조방법
KR0166038B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100940112B1 (ko) 반도체소자의 아날로그 커패시터 제조방법
KR100255162B1 (ko) 캐패시터의 전하저장전극 형성방법
KR940004603B1 (ko) 고집적 반도체 메모리장치의 커패시터 제조방법(챙이 있는 원통구조 커패시터)
KR0176267B1 (ko) 반도체 메모리소자의 제조방법
KR100269621B1 (ko) 캐패시터 형성방법
KR100250683B1 (ko) 반도체 메모리소자의 캐패시터 제조방법
KR100210851B1 (ko) 커패시터의 제조방법
KR100204019B1 (ko) 반도체 소자의 전하 저장 전극 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080527

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee