JP2003007855A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 カバレッジの低い誘電体膜を用いても厚み変
動を生じることのない構造を有するキャパシタを備えた
半導体装置およびその製造方法を提供する。 【解決手段】 下部電極４ａが半導体基板１の不純物領
域１４に電気的に接続され、上部電極が外部配線に電気
的に接続される、隣り合う第１および第２のキャパシタ
を備え、それらのキャパシタは、下部電極４ａと、下部
電極の上面に接し、その下部電極の周側壁面と連続する
周側壁面を有する誘電体膜５ａと、誘電体膜の上面に接
する第１の上部電極６ａと、第１の上部電極の上面に接
する第２の上部電極６とを備え、半導体装置はさらにキ
ャパシタの間で下部電極と誘電体層とを覆う隔壁絶縁膜
を備え、第２の上部電極が隔壁絶縁膜の上面に接してい
る。
動を生じることのない構造を有するキャパシタを備えた
半導体装置およびその製造方法を提供する。 【解決手段】 下部電極４ａが半導体基板１の不純物領
域１４に電気的に接続され、上部電極が外部配線に電気
的に接続される、隣り合う第１および第２のキャパシタ
を備え、それらのキャパシタは、下部電極４ａと、下部
電極の上面に接し、その下部電極の周側壁面と連続する
周側壁面を有する誘電体膜５ａと、誘電体膜の上面に接
する第１の上部電極６ａと、第１の上部電極の上面に接
する第２の上部電極６とを備え、半導体装置はさらにキ
ャパシタの間で下部電極と誘電体層とを覆う隔壁絶縁膜
を備え、第２の上部電極が隔壁絶縁膜の上面に接してい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、より具体的には、リークのないキ
ャパシタを有する半導体装置およびその製造方法に関す
るものである。
その製造方法に関し、より具体的には、リークのないキ
ャパシタを有する半導体装置およびその製造方法に関す
るものである。
【０００２】
【従来の技術】従来、キャパシタの誘電体膜には、ＣＶ
Ｄ(Chemical Vapor Deposition)法によるシリコン酸化
膜やシリコン窒化膜など、カバレッジが非常に良い膜が
用いられていた。このため、下部電極が複雑な形状をし
ていても均一な厚みの膜を形成することができていた。
複雑な下部電極の構造としては、円筒構造、フィン構
造、ポリシリコンが粗面化された構造、トレンチ構造等
を挙げることができる。
Ｄ(Chemical Vapor Deposition)法によるシリコン酸化
膜やシリコン窒化膜など、カバレッジが非常に良い膜が
用いられていた。このため、下部電極が複雑な形状をし
ていても均一な厚みの膜を形成することができていた。
複雑な下部電極の構造としては、円筒構造、フィン構
造、ポリシリコンが粗面化された構造、トレンチ構造等
を挙げることができる。
【０００３】図７〜図１１に、従来の半導体装置におけ
るキャパシタの製造工程を例示する。まず、下方に半導
体基板（図１１参照）を備え、その半導体基板に形成さ
れた不純物領域やチャネル領域を覆う絶縁膜１０２が形
成される。この絶縁膜１０２には、上記不純物領域と接
触するコンタクトプラグ１０３が設けられ、このコンタ
クトプラグ１０３および絶縁膜１０２の上に接して下部
電極層１０４が成膜される（図７）。この下部電極層
は、白金等の金属膜で形成することができる。次いで、
レジストパターン等をマスク用いて下部電極層をパター
ニングしてストレージノード（下部電極）１０４ａを形
成する（図８）。
るキャパシタの製造工程を例示する。まず、下方に半導
体基板（図１１参照）を備え、その半導体基板に形成さ
れた不純物領域やチャネル領域を覆う絶縁膜１０２が形
成される。この絶縁膜１０２には、上記不純物領域と接
触するコンタクトプラグ１０３が設けられ、このコンタ
クトプラグ１０３および絶縁膜１０２の上に接して下部
電極層１０４が成膜される（図７）。この下部電極層
は、白金等の金属膜で形成することができる。次いで、
レジストパターン等をマスク用いて下部電極層をパター
ニングしてストレージノード（下部電極）１０４ａを形
成する（図８）。
【０００４】次いで、ストレージノード１０４ａの上面
および側壁を覆うように、誘電体膜１０５を成膜する
（図９）。この後、誘電体膜１０５の上面および側面に
接して覆うように上部電極用導電膜１０６を成膜する
（図１０）。上記のようなキャパシタ製造工程によっ
て、図１１に示す半導体装置が形成される。図１１によ
れば、キャパシタコンタクトプラグ１０３は、ストレー
ジノード１０４ａと半導体基板の不純物領域１１４とを
導通する。
および側壁を覆うように、誘電体膜１０５を成膜する
（図９）。この後、誘電体膜１０５の上面および側面に
接して覆うように上部電極用導電膜１０６を成膜する
（図１０）。上記のようなキャパシタ製造工程によっ
て、図１１に示す半導体装置が形成される。図１１によ
れば、キャパシタコンタクトプラグ１０３は、ストレー
ジノード１０４ａと半導体基板の不純物領域１１４とを
導通する。
【０００５】また、ビットラインコンタクト１０８は、
ビットライン１０７と半導体基板に設けられた不純物領
域１１３とを導通する。また、通常、ワード線に用いら
れるトランスファーゲート１０９は、半導体基板のチャ
ネル領域（図示せず）上のゲート絶縁膜１１０と、その
上に接して位置するバリアメタル層１０９ｂと、メタル
層１０９ａとから構成される。
ビットライン１０７と半導体基板に設けられた不純物領
域１１３とを導通する。また、通常、ワード線に用いら
れるトランスファーゲート１０９は、半導体基板のチャ
ネル領域（図示せず）上のゲート絶縁膜１１０と、その
上に接して位置するバリアメタル層１０９ｂと、メタル
層１０９ａとから構成される。
【０００６】近年、キャパシタの誘電体膜として、誘電
率が大きく、より高容量の電荷を蓄積することができる
新素材が開発され、実際の半導体装置への適用が検討さ
れ始めている。このような新素材として、ＢＳＴ((Ba,S
r)TiO3:チタン酸バリウムストロンチウム）膜やＳＴ(Sr
TiO3:チタン酸ストロンチウム）膜を挙げることができ
る。
率が大きく、より高容量の電荷を蓄積することができる
新素材が開発され、実際の半導体装置への適用が検討さ
れ始めている。このような新素材として、ＢＳＴ((Ba,S
r)TiO3:チタン酸バリウムストロンチウム）膜やＳＴ(Sr
TiO3:チタン酸ストロンチウム）膜を挙げることができ
る。
【０００７】
【発明が解決しようとする課題】しかしながら、これら
新素材は誘電率が高いので、高容量を実現することはで
きるが、下部電極に対するカバレッジの低さが問題視さ
れている。特に、ＣＶＤによって成膜できず、スパッタ
によってしか成膜できない材料では、カバレッジは非常
に低いものとなる。
新素材は誘電率が高いので、高容量を実現することはで
きるが、下部電極に対するカバレッジの低さが問題視さ
れている。特に、ＣＶＤによって成膜できず、スパッタ
によってしか成膜できない材料では、カバレッジは非常
に低いものとなる。
【０００８】カバレッジの低い材料を使用した場合、た
とえば下部電極が互いに分離した凸状の形状の場合、コ
ーナー部等に誘電体膜の薄い部分が発生することは避け
られない。たとえば、誘電体膜として、カバレッジの悪
い誘電体膜や、結晶性の強い誘電体膜を形成した場合、
図１１のＢ部のようなストレージノードのコーナー部に
おいて部分的に膜厚の薄い部分が発生しやすい。この誘
電体膜の薄い部分の膜厚が薄すぎると、キャパシタに蓄
積される電荷のリークが生じる箇所となる。また、リー
クを防止するために全体的に厚い誘電体膜を設けると、
キャパシタの容量が低下してしまう。
とえば下部電極が互いに分離した凸状の形状の場合、コ
ーナー部等に誘電体膜の薄い部分が発生することは避け
られない。たとえば、誘電体膜として、カバレッジの悪
い誘電体膜や、結晶性の強い誘電体膜を形成した場合、
図１１のＢ部のようなストレージノードのコーナー部に
おいて部分的に膜厚の薄い部分が発生しやすい。この誘
電体膜の薄い部分の膜厚が薄すぎると、キャパシタに蓄
積される電荷のリークが生じる箇所となる。また、リー
クを防止するために全体的に厚い誘電体膜を設けると、
キャパシタの容量が低下してしまう。
【０００９】本発明は、カバレッジの低い誘電体膜を薄
く形成しても、リーク箇所を生じない構造を有するキャ
パシタを備えた半導体装置およびその製造方法を提供す
ることを目的とする。
く形成しても、リーク箇所を生じない構造を有するキャ
パシタを備えた半導体装置およびその製造方法を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
それぞれの下部電極が半導体基板の不純物領域に電気的
に接続され、かつ上部電極が外部配線に電気的に接続さ
れる、隣り合う第１および第２のキャパシタを備える半
導体装置である。この半導体装置では、第１および第２
のキャパシタはそれぞれ、半導体基板の上に形成された
絶縁層の上面および絶縁層内を通るプラグ配線の上面に
接する下部電極と、下部電極の上面に接するとともに、
その下部電極の周側壁面に連続する周側壁面を有する誘
電体膜と、誘電体膜の上面に接する第１の上部電極と、
第１の上部電極の上面に接する第２の上部電極とを備え
る。半導体装置は、さらに、第１および第２のキャパシ
タの間において、絶縁層の上面に接し、下部電極および
誘電体膜の側壁を覆う隔壁絶縁膜とを備え、第２の上部
電極が隔壁絶縁膜の上面に接する（請求項１）。
それぞれの下部電極が半導体基板の不純物領域に電気的
に接続され、かつ上部電極が外部配線に電気的に接続さ
れる、隣り合う第１および第２のキャパシタを備える半
導体装置である。この半導体装置では、第１および第２
のキャパシタはそれぞれ、半導体基板の上に形成された
絶縁層の上面および絶縁層内を通るプラグ配線の上面に
接する下部電極と、下部電極の上面に接するとともに、
その下部電極の周側壁面に連続する周側壁面を有する誘
電体膜と、誘電体膜の上面に接する第１の上部電極と、
第１の上部電極の上面に接する第２の上部電極とを備え
る。半導体装置は、さらに、第１および第２のキャパシ
タの間において、絶縁層の上面に接し、下部電極および
誘電体膜の側壁を覆う隔壁絶縁膜とを備え、第２の上部
電極が隔壁絶縁膜の上面に接する（請求項１）。
【００１１】この構成により、平面状の下部電極層の上
に配置された平面状の誘電体層からのみキャパシタ基本
型の誘電体膜が形成される。このため、カバレッジの悪
い誘電体膜や、結晶性の強い誘電体膜であっても、コー
ナー部のような複雑な形状の下部電極を被覆することが
ないので、リークが起きるほど膜厚の薄い箇所を生じな
い。また、第１および第２のキャパシタの誘電体膜を同
じ高さに形成することができるので、たとえば、さら
に、平面的に広い堆積層から個々のキャパシタをパター
ニングすることができる。このため、１つのキャパシタ
の中で膜厚変動が大きく生じる要素を排除することがで
きる。この結果、個々のキャパシタの中で誘電体膜が極
端に薄い箇所が発生することがなくなるので、リークを
防止することができる。この誘電体層には、カバレッジ
が悪い高誘電率の誘電体材料を十分薄く形成して用いる
ことができるので、高容量のキャパシタを備えた半導体
装置を得ることができる。
に配置された平面状の誘電体層からのみキャパシタ基本
型の誘電体膜が形成される。このため、カバレッジの悪
い誘電体膜や、結晶性の強い誘電体膜であっても、コー
ナー部のような複雑な形状の下部電極を被覆することが
ないので、リークが起きるほど膜厚の薄い箇所を生じな
い。また、第１および第２のキャパシタの誘電体膜を同
じ高さに形成することができるので、たとえば、さら
に、平面的に広い堆積層から個々のキャパシタをパター
ニングすることができる。このため、１つのキャパシタ
の中で膜厚変動が大きく生じる要素を排除することがで
きる。この結果、個々のキャパシタの中で誘電体膜が極
端に薄い箇所が発生することがなくなるので、リークを
防止することができる。この誘電体層には、カバレッジ
が悪い高誘電率の誘電体材料を十分薄く形成して用いる
ことができるので、高容量のキャパシタを備えた半導体
装置を得ることができる。
【００１２】上記本発明の半導体装置では、隔壁絶縁膜
が、第１の上部電極の側壁の下端から所定高さまでを覆
うことができる（請求項２）。
が、第１の上部電極の側壁の下端から所定高さまでを覆
うことができる（請求項２）。
【００１３】この構成により、リークを生じることな
く、第２の上部電極を複数のキャパシタにわたって連続
して設けることが容易になる。このため、複数のキャパ
シタを第２の上部電極によって容易に接続することが可
能となる。
く、第２の上部電極を複数のキャパシタにわたって連続
して設けることが容易になる。このため、複数のキャパ
シタを第２の上部電極によって容易に接続することが可
能となる。
【００１４】本発明の半導体装置では、隔壁絶縁膜が、
第１および第２のキャパシタの間に開けられた間隙を埋
める絶縁膜であるようにできる（請求項３）。
第１および第２のキャパシタの間に開けられた間隙を埋
める絶縁膜であるようにできる（請求項３）。
【００１５】この構成により、個々のキャパシタを分離
して、個々のキャパシタにリークを生じないようにする
ことができる。
して、個々のキャパシタにリークを生じないようにする
ことができる。
【００１６】上記本発明の半導体装置では、第２の上部
電極が、隔壁絶縁膜によって分離された第１および第２
のキャパシタにわたって連続して設けられることができ
る（請求項４）。
電極が、隔壁絶縁膜によって分離された第１および第２
のキャパシタにわたって連続して設けられることができ
る（請求項４）。
【００１７】この構成により、複数のキャパシタの上部
電極を容易に接続することができ、キャパシタの第２の
上部電極と導通する外部配線の配置等の自由度を広げる
ことができる。
電極を容易に接続することができ、キャパシタの第２の
上部電極と導通する外部配線の配置等の自由度を広げる
ことができる。
【００１８】上記本発明の半導体装置では、第１の上部
電極の幅が、上方ほど狭くなるようにテーパを付けるこ
とができる（請求項５）。
電極の幅が、上方ほど狭くなるようにテーパを付けるこ
とができる（請求項５）。
【００１９】この構成により、テーパ付きのエッチング
を行なうことにより、写真製版の最小幅よりも狭い幅の
空隙を隣り合うキャパシタの間に設けることができる。
この結果、誘電体膜の面積を最大限広くすることができ
るので、キャパシタ容量をさらに大きくすることが可能
となる。
を行なうことにより、写真製版の最小幅よりも狭い幅の
空隙を隣り合うキャパシタの間に設けることができる。
この結果、誘電体膜の面積を最大限広くすることができ
るので、キャパシタ容量をさらに大きくすることが可能
となる。
【００２０】本発明の半導体装置の製造方法は、下部電
極が半導体基板の不純物領域に電気的に接続され、かつ
上部電極が外部配線に電気的に接続される、複数のキャ
パシタを備える半導体装置を製造する方法である。この
製造方法では、半導体基板の上に形成された絶縁層およ
びその絶縁層に設けられたプラグ配線の上に接して位置
する下部電極層を形成する工程と、下部電極層の上に誘
電体層を形成する工程と、誘電体層の上に第１の上部電
極層を形成する工程と、下部電極層、誘電体層および第
１の上部電極層をパターニングして、下部電極、誘電体
膜、および第１の上部電極からなる複数のキャパシタ基
本型を形成する工程と、複数のキャパシタ基本型の間隙
および第１の上部電極を覆う絶縁層を形成する工程と、
絶縁層の上層部を除去して、複数のキャパシタ基本型を
隔てる隔壁絶縁膜を形成するとともに、第１の上部電極
を露出させる工程とを備える（請求項６）。
極が半導体基板の不純物領域に電気的に接続され、かつ
上部電極が外部配線に電気的に接続される、複数のキャ
パシタを備える半導体装置を製造する方法である。この
製造方法では、半導体基板の上に形成された絶縁層およ
びその絶縁層に設けられたプラグ配線の上に接して位置
する下部電極層を形成する工程と、下部電極層の上に誘
電体層を形成する工程と、誘電体層の上に第１の上部電
極層を形成する工程と、下部電極層、誘電体層および第
１の上部電極層をパターニングして、下部電極、誘電体
膜、および第１の上部電極からなる複数のキャパシタ基
本型を形成する工程と、複数のキャパシタ基本型の間隙
および第１の上部電極を覆う絶縁層を形成する工程と、
絶縁層の上層部を除去して、複数のキャパシタ基本型を
隔てる隔壁絶縁膜を形成するとともに、第１の上部電極
を露出させる工程とを備える（請求項６）。
【００２１】この構成により、平坦で広い下部電極層の
上に広い誘電体層を形成し、そこから各キャパシタ基本
型の誘電体膜を画定する。このため、誘電体膜の膜厚変
動が生じにくく均一な厚さの誘電体膜が得られる。さら
に、この平坦な広い堆積層からキャパシタをパターニン
グするので、誘電体膜の厚みの極端に薄い箇所がキャパ
シタに含まれることを防止できる。この結果、リークの
少ないキャパシタを備えた半導体装置を得ることができ
る。また、高い誘電率の誘電体材料を用いることによ
り、高容量のキャパシタを得ることができる。
上に広い誘電体層を形成し、そこから各キャパシタ基本
型の誘電体膜を画定する。このため、誘電体膜の膜厚変
動が生じにくく均一な厚さの誘電体膜が得られる。さら
に、この平坦な広い堆積層からキャパシタをパターニン
グするので、誘電体膜の厚みの極端に薄い箇所がキャパ
シタに含まれることを防止できる。この結果、リークの
少ないキャパシタを備えた半導体装置を得ることができ
る。また、高い誘電率の誘電体材料を用いることによ
り、高容量のキャパシタを得ることができる。
【００２２】本発明の半導体装置の製造方法では、第１
の上部電極を露出させる工程の後に、第１の上部電極に
接して位置する第２の上部電極層を形成する工程を備え
ることができる（請求項７）。
の上部電極を露出させる工程の後に、第１の上部電極に
接して位置する第２の上部電極層を形成する工程を備え
ることができる（請求項７）。
【００２３】この構成により、上記第２の上部電極層に
より個々のキャパシタを容易に接続することができる。
このため、キャパシタの第２の上部電極層が接続される
外部配線の配置等の自由度を向上させることができる。
より個々のキャパシタを容易に接続することができる。
このため、キャパシタの第２の上部電極層が接続される
外部配線の配置等の自由度を向上させることができる。
【００２４】本発明の半導体装置の製造方法では、下部
電極層を形成する工程の後、誘電体層を形成する工程の
前に、下部電極層を平坦化する工程を備えることができ
る（請求項８）。
電極層を形成する工程の後、誘電体層を形成する工程の
前に、下部電極層を平坦化する工程を備えることができ
る（請求項８）。
【００２５】たとえば、容量を大きくするために誘電体
膜の厚みを非常に薄くする際に、下部電極層の表面粗度
が問題になることがある。表面粗度が大きい場合、誘電
体膜が局所的に薄くなる箇所が生じ、リークが発生する
場合がある。上記の構成により、下部電極層にＣＭＰ処
理など平坦化処理を施すことにより、平滑な下部電極表
面が得られるので、たとえば、誘電体膜を非常に薄くし
ても局所的なリーク発生箇所を生じることがなくなる。
平坦化処理はＣＭＰ研磨等によって行なうことができ
る。
膜の厚みを非常に薄くする際に、下部電極層の表面粗度
が問題になることがある。表面粗度が大きい場合、誘電
体膜が局所的に薄くなる箇所が生じ、リークが発生する
場合がある。上記の構成により、下部電極層にＣＭＰ処
理など平坦化処理を施すことにより、平滑な下部電極表
面が得られるので、たとえば、誘電体膜を非常に薄くし
ても局所的なリーク発生箇所を生じることがなくなる。
平坦化処理はＣＭＰ研磨等によって行なうことができ
る。
【００２６】本発明の半導体装置の製造方法では、下部
電極層を形成する工程の前に、その下部電極層が形成さ
れる絶縁層を平坦化する工程を備えることができる（請
求項９）。
電極層を形成する工程の前に、その下部電極層が形成さ
れる絶縁層を平坦化する工程を備えることができる（請
求項９）。
【００２７】この構成により、絶縁層の平坦性が良好と
なり、その上に平坦性の良好な下部電極層を形成するこ
とができる。このため、とくに下部電極層に平坦化処理
をしなくても均一な膜厚の誘電体層を形成することが可
能となる。ただし、上記の絶縁層の平坦化処理を行なっ
た上で、さらに下部電極層の平坦化処理を行なってもよ
い。
なり、その上に平坦性の良好な下部電極層を形成するこ
とができる。このため、とくに下部電極層に平坦化処理
をしなくても均一な膜厚の誘電体層を形成することが可
能となる。ただし、上記の絶縁層の平坦化処理を行なっ
た上で、さらに下部電極層の平坦化処理を行なってもよ
い。
【００２８】本発明の半導体装置の製造方法では、キャ
パシタ基本型を形成するパターニング工程において、第
１の上部電極の幅が、上方ほど狭くなるテーパがついた
形状となるようにパターニングすることができる（請求
項１０）。
パシタ基本型を形成するパターニング工程において、第
１の上部電極の幅が、上方ほど狭くなるテーパがついた
形状となるようにパターニングすることができる（請求
項１０）。
【００２９】この構成により、テーパ付きのエッチング
を行なうことにより、写真製版の最小幅よりも狭い幅の
空隙を隣り合うキャパシタの間に設けることができる。
この結果、誘電体膜の面積を最大限広くすることができ
るので、キャパシタ容量をさらに大きくすることが可能
となる。
を行なうことにより、写真製版の最小幅よりも狭い幅の
空隙を隣り合うキャパシタの間に設けることができる。
この結果、誘電体膜の面積を最大限広くすることができ
るので、キャパシタ容量をさらに大きくすることが可能
となる。
【００３０】
【発明の実施の形態】次に図面を用いて本発明の実施の
形態について説明する。
形態について説明する。
【００３１】図１は、本発明の実施の形態における半導
体装置の模式図である。図１に示す構造において、キャ
パシタ２０は、層間絶縁膜２の上に複数個配列されてい
る。各キャパシタ２０は、キャパシタプラグ配線３に接
続する下部電極４ａと、その上の誘電体膜５ａと、その
上の第１の上部電極６ａとを備えている。それぞれのキ
ャパシタ２０は隔壁絶縁膜１２によって隔てられている
が、各キャパシタ２０の第１の上部電極６ａおよび各隔
壁絶縁膜１２の上面には、連続する共通の上部電極層６
ｂが接して設けられている。
体装置の模式図である。図１に示す構造において、キャ
パシタ２０は、層間絶縁膜２の上に複数個配列されてい
る。各キャパシタ２０は、キャパシタプラグ配線３に接
続する下部電極４ａと、その上の誘電体膜５ａと、その
上の第１の上部電極６ａとを備えている。それぞれのキ
ャパシタ２０は隔壁絶縁膜１２によって隔てられている
が、各キャパシタ２０の第１の上部電極６ａおよび各隔
壁絶縁膜１２の上面には、連続する共通の上部電極層６
ｂが接して設けられている。
【００３２】また、キャパシタプラグ配線３は半導体基
板１の不純物領域（ソース/ドレイン）１４に接続され
ている。ビット線７もビット線コンタクト８により、半
導体基板１のソース/ドレイン１３に接続されている。
キャパシタプラグ配線に接続するソース/ドレイン１４
と、ビット線コンタクトに接続するソース/ドレイン１
３との間のチャネル領域（図示せず）に接するゲート絶
縁膜１０と、バリアメタル９ｂと、ゲート電極９ａとか
ら構成されるトランスファーゲート９が配置されてい
る。
板１の不純物領域（ソース/ドレイン）１４に接続され
ている。ビット線７もビット線コンタクト８により、半
導体基板１のソース/ドレイン１３に接続されている。
キャパシタプラグ配線に接続するソース/ドレイン１４
と、ビット線コンタクトに接続するソース/ドレイン１
３との間のチャネル領域（図示せず）に接するゲート絶
縁膜１０と、バリアメタル９ｂと、ゲート電極９ａとか
ら構成されるトランスファーゲート９が配置されてい
る。
【００３３】上記のトランジスタがメモリセルを構成す
る場合、記憶はソース/ドレインに接続されたキャパシ
タに蓄積される。図１に示すキャパシタ２０は、平面状
の下部電極の上面に、平板状の誘電体膜５ａが接し、そ
の上面に第１の上部電極６ａが接している。このため、
誘電体膜がコーナー部のような複雑な形状の部分を被覆
することがないので、カバレッジの悪い誘電体膜や結晶
性の強い誘電体膜を形成した場合でも、均一な膜厚の誘
電体膜を得ることができる。
る場合、記憶はソース/ドレインに接続されたキャパシ
タに蓄積される。図１に示すキャパシタ２０は、平面状
の下部電極の上面に、平板状の誘電体膜５ａが接し、そ
の上面に第１の上部電極６ａが接している。このため、
誘電体膜がコーナー部のような複雑な形状の部分を被覆
することがないので、カバレッジの悪い誘電体膜や結晶
性の強い誘電体膜を形成した場合でも、均一な膜厚の誘
電体膜を得ることができる。
【００３４】特に、従来、リークが生じていた図１のＡ
部のような端部でも、コーナー部がないので、リークを
起こすおそれのある箇所を無くすことができる。また、
上記本実施の形態では、薄い膜厚の箇所を生じさせない
ために、誘電体膜の全体の膜厚をそれほど厚くする必要
がないので、高い容量を確保することができる。
部のような端部でも、コーナー部がないので、リークを
起こすおそれのある箇所を無くすことができる。また、
上記本実施の形態では、薄い膜厚の箇所を生じさせない
ために、誘電体膜の全体の膜厚をそれほど厚くする必要
がないので、高い容量を確保することができる。
【００３５】上記の半導体装置のキャパシタの部分は、
次の工程にしたがって製造することができる。まず、層
間絶縁膜２およびその中に設けたプラグ配線２の上に接
して、下部電極層４となる導電層を成膜する。この後、
この下部電極層の粗さを平滑にするために、平滑化処理
を行なってもよいし、平滑化処理を行なわずに、次工程
に移行してもよい。また、その前に形成した層間絶縁膜
２は、形成後に平坦化処理を行なうことが望ましい。
次の工程にしたがって製造することができる。まず、層
間絶縁膜２およびその中に設けたプラグ配線２の上に接
して、下部電極層４となる導電層を成膜する。この後、
この下部電極層の粗さを平滑にするために、平滑化処理
を行なってもよいし、平滑化処理を行なわずに、次工程
に移行してもよい。また、その前に形成した層間絶縁膜
２は、形成後に平坦化処理を行なうことが望ましい。
【００３６】次いで、その下部電極層４の上に接して誘
電体層５を形成する（図２）。さらに、図３に示すよう
に、その誘電体層５の上に第１上部電極層６を形成す
る。次に、フォトレジストパターン等をマスクとして用
いてエッチングにより、第１上部電極層とをパターニン
グして第１上部電極を形成し、さらにその第１上部電極
をマスクとして用いて、誘電体膜５ａと下部電極層４と
をパターニングする。このパターニングにより、下部電
極４ａと、誘電体膜５ａと、第１上部電極６ａとからな
るキャパシタ基本型１９が形成される（図４）。上記の
キャパシタ基本型１９は、互いに空隙で分離されてい
る。
電体層５を形成する（図２）。さらに、図３に示すよう
に、その誘電体層５の上に第１上部電極層６を形成す
る。次に、フォトレジストパターン等をマスクとして用
いてエッチングにより、第１上部電極層とをパターニン
グして第１上部電極を形成し、さらにその第１上部電極
をマスクとして用いて、誘電体膜５ａと下部電極層４と
をパターニングする。このパターニングにより、下部電
極４ａと、誘電体膜５ａと、第１上部電極６ａとからな
るキャパシタ基本型１９が形成される（図４）。上記の
キャパシタ基本型１９は、互いに空隙で分離されてい
る。
【００３７】次いで、上記の空隙を埋め込み、かつ第１
上部電極を覆うように隔壁絶縁膜を形成する。次いで、
この隔壁絶縁膜をエッチバックするか、またはＣＭＰ(C
hemical Mechanical Polishing)を行なうことにより、
第１上部電極を露出させる（図５）。この隔壁絶縁膜の
エッチバックまたはＣＭＰにより、隔壁絶縁膜１２はキ
ャパシタ基本型１９の間の空隙の上部を残して埋めるよ
うな形状となる。図５の状態に対して、第２上部電極層
を構成する導電層を形成する（図６）。
上部電極を覆うように隔壁絶縁膜を形成する。次いで、
この隔壁絶縁膜をエッチバックするか、またはＣＭＰ(C
hemical Mechanical Polishing)を行なうことにより、
第１上部電極を露出させる（図５）。この隔壁絶縁膜の
エッチバックまたはＣＭＰにより、隔壁絶縁膜１２はキ
ャパシタ基本型１９の間の空隙の上部を残して埋めるよ
うな形状となる。図５の状態に対して、第２上部電極層
を構成する導電層を形成する（図６）。
【００３８】上記の製造方法によれば、カバレッジの悪
い誘電体膜であっても、また結晶性の強い誘電体膜であ
っても、平坦な大面積の膜からキャパシタ基本型を画定
するので、コーナー部に被覆される誘電体膜などの箇所
を生じない。また、誘電体膜として、均一な厚みの平坦
な膜のみを備えるキャパシタを形成することができる。
このため、誘電体膜のカバレッジの良し悪しや結晶性の
大小によらず、誘電率の高い新素材を用いることができ
る。この結果、リークのおそれのないキャパシタを得る
ことができる。また、誘電体膜に誘電率の高い材料を用
いることにより、高容量のキャパシタを得ることができ
る。
い誘電体膜であっても、また結晶性の強い誘電体膜であ
っても、平坦な大面積の膜からキャパシタ基本型を画定
するので、コーナー部に被覆される誘電体膜などの箇所
を生じない。また、誘電体膜として、均一な厚みの平坦
な膜のみを備えるキャパシタを形成することができる。
このため、誘電体膜のカバレッジの良し悪しや結晶性の
大小によらず、誘電率の高い新素材を用いることができ
る。この結果、リークのおそれのないキャパシタを得る
ことができる。また、誘電体膜に誘電率の高い材料を用
いることにより、高容量のキャパシタを得ることができ
る。
【００３９】上記において、本発明の実施の形態につい
て説明を行なったが、上記に開示された本発明の実施の
形態は、あくまで例示であって、本発明の範囲はこれら
発明の実施の形態に限定されない。本発明の範囲は、特
許請求の範囲の記載によって示され、さらに特許請求の
範囲の記載と均等の意味および範囲内でのすべての変更
を含むものである。
て説明を行なったが、上記に開示された本発明の実施の
形態は、あくまで例示であって、本発明の範囲はこれら
発明の実施の形態に限定されない。本発明の範囲は、特
許請求の範囲の記載によって示され、さらに特許請求の
範囲の記載と均等の意味および範囲内でのすべての変更
を含むものである。
【００４０】
【発明の効果】本発明の半導体装置およびその製造方法
を用いることにより、カバレッジの悪い誘電体材料を用
いても、下部電極のコーナー部を被覆する誘電体膜の箇
所を生じない。さらに、大面積の平坦な誘電体層からキ
ャパシタ基本型の誘電体膜を画定するので、均一な膜厚
の誘電体膜を備えるキャパシタを形成することができ
る。このため、リークがなく容量の大きな微細サイズの
キャパシタを得ることができる。
を用いることにより、カバレッジの悪い誘電体材料を用
いても、下部電極のコーナー部を被覆する誘電体膜の箇
所を生じない。さらに、大面積の平坦な誘電体層からキ
ャパシタ基本型の誘電体膜を画定するので、均一な膜厚
の誘電体膜を備えるキャパシタを形成することができ
る。このため、リークがなく容量の大きな微細サイズの
キャパシタを得ることができる。
【図１】 本発明の実施の形態におけるキャパシタを備
えた半導体装置の模式図である。
えた半導体装置の模式図である。
【図２】 本発明の半導体装置のキャパシタ部分を製造
する際に、下部電極層の上に誘電体層を形成した段階の
断面図である。
する際に、下部電極層の上に誘電体層を形成した段階の
断面図である。
【図３】 図２の状態に対して、第１上部電極層を形成
した段階の断面図である。
した段階の断面図である。
【図４】 図３の状態に対してパターニング処理を行な
って、キャパシタ基本型を形成した段階の断面図であ
る。
って、キャパシタ基本型を形成した段階の断面図であ
る。
【図５】 図４の状態に対して隔壁絶縁膜を形成して、
その隔壁絶縁膜をエッチバックまたはＣＭＰ処理して、
第１電極を露出させた段階の断面図である。
その隔壁絶縁膜をエッチバックまたはＣＭＰ処理して、
第１電極を露出させた段階の断面図である。
【図６】 図５の状態に対して、第２電極層を形成した
段階の断面図である。
段階の断面図である。
【図７】 従来の半導体装置のキャパシタ部分を製造す
る際に、層間絶縁膜の上に下部電極層を形成した段階の
断面図である。
る際に、層間絶縁膜の上に下部電極層を形成した段階の
断面図である。
【図８】 図７の状態の下部電極層をエッチングして下
部電極を形成した段階の断面図である。
部電極を形成した段階の断面図である。
【図９】 図８の状態に対して、誘電体膜を形成してパ
ターニングした段階の断面図である。
ターニングした段階の断面図である。
【図１０】 図９の状態に対して上部電極層を形成した
段階の断面図である。
段階の断面図である。
【図１１】 従来のキャパシタを備えた半導体装置の模
式図である。
式図である。
１ 半導体基板、２ 層間絶縁膜、３ プラグ配線、４
下部電極層、４ａ下部電極、５ 誘電体層、５ａ 誘
電体膜（キャパシタの形状）、６ 第１上部電極層、６
ａ 第１上部電極、６ｂ 第２上部電極層、７ ビット
線、８ ビット線コンタクト、９ トランスファーゲー
ト、９ａ ゲート電極、９ｂ バリアメタル、１０ ゲ
ート絶縁膜、１２ 隔壁絶縁膜、１９ キャパシタ基本
型、２０ キャパシタ。
下部電極層、４ａ下部電極、５ 誘電体層、５ａ 誘
電体膜（キャパシタの形状）、６ 第１上部電極層、６
ａ 第１上部電極、６ｂ 第２上部電極層、７ ビット
線、８ ビット線コンタクト、９ トランスファーゲー
ト、９ａ ゲート電極、９ｂ バリアメタル、１０ ゲ
ート絶縁膜、１２ 隔壁絶縁膜、１９ キャパシタ基本
型、２０ キャパシタ。
Claims (10)
- 【請求項１】 それぞれの下部電極が半導体基板の不純
物領域に電気的に接続され、かつ上部電極が外部配線に
電気的に接続される、隣り合う第１および第２のキャパ
シタを備える半導体装置であって、 前記第１および第２のキャパシタはそれぞれ、 前記半導体基板の上に形成された絶縁層の上面および前
記絶縁層内を通るプラグ配線の上面に接する下部電極
と、 前記下部電極の上面に接するとともに、その下部電極の
周側壁面に連続する周側壁面を有する誘電体膜と、 前記誘電体膜の上面に接する第１の上部電極と、前記第
１の上部電極の上面に接する第２の上部電極とを備え、 前記半導体装置は、さらに、前記第１および第２のキャ
パシタの間において、前記絶縁層の上面に接し、前記下
部電極および前記誘電体膜の側壁を覆う隔壁絶縁膜とを
備え、 前記第２の上部電極が前記隔壁絶縁膜の上面に接する、
半導体装置。 - 【請求項２】 前記隔壁絶縁膜が、前記第１の上部電極
の側壁の下端から所定高さまでを覆う、請求項１に記載
の半導体装置。 - 【請求項３】 前記隔壁絶縁膜が、前記第１および第２
のキャパシタの間に開けられた間隙を埋める絶縁膜であ
る、請求項１または２に記載の半導体装置。 - 【請求項４】 前記第２の上部電極が、前記隔壁絶縁膜
によって分離された第１および第２のキャパシタにわた
って連続して設けられている、請求項１〜３のいずれか
に記載の半導体装置。 - 【請求項５】 前記第１の上部電極の幅が、上方ほど狭
くなるようにテーパがついている、請求項１〜４のいず
れかに記載の半導体装置。 - 【請求項６】 下部電極が半導体基板の不純物領域に電
気的に接続され、かつ上部電極が外部配線に電気的に接
続される、複数のキャパシタを備える半導体装置を製造
する方法であって、 前記半導体基板の上に形成された絶縁層およびその絶縁
層に設けられたプラグ配線の上面に接する下部電極層を
形成する工程と、 前記下部電極層の上に誘電体層を形成する工程と、 前記誘電体層の上に第１の上部電極層を形成する工程
と、 前記下部電極層、前記誘電体層および前記第１の上部電
極層をパターニングして、下部電極、誘電体膜、および
第１の上部電極からなる複数のキャパシタ基本型を形成
する工程と、 前記複数のキャパシタ基本型の間隙および前記第１の上
部電極を覆う絶縁層を形成する工程と、 前記絶縁層の上層部を除去して、前記複数のキャパシタ
基本型を隔てる隔壁絶縁膜を形成するとともに、前記第
１の上部電極を露出させる工程とを備える、半導体装置
の製造方法。 - 【請求項７】 前記第１の上部電極を露出させる工程の
後に、前記第１の上部電極に接して位置する第２の上部
電極層を形成する工程を備える、請求項６に記載の半導
体装置の製造方法。 - 【請求項８】 前記下部電極層を形成する工程の後、前
記誘電体層を形成する工程の前に、前記下部電極層を平
坦化する工程を備える、請求項６または７に記載の半導
体装置の製造方法。 - 【請求項９】 前記下部電極層を形成する工程の前に、
その下部電極層が形成される前記絶縁層を平坦化する工
程を備える、請求項６〜８のいずれかに記載の半導体装
置の製造方法。 - 【請求項１０】 前記キャパシタ基本型を形成するパタ
ーニング工程において、前記第１の上部電極の幅が、上
方ほど狭くなるテーパがついた形状となるようにパター
ニングする、請求項６〜９のいずれかに記載の半導体装
置の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP2001192969A JP2003007855A (ja) | 2001-06-26 | 2001-06-26 | 半導体装置およびその製造方法 |
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| KR1020020022691A KR20030001238A (ko) | 2001-06-26 | 2002-04-25 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001192969A JP2003007855A (ja) | 2001-06-26 | 2001-06-26 | 半導体装置およびその製造方法 |
Publications (1)
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|---|---|
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Family
ID=19031343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001192969A Withdrawn JP2003007855A (ja) | 2001-06-26 | 2001-06-26 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP2003007855A (ja) |
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| US5629240A (en) * | 1994-12-09 | 1997-05-13 | Sun Microsystems, Inc. | Method for direct attachment of an on-chip bypass capacitor in an integrated circuit |
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| KR100230422B1 (ko) * | 1997-04-25 | 1999-11-15 | 윤종용 | 반도체장치의 커패시터 제조방법 |
| US6278152B1 (en) * | 1997-06-27 | 2001-08-21 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP3226166B2 (ja) | 1998-02-06 | 2001-11-05 | ソニー株式会社 | 強誘電体キャパシタおよびその製造方法並びに強誘電体メモリ |
| JP2000340767A (ja) | 1999-05-31 | 2000-12-08 | Sharp Corp | 半導体メモリ素子の製造方法 |
| US6563161B2 (en) * | 2001-03-22 | 2003-05-13 | Winbond Electronics Corporation | Memory-storage node and the method of fabricating the same |
-
2001
- 2001-06-26 JP JP2001192969A patent/JP2003007855A/ja not_active Withdrawn
-
2002
- 2002-04-15 US US10/121,602 patent/US6552379B2/en not_active Expired - Fee Related
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- 2002-04-25 KR KR1020020022691A patent/KR20030001238A/ko active IP Right Grant
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