JP2799028B2 - キャパシタ―を備えた半導体装置 - Google Patents
キャパシタ―を備えた半導体装置Info
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- JP2799028B2 JP2799028B2 JP2027795A JP2779590A JP2799028B2 JP 2799028 B2 JP2799028 B2 JP 2799028B2 JP 2027795 A JP2027795 A JP 2027795A JP 2779590 A JP2779590 A JP 2779590A JP 2799028 B2 JP2799028 B2 JP 2799028B2
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- capacitor
- lower electrode
- layer
- upper electrode
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、多層配線構造を備えた半導体素子に係わり
特に、配線層を電極としたキャパシター構造に使用する
ものである。
特に、配線層を電極としたキャパシター構造に使用する
ものである。
（従来の技術） 多層配線を備えた素子として、２層配線工程により形
成したキャパシター（Capacitor）を従来例として説明
する。即ち、所定の導電型を示す半導体基板には、酸化
珪素例えば二酸化珪素から成る熱酸化膜を形成後、フォ
トリソグラフィ（Photo Lithography）技術などを利用
して所定量及び所定の種類の不純物を導入して能動素
子、受動素子及び抵抗などの回路素子からなる群から選
定した一種または複数種を造込む。これらの回路素子に
は、導電性金属層を積層して電気的な接続を行うが、半
導体基板にモノリシック（Monolythic）に造込まれた回
路素子の集積度に対応する電気的な接続には、いわゆる
多層配線構造も採用されている。
成したキャパシター（Capacitor）を従来例として説明
する。即ち、所定の導電型を示す半導体基板には、酸化
珪素例えば二酸化珪素から成る熱酸化膜を形成後、フォ
トリソグラフィ（Photo Lithography）技術などを利用
して所定量及び所定の種類の不純物を導入して能動素
子、受動素子及び抵抗などの回路素子からなる群から選
定した一種または複数種を造込む。これらの回路素子に
は、導電性金属層を積層して電気的な接続を行うが、半
導体基板にモノリシック（Monolythic）に造込まれた回
路素子の集積度に対応する電気的な接続には、いわゆる
多層配線構造も採用されている。
ところで、キャパシタを備えた配線層の形成に当たっ
ては、第１図ｂに示すように熱酸化膜11を形成した半導
体基板（図示せず）に、通常のスパッタ（Sputter）
法、フォトリソグラフィ法及びRIE（Reactive Ion Etch
ing）法などを利用して例えばAl−Siからなる厚さ1.0μ
ｍの第１配線層12を設置する。第１配線層12は、厚さ約
1.0μｍのプラズマ（Plazma以後Ｐと略記する）酸化珪
素例えば二酸化珪素層などの誘電体層13を通常のＰ−CV
D（Chemical Vapour Deposition）法により第１配線12
の所定の位置に重ねて形成する。更に、誘電体層13に
は、第１配線層12と同様な手法により例えばAl−Siから
なる厚さ1.0μｍの第２配線層14を積層して形成してキ
ャパシターを完成する。このキャパシターでは、第１配
線層12が下部電極、第２配線層14が上部電極として機能
する。この上面図を第１図ａに、これをａ−ａ線で切断
した断面図を第１図ｂに示しており、前者に明らかなよ
うに上部電極14には、取出部15を設置して他の接続部と
の接続に備えているが、下部電極12にも当然取出部16を
設置する。
ては、第１図ｂに示すように熱酸化膜11を形成した半導
体基板（図示せず）に、通常のスパッタ（Sputter）
法、フォトリソグラフィ法及びRIE（Reactive Ion Etch
ing）法などを利用して例えばAl−Siからなる厚さ1.0μ
ｍの第１配線層12を設置する。第１配線層12は、厚さ約
1.0μｍのプラズマ（Plazma以後Ｐと略記する）酸化珪
素例えば二酸化珪素層などの誘電体層13を通常のＰ−CV
D（Chemical Vapour Deposition）法により第１配線12
の所定の位置に重ねて形成する。更に、誘電体層13に
は、第１配線層12と同様な手法により例えばAl−Siから
なる厚さ1.0μｍの第２配線層14を積層して形成してキ
ャパシターを完成する。このキャパシターでは、第１配
線層12が下部電極、第２配線層14が上部電極として機能
する。この上面図を第１図ａに、これをａ−ａ線で切断
した断面図を第１図ｂに示しており、前者に明らかなよ
うに上部電極14には、取出部15を設置して他の接続部と
の接続に備えているが、下部電極12にも当然取出部16を
設置する。
しかし、上部電極14の取出部15以外のパターンエッジ
（Pattern Edge）全周は、配線層の取出しなどを考慮し
て取出部16を除外した下部電極12のパターンエッジより
最低２μｍ大きく（マスクMask上）形成している。しか
し、この両電極12,14の積層状態については、第２図ａ
〜ｆに明らかにしたような場合がある。図では、面積が
大きい上部電極14を実線で、下部電極12を点線で示して
おり、いずれも下部電極12のパターンエッジに写る上部
電極14のパターンエッジの投影像の一部または全部がず
れた状態になっている。特に、第２図ｄは、極端な例で
ありまた、第２図ｅのような大面積部イと小面積部ロに
より上部電極14を構成し、その小面積部ロから取出部15
を形成した場合、この小面積部ロが下部電極12のパター
ンエッジからはみだした状態となる時もある。更に、第
２図ｃにあっては、上部電極14より小面積に形成される
筈の下部電極12が完全にはみだした状態になる時もあ
る。
（Pattern Edge）全周は、配線層の取出しなどを考慮し
て取出部16を除外した下部電極12のパターンエッジより
最低２μｍ大きく（マスクMask上）形成している。しか
し、この両電極12,14の積層状態については、第２図ａ
〜ｆに明らかにしたような場合がある。図では、面積が
大きい上部電極14を実線で、下部電極12を点線で示して
おり、いずれも下部電極12のパターンエッジに写る上部
電極14のパターンエッジの投影像の一部または全部がず
れた状態になっている。特に、第２図ｄは、極端な例で
ありまた、第２図ｅのような大面積部イと小面積部ロに
より上部電極14を構成し、その小面積部ロから取出部15
を形成した場合、この小面積部ロが下部電極12のパター
ンエッジからはみだした状態となる時もある。更に、第
２図ｃにあっては、上部電極14より小面積に形成される
筈の下部電極12が完全にはみだした状態になる時もあ
る。
（発明が解決しようとする課題） 最近のように高密度化を目指す半導体素子に採用する
多層配線構造では、これを利用してキャパシターを形成
する手法が一般に使用されているが、上記のように上部
電極のほぼ全周のパターンエッジは、下部電極より大き
く形成されるので、側部を覆う誘電体層Ａ（第１図ｂ参
照）も層間絶縁膜として利用している。
多層配線構造では、これを利用してキャパシターを形成
する手法が一般に使用されているが、上記のように上部
電極のほぼ全周のパターンエッジは、下部電極より大き
く形成されるので、側部を覆う誘電体層Ａ（第１図ｂ参
照）も層間絶縁膜として利用している。
しかし、下部電極を構成する第１配線層12に形成され
る層間絶縁膜は、一般に第１配線層12の側部を覆う誘電
体層Ａの膜質が他のそれより多少劣るのが避けられな
い。この部分は、一般に大きなリークパス（Leak Pat
h）として知られており、段差の程度に応じてリーク値
も大きく変化する。例えば、平坦な場所に形成したＰ−
酸化珪素例えば二酸化珪素層自体のリーク量は、２〜3p
A/mm2（0.5MV/cm印加）であるのに対して、１μｍ段差
側部のＰ−二酸化珪素層では、56〜1000pA/mm2（同じ0.
5MV/cm印加）が得られ、リーク値とバラツキも極めて大
きい。このようなキャパシターリークにより（イ）設置
容量値に対する均一性が±42％と悪く、LSI（Large Sca
le Integrate Circuit）の高精度化及び高速化を阻害し
ており、（ロ）キャパシター不良に起因する歩留り低下
が発生していた。
る層間絶縁膜は、一般に第１配線層12の側部を覆う誘電
体層Ａの膜質が他のそれより多少劣るのが避けられな
い。この部分は、一般に大きなリークパス（Leak Pat
h）として知られており、段差の程度に応じてリーク値
も大きく変化する。例えば、平坦な場所に形成したＰ−
酸化珪素例えば二酸化珪素層自体のリーク量は、２〜3p
A/mm2（0.5MV/cm印加）であるのに対して、１μｍ段差
側部のＰ−二酸化珪素層では、56〜1000pA/mm2（同じ0.
5MV/cm印加）が得られ、リーク値とバラツキも極めて大
きい。このようなキャパシターリークにより（イ）設置
容量値に対する均一性が±42％と悪く、LSI（Large Sca
le Integrate Circuit）の高精度化及び高速化を阻害し
ており、（ロ）キャパシター不良に起因する歩留り低下
が発生していた。
本発明は、このような事情により成されたもので特
に、リークの基になる段差側部の層間絶縁層部分を誘電
体に含まない構造とすることにより、キャパシターリー
クを著しく低減し、容量値の均一性が高く、高精度なキ
ャパシターを高歩留りで形成することを目的とする。
に、リークの基になる段差側部の層間絶縁層部分を誘電
体に含まない構造とすることにより、キャパシターリー
クを著しく低減し、容量値の均一性が高く、高精度なキ
ャパシターを高歩留りで形成することを目的とする。
（課題を解決するための手段） 本発明に係るキャパシターを備えた半導体装置は、半
導体基板上に設けられた絶縁層と，前記絶縁層上に設け
られた下部電極と，前記下部電極に連続して形成された
取出部と，前記下部電極を覆うプラズマCVD層と，前記
プラズマCVD層を介して前記下部電極に対向すると共
に，前記下部電極のパターンエッジよりも１μｍ以上内
側に寄ったパターンエッジを備えた上部電極と，前記上
部電極に連続して形成された取出部とに特徴がある。
導体基板上に設けられた絶縁層と，前記絶縁層上に設け
られた下部電極と，前記下部電極に連続して形成された
取出部と，前記下部電極を覆うプラズマCVD層と，前記
プラズマCVD層を介して前記下部電極に対向すると共
に，前記下部電極のパターンエッジよりも１μｍ以上内
側に寄ったパターンエッジを備えた上部電極と，前記上
部電極に連続して形成された取出部とに特徴がある。
（作用） このように、本発明に係わるキャパシターを備える半
導体装置では、取出部を除いた上部電極パターンの面積
を下部電極パターンの面積より小さくすることによって
キャパシターのリークが著しく減少するとの知見を基に
完成したものであり、大小の程度としてほぼ1.0μｍ小
さくすれば十分にリークを大幅に減少することができ
る。
導体装置では、取出部を除いた上部電極パターンの面積
を下部電極パターンの面積より小さくすることによって
キャパシターのリークが著しく減少するとの知見を基に
完成したものであり、大小の程度としてほぼ1.0μｍ小
さくすれば十分にリークを大幅に減少することができ
る。
（実施例） 本発明の実施例を第３図ａ、ｂ乃至第６図を参照して
説明する。即ち、能動素子、受動素子及び抵抗などの回
路素子からなる群から選定した一種または複数種を造込
んだ例えばシリコン半導体基板表面には、通常の熱酸化
法により熱酸化膜20を形成後、通常のスパッタ法により
厚さが約1.0μｍのAl−Siを堆積してから、リソグラフ
ィ及びRIE技術を利用して所定のパターンに成型してキ
ャパシター下部電極21を含む第１配線層を形成する。そ
の後Ｐ−CVD法及びレジストエッチバック法により厚さ
が1.0μｍ程度のＰ−酸化珪素からなる層間絶縁層（誘
電体層）22を下部電極21を含む第１配線層に重ねて堆積
する。
説明する。即ち、能動素子、受動素子及び抵抗などの回
路素子からなる群から選定した一種または複数種を造込
んだ例えばシリコン半導体基板表面には、通常の熱酸化
法により熱酸化膜20を形成後、通常のスパッタ法により
厚さが約1.0μｍのAl−Siを堆積してから、リソグラフ
ィ及びRIE技術を利用して所定のパターンに成型してキ
ャパシター下部電極21を含む第１配線層を形成する。そ
の後Ｐ−CVD法及びレジストエッチバック法により厚さ
が1.0μｍ程度のＰ−酸化珪素からなる層間絶縁層（誘
電体層）22を下部電極21を含む第１配線層に重ねて堆積
する。
この層間絶縁膜22には、所定の寸法でスルーホール
（Through Hole図示せず）を設けてから、第１配線層と
同様な方法により所定パターンの上部電極23を含む第２
配線層を形成して、２層の配線構造を利用したキャパシ
ターを完成する。このキャパシターの上面図が第３図ａ
に、ｂ−ｂ線により切断した断面図を第３図ｂに示し
た。
（Through Hole図示せず）を設けてから、第１配線層と
同様な方法により所定パターンの上部電極23を含む第２
配線層を形成して、２層の配線構造を利用したキャパシ
ターを完成する。このキャパシターの上面図が第３図ａ
に、ｂ−ｂ線により切断した断面図を第３図ｂに示し
た。
この図に明らかなように、両電極21,23には、電流附
勢用もしくは電圧印加用のパス（Path）となる取出部2
4,25を設置するのは、従来技術と同様である。
勢用もしくは電圧印加用のパス（Path）となる取出部2
4,25を設置するのは、従来技術と同様である。
一方この実施例では、取出部24以外の下部電極21のパ
ターンエッジ内に、取出部25を除いた上部電極23のパタ
ーンエッジ投影像が投射されるように配慮している。即
ち、マスクを設計する際には、取出部25以外の上部電極
23のパターンエッジを、取出部24を除いた下部電極21の
パターンエッジより小さくして、側面に堆積する多少劣
る膜質を除外したキャパシター構造を形成する。
ターンエッジ内に、取出部25を除いた上部電極23のパタ
ーンエッジ投影像が投射されるように配慮している。即
ち、マスクを設計する際には、取出部25以外の上部電極
23のパターンエッジを、取出部24を除いた下部電極21の
パターンエッジより小さくして、側面に堆積する多少劣
る膜質を除外したキャパシター構造を形成する。
具体的には、1.2μｍ小さくしているが、実質的に
は、ほぼ1.0μｍ以上離れていれば良い。本実施例で
は、キャパシター用の誘電体に層間絶縁膜としてＰ−酸
化珪素を利用しているが、他の誘電体または単体でなく
複数種の誘電体を利用しても良く、その厚さも変更可能
である。
は、ほぼ1.0μｍ以上離れていれば良い。本実施例で
は、キャパシター用の誘電体に層間絶縁膜としてＰ−酸
化珪素を利用しているが、他の誘電体または単体でなく
複数種の誘電体を利用しても良く、その厚さも変更可能
である。
第４図ａ〜ｃには、キャパシターを構成する上部電極
23及び下部電極21の対応状況を上面図として示したが、
上部電極23を点線で下部電極21を実線によって示してお
りいずれも上記の大小関係が明らかにされている。ま
た、ｂ、ｃにあるように、両者の位置関係は、判然とし
た相似形でなくても差支えなく、取出部24以外の下部電
極21のパターンエッジ内に取出部25以外の上部電極23の
パターンエッジの投影像が投射されれば良い。上部電極
23及び下部電極21用材料即ち配線層としては、多結晶珪
素ならびにタングステンが利用可能であり、誘電体とし
ては、Ｐ−窒化珪素以外の絶縁材も適用できる。このよ
うなキャパシターは、バイポーラ（Bipolar）素子に限
らず各種の機種に利用されるので、上部電極22にパッシ
ベイション（Passivation）層などを積層する場合もあ
る。
23及び下部電極21の対応状況を上面図として示したが、
上部電極23を点線で下部電極21を実線によって示してお
りいずれも上記の大小関係が明らかにされている。ま
た、ｂ、ｃにあるように、両者の位置関係は、判然とし
た相似形でなくても差支えなく、取出部24以外の下部電
極21のパターンエッジ内に取出部25以外の上部電極23の
パターンエッジの投影像が投射されれば良い。上部電極
23及び下部電極21用材料即ち配線層としては、多結晶珪
素ならびにタングステンが利用可能であり、誘電体とし
ては、Ｐ−窒化珪素以外の絶縁材も適用できる。このよ
うなキャパシターは、バイポーラ（Bipolar）素子に限
らず各種の機種に利用されるので、上部電極22にパッシ
ベイション（Passivation）層などを積層する場合もあ
る。
多層配線内にキャパシターを設置する半導体装置にお
いて、キャパシター用上部電極面積が下部電極のそれよ
り小さくしかも、取出部以外の上部電極パターンエッジ
の投影像が下部電極のパターンエッジ内に投射されるよ
うに形成して、電気的なリークの原因となる下部電極側
面に形成される膜質の劣る絶縁物層を利用しないキャパ
シターを完成しており、精度及び均一性を著しく向上し
た半導体装置が得られる。
いて、キャパシター用上部電極面積が下部電極のそれよ
り小さくしかも、取出部以外の上部電極パターンエッジ
の投影像が下部電極のパターンエッジ内に投射されるよ
うに形成して、電気的なリークの原因となる下部電極側
面に形成される膜質の劣る絶縁物層を利用しないキャパ
シターを完成しており、精度及び均一性を著しく向上し
た半導体装置が得られる。
即ち、第５図及び第６図に示すような効果が得られる
がまとめると、（イ）キャパシターのリークの大幅低減
によりキャパシター容量の高精度化と均一性が従来の±
42％から±５％以下に実現されるので、LSIの高速化に
も対応できる。（ロ）キャパシターリークに起因する不
良がなくなり、歩留りが６％〜15％向上する。（ハ）本
発明を実現するのにパターン設計だけですむのは、プロ
セス（Process）的には従来のままで良いのでコスト的
な変更がなく、歩留りが向上分だけ製品単価を低減する
ことができる。（ニ）キャパシター部の絶縁耐圧が従来
平均425Vだったものが平均637Vと著しく向上した。な
お、第５図にキャパシターリーク量を従来との比較図
を、第６図に上部電極パターンエッジの位置とキャパシ
ターリーク量の関係を示した。
がまとめると、（イ）キャパシターのリークの大幅低減
によりキャパシター容量の高精度化と均一性が従来の±
42％から±５％以下に実現されるので、LSIの高速化に
も対応できる。（ロ）キャパシターリークに起因する不
良がなくなり、歩留りが６％〜15％向上する。（ハ）本
発明を実現するのにパターン設計だけですむのは、プロ
セス（Process）的には従来のままで良いのでコスト的
な変更がなく、歩留りが向上分だけ製品単価を低減する
ことができる。（ニ）キャパシター部の絶縁耐圧が従来
平均425Vだったものが平均637Vと著しく向上した。な
お、第５図にキャパシターリーク量を従来との比較図
を、第６図に上部電極パターンエッジの位置とキャパシ
ターリーク量の関係を示した。
第１図ａは、配線層を利用する従来のキャパシターの上
面図、第１図ｂは、第１図ａをａ−ａ線で切断した断面
図、第２図ａ〜ｆは、従来の各種キャパシターの上面
図、第３図ａは、本発明に係わるキャパシターの上面
図、第３図ｂは、第３図ａをｂ−ｂ線で切断した断面
図、第４図ａ〜ｃは、本発明に係わる各種キャパシター
の上面図、第５図及び第６図は、本発明に係わるキャパ
シターの特性を示す図である。 11,20……熱酸化膜 12,21……第１配線層（下部電極）、 13,22……誘電体層（層間絶縁膜）、 14,23……第２配線層（上部電極）、 15,16,24,25……取出部。
面図、第１図ｂは、第１図ａをａ−ａ線で切断した断面
図、第２図ａ〜ｆは、従来の各種キャパシターの上面
図、第３図ａは、本発明に係わるキャパシターの上面
図、第３図ｂは、第３図ａをｂ−ｂ線で切断した断面
図、第４図ａ〜ｃは、本発明に係わる各種キャパシター
の上面図、第５図及び第６図は、本発明に係わるキャパ
シターの特性を示す図である。 11,20……熱酸化膜 12,21……第１配線層（下部電極）、 13,22……誘電体層（層間絶縁膜）、 14,23……第２配線層（上部電極）、 15,16,24,25……取出部。
Claims (1)
- 【請求項１】半導体基板上に設けられた絶縁層と，前記
絶縁層上に設けられた下部電極と，前記下部電極に連続
して形成された取出部と，前記下部電極を覆うプラズマ
CVD層と，前記プラズマCVD層を介して前記下部電極に対
向すると共に，前記下部電極のパターンエッジよりも１
μｍ以上内側に寄ったパターンエッジを備えた上部電極
と，前記上部電極に連続して形成された取出部とを備え
たことを特徴とするキャパシターを備えた半導体装置
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027795A JP2799028B2 (ja) | 1990-02-07 | 1990-02-07 | キャパシタ―を備えた半導体装置 |
| KR1019910001945A KR940004447B1 (ko) | 1990-02-07 | 1991-02-05 | 캐패시터를 구비한 반도체장치 |
| EP91101683A EP0441374A1 (en) | 1990-02-07 | 1991-02-07 | Semiconductor device provided with capacitors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027795A JP2799028B2 (ja) | 1990-02-07 | 1990-02-07 | キャパシタ―を備えた半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03231453A JPH03231453A (ja) | 1991-10-15 |
| JP2799028B2 true JP2799028B2 (ja) | 1998-09-17 |
Family
ID=12230912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2027795A Expired - Fee Related JP2799028B2 (ja) | 1990-02-07 | 1990-02-07 | キャパシタ―を備えた半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0441374A1 (ja) |
| JP (1) | JP2799028B2 (ja) |
| KR (1) | KR940004447B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0715345A1 (en) * | 1994-11-30 | 1996-06-05 | AT&T Corp. | Integrated circuit capacitor fabrication |
| JP3076507B2 (ja) * | 1995-06-13 | 2000-08-14 | 松下電子工業株式会社 | 半導体装置、半導体集積回路装置及びその製造方法 |
| JP2003007855A (ja) * | 2001-06-26 | 2003-01-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP5154744B2 (ja) * | 2005-07-14 | 2013-02-27 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP4618206B2 (ja) * | 2006-07-18 | 2011-01-26 | Ｔｄｋ株式会社 | Ｌｃフィルタ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60144960A (ja) * | 1984-01-09 | 1985-07-31 | Nec Corp | 半導体集積回路装置 |
| JPS60211866A (ja) * | 1984-04-05 | 1985-10-24 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS61174744A (ja) * | 1985-01-30 | 1986-08-06 | Nec Corp | 集積回路装置およびその製造方法 |
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