JPH0595082A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0595082A JPH0595082A JP25339791A JP25339791A JPH0595082A JP H0595082 A JPH0595082 A JP H0595082A JP 25339791 A JP25339791 A JP 25339791A JP 25339791 A JP25339791 A JP 25339791A JP H0595082 A JPH0595082 A JP H0595082A
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- Japan
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- film
- electrode
- capacitive element
- semiconductor device
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Abstract
(57)【要約】
【目的】 電圧依存性がなく、高精度フィルタ回路等に
組み込める容量素子を有する半導体装置を提供する。 【構成】 半導体基板１上に形成された金属シリサイド
下部電極４と、その下部電極４上の所定部を含む領域に
形成された絶縁膜６と、その絶縁膜６上の所定部を含む
領域に形成された金属配線材の上部電極８とからなる容
量素子を少なくとも有する構成よりなる。この構成によ
り上下電極が金属導電性をもつ材料からできているの
で、電極の容量絶縁膜側表面近傍の空乏層形成がなく、
容量値の電圧依存性がなくなる。
組み込める容量素子を有する半導体装置を提供する。 【構成】 半導体基板１上に形成された金属シリサイド
下部電極４と、その下部電極４上の所定部を含む領域に
形成された絶縁膜６と、その絶縁膜６上の所定部を含む
領域に形成された金属配線材の上部電極８とからなる容
量素子を少なくとも有する構成よりなる。この構成によ
り上下電極が金属導電性をもつ材料からできているの
で、電極の容量絶縁膜側表面近傍の空乏層形成がなく、
容量値の電圧依存性がなくなる。
Description
【０００１】
【産業上の利用分野】本発明は、電圧依存性がない容量
素子を搭載した半導体装置に関する。
素子を搭載した半導体装置に関する。
【０００２】
【従来の技術】近年、ビデオ信号処理用ＬＳＩや高精度
のＡ／Ｄコンバータ等のアナログまたはアナログ・ディ
ジタルＬＳＩに内蔵するフィルタ回路や積分回路の精度
を向上するために、高精度で電圧依存性のない容量素子
が望まれている。
のＡ／Ｄコンバータ等のアナログまたはアナログ・ディ
ジタルＬＳＩに内蔵するフィルタ回路や積分回路の精度
を向上するために、高精度で電圧依存性のない容量素子
が望まれている。
【０００３】従来、このような容量素子としては、下部
電極に拡散層またはポリシリコンを、上部電極にポリシ
リコンまたはアルミニウム配線を用いたものが使用され
てきた。
電極に拡散層またはポリシリコンを、上部電極にポリシ
リコンまたはアルミニウム配線を用いたものが使用され
てきた。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置に搭載した容量素子においては、下
部電極に拡散層またはポリシリコンという半導体材料を
用いているために、上下電極間に印加された電圧関係に
よって、下部電極の拡散層またはポリシリコンの容量絶
縁膜側表面近傍に空乏層が形成される。このため従来の
容量素子では容量値が電圧依存性を持つ。このような容
量値が電圧依存性を持つ容量素子をフィルタ回路や積分
回路等のアナログ信号を処理する回路に用いると、回路
特性が非線形となり出力信号に歪が発生したり、精度が
低下したりするという問題がある。
た従来の半導体装置に搭載した容量素子においては、下
部電極に拡散層またはポリシリコンという半導体材料を
用いているために、上下電極間に印加された電圧関係に
よって、下部電極の拡散層またはポリシリコンの容量絶
縁膜側表面近傍に空乏層が形成される。このため従来の
容量素子では容量値が電圧依存性を持つ。このような容
量値が電圧依存性を持つ容量素子をフィルタ回路や積分
回路等のアナログ信号を処理する回路に用いると、回路
特性が非線形となり出力信号に歪が発生したり、精度が
低下したりするという問題がある。
【０００５】本発明は上記課題を解決し、電圧依存性が
なく、高精度フィルタ回路等に組み込める容量素子を有
する半導体装置を提供することを目的としている。
なく、高精度フィルタ回路等に組み込める容量素子を有
する半導体装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明の第１の発明の半導体装置は、半導体基板上
に、金属シリサイド上部電極と、その下部電極上の所定
部を含む領域に形成された絶縁膜と、その絶縁膜上の所
定部を含む領域に形成された金属配線材の上部電極とを
有する容量素子を少なくとも有する構成による。
に本発明の第１の発明の半導体装置は、半導体基板上
に、金属シリサイド上部電極と、その下部電極上の所定
部を含む領域に形成された絶縁膜と、その絶縁膜上の所
定部を含む領域に形成された金属配線材の上部電極とを
有する容量素子を少なくとも有する構成による。
【０００７】また第２の発明の半導体装置では、半導体
基板上に形成された第１の多層配線用金属層を下層電極
とし、その下層電極上に形成された絶縁膜と、その絶縁
膜上の所定部に形成された第２の多層配線用金属層を上
層電極とした容量素子に少なくとも有する構成による。
基板上に形成された第１の多層配線用金属層を下層電極
とし、その下層電極上に形成された絶縁膜と、その絶縁
膜上の所定部に形成された第２の多層配線用金属層を上
層電極とした容量素子に少なくとも有する構成による。
【０００８】
【作用】上記第１の構成により下部電極に金属シリサイ
ド、上部電極に金属配線材と、上下電極とも金属導電性
をもつ材料を用いているために、電極の容量絶縁膜側表
面近傍の空乏層の形成がなく、容量値は電圧依存性を持
たない。さらに第２の構成で、多層配線用金属層を上下
電極に用いているので、半導体装置の構造が簡単にな
る。
ド、上部電極に金属配線材と、上下電極とも金属導電性
をもつ材料を用いているために、電極の容量絶縁膜側表
面近傍の空乏層の形成がなく、容量値は電圧依存性を持
たない。さらに第２の構成で、多層配線用金属層を上下
電極に用いているので、半導体装置の構造が簡単にな
る。
【０００９】
【実施例】以下本発明の第１の発明の実施例について図
面を参照しながら説明する。
面を参照しながら説明する。
【００１０】図１（ａ）〜（ｃ）はその発明の実施例を
示す工程断面図である。図１（ｃ）を参照するに、その
発明の実施例は、容量素子が、金属シリサイド下部電極
（金属シリサイド膜４）と、金属配線材（アルミニウム
膜８）の上部電極を有してなるものである。
示す工程断面図である。図１（ｃ）を参照するに、その
発明の実施例は、容量素子が、金属シリサイド下部電極
（金属シリサイド膜４）と、金属配線材（アルミニウム
膜８）の上部電極を有してなるものである。
【００１１】次に図１（ａ）〜（ｃ）を参照しながら製
造工程を説明する。まず、図１（ａ）に示すようにシリ
コン基板１を熱酸化し、膜厚５００ｎｍ程度のシリコン
酸化膜２を形成する。次に、減圧ＣＶＤ法により膜厚２
００ｎｍ程度のポリシリコン膜３を形成する。さらに、
減圧ＣＶＤ法またはスパッタ法によって膜厚２００ｎｍ
程度のタングステンシリサイド等の金属シリサイド膜４
を形成する。次に、フォトリソグラフィによるレジスト
をマスクとして、ドライエッチングによってポリシリコ
ン膜３と金属シリサイド膜４をパターニングし、容量素
子の下部電極を形成する。
造工程を説明する。まず、図１（ａ）に示すようにシリ
コン基板１を熱酸化し、膜厚５００ｎｍ程度のシリコン
酸化膜２を形成する。次に、減圧ＣＶＤ法により膜厚２
００ｎｍ程度のポリシリコン膜３を形成する。さらに、
減圧ＣＶＤ法またはスパッタ法によって膜厚２００ｎｍ
程度のタングステンシリサイド等の金属シリサイド膜４
を形成する。次に、フォトリソグラフィによるレジスト
をマスクとして、ドライエッチングによってポリシリコ
ン膜３と金属シリサイド膜４をパターニングし、容量素
子の下部電極を形成する。
【００１２】次に、図１（ｂ）に示すように常圧ＣＶＤ
法によって膜厚１μｍ程度でボロン濃度１重量％程度、
リン濃度７重量％程度のＢＰＳＧ膜５を形成し、９００
℃１時間程度のリフロー処理をした後、フォトリソグラ
フィによるレジストをマスクとして容量素子の対向電極
面に対応する領域のＢＰＳＧ膜５をドライエッチングに
よって開孔する。その後、減圧ＣＶＤ法により膜厚５０
ｎｍ程度のシリコン窒化膜６を形成し、容量絶縁膜とす
る。
法によって膜厚１μｍ程度でボロン濃度１重量％程度、
リン濃度７重量％程度のＢＰＳＧ膜５を形成し、９００
℃１時間程度のリフロー処理をした後、フォトリソグラ
フィによるレジストをマスクとして容量素子の対向電極
面に対応する領域のＢＰＳＧ膜５をドライエッチングに
よって開孔する。その後、減圧ＣＶＤ法により膜厚５０
ｎｍ程度のシリコン窒化膜６を形成し、容量絶縁膜とす
る。
【００１３】次に図１（ｃ）に示すように、フォトリソ
グラフィによるレジストをマスクとして、ドライエッチ
ングによって、容量下部電極と配線とのコンタクト領域
７のＢＰＳＧ膜５を開孔し、スパッタ法によって膜厚１
μｍ程度のアルミニウム膜８を形成し、フォトリソグラ
フィによるレジストをマスクとしてドライエッチングに
よってアルミニウム膜８をパターニングし配線を形成す
る。
グラフィによるレジストをマスクとして、ドライエッチ
ングによって、容量下部電極と配線とのコンタクト領域
７のＢＰＳＧ膜５を開孔し、スパッタ法によって膜厚１
μｍ程度のアルミニウム膜８を形成し、フォトリソグラ
フィによるレジストをマスクとしてドライエッチングに
よってアルミニウム膜８をパターニングし配線を形成す
る。
【００１４】このようにこの発明によれば、容量素子の
下部電極を金属シリサイド膜４、上部電極をアルミニウ
ム膜８と、上下電極とも金属導電性材料で構成すること
ができ、電極の絶縁膜側表面近傍の空乏層の形成がな
く、容量値が電圧依存性を持たない容量素子を形成する
ことができる。
下部電極を金属シリサイド膜４、上部電極をアルミニウ
ム膜８と、上下電極とも金属導電性材料で構成すること
ができ、電極の絶縁膜側表面近傍の空乏層の形成がな
く、容量値が電圧依存性を持たない容量素子を形成する
ことができる。
【００１５】次に、第２の発明の実施例について図面を
参照しながら説明する。図２（ａ）〜（ｃ）はこの発明
の実施例を示す工程断面図である。
参照しながら説明する。図２（ａ）〜（ｃ）はこの発明
の実施例を示す工程断面図である。
【００１６】図２（ｃ）を参照するに、この発明の実施
例は、容量素子が、多層配線を構成する金属層のうち異
なる２層の金属配線材の上下電極（窒化チタン膜１２、
第２のアルミニウム膜１６）と、スパッタ法で堆積した
絶縁膜（シリコン窒化膜１４）を有してなるものであ
る。
例は、容量素子が、多層配線を構成する金属層のうち異
なる２層の金属配線材の上下電極（窒化チタン膜１２、
第２のアルミニウム膜１６）と、スパッタ法で堆積した
絶縁膜（シリコン窒化膜１４）を有してなるものであ
る。
【００１７】次に図２（ａ）〜（ｃ）を参照しながら製
造工程を説明する。まず、図２（ａ）に示すように、シ
リコン基板９を熱酸化し、膜厚５００ｎｍ程度のシリコ
ン酸化膜１０を形成した後、スパッタ法によって膜厚１
μｍ程度の第１のアルミニウム膜１１を形成し、さら
に、スパッタ法によって膜厚０．１μｍ程度の窒化チタ
ン膜１２を形成する。フォトリソグラフィによるレジス
トをマスクとして窒化チタン膜１２と第１のアルミニウ
ム膜１１をドライエッチングによってパターニングし第
１層配線および容量下部電極を形成する。
造工程を説明する。まず、図２（ａ）に示すように、シ
リコン基板９を熱酸化し、膜厚５００ｎｍ程度のシリコ
ン酸化膜１０を形成した後、スパッタ法によって膜厚１
μｍ程度の第１のアルミニウム膜１１を形成し、さら
に、スパッタ法によって膜厚０．１μｍ程度の窒化チタ
ン膜１２を形成する。フォトリソグラフィによるレジス
トをマスクとして窒化チタン膜１２と第１のアルミニウ
ム膜１１をドライエッチングによってパターニングし第
１層配線および容量下部電極を形成する。
【００１８】つぎに、図２（ｂ）に示すように配線層間
膜として常厚ＣＶＤ法による膜厚５００ｎｍ程度でリン
濃度４重量％程度のＰＳＧ膜１３を形成する。フォトリ
ソグラフィによるレジストをマスクとして容量素子の対
向電極面に対応する領域のＰＳＧ膜１３をドライエッチ
ングによって開孔する。その後、スパッタ法により膜厚
５０ｎｍ程度のシリコン窒化膜１４を形成し、容量絶縁
膜とする。
膜として常厚ＣＶＤ法による膜厚５００ｎｍ程度でリン
濃度４重量％程度のＰＳＧ膜１３を形成する。フォトリ
ソグラフィによるレジストをマスクとして容量素子の対
向電極面に対応する領域のＰＳＧ膜１３をドライエッチ
ングによって開孔する。その後、スパッタ法により膜厚
５０ｎｍ程度のシリコン窒化膜１４を形成し、容量絶縁
膜とする。
【００１９】次に、図２（ｃ）に示すようにフォトリソ
グラフィによるレジストをマスクとして、ドライエッチ
ングによって、配線間のコンタクト領域１５のＰＳＧ膜
１３を開孔し、スパッタ法によって膜厚１μｍ程度の第
２のアルミニウム膜１６を形成し、フォトリングラフィ
によるレジストをマスクとしてドライエッチングによっ
て第２のアルミニウム膜１６をパターニングし第２層配
線を形成する。
グラフィによるレジストをマスクとして、ドライエッチ
ングによって、配線間のコンタクト領域１５のＰＳＧ膜
１３を開孔し、スパッタ法によって膜厚１μｍ程度の第
２のアルミニウム膜１６を形成し、フォトリングラフィ
によるレジストをマスクとしてドライエッチングによっ
て第２のアルミニウム膜１６をパターニングし第２層配
線を形成する。
【００２０】このようにこの発明によれば、容量素子
の、上下電極とも金属導電性材料で構成することがで
き、電極の容量絶縁膜側表面近傍に空乏層の形成がな
く、容量値が電圧依存性を持たない容量素子を形成する
ことができる。また、容量絶縁膜に配線層間膜を用い
ず、膜厚５０ｎｍ程度のシリコン窒化膜１４を使用して
いるので、１３００ｐＦ／mm2程度とフィルタ回路や積
分回路を構成するのに適当な単位容量値が得られる。な
お、下部電極に窒化チタン膜１２を用いているのは、配
線形成工程の熱処理での下地アルミニウムのヒロック成
長等による容量絶縁膜破壊による短絡不良を防ぐためで
ある。
の、上下電極とも金属導電性材料で構成することがで
き、電極の容量絶縁膜側表面近傍に空乏層の形成がな
く、容量値が電圧依存性を持たない容量素子を形成する
ことができる。また、容量絶縁膜に配線層間膜を用い
ず、膜厚５０ｎｍ程度のシリコン窒化膜１４を使用して
いるので、１３００ｐＦ／mm2程度とフィルタ回路や積
分回路を構成するのに適当な単位容量値が得られる。な
お、下部電極に窒化チタン膜１２を用いているのは、配
線形成工程の熱処理での下地アルミニウムのヒロック成
長等による容量絶縁膜破壊による短絡不良を防ぐためで
ある。
【００２１】以上、２つの発明の実施例について説明し
たが、容量絶縁膜はシリコン窒化膜と限ったわけではな
く、誘電性絶縁材料であれば、例えばシリコン酸化膜で
もよい。
たが、容量絶縁膜はシリコン窒化膜と限ったわけではな
く、誘電性絶縁材料であれば、例えばシリコン酸化膜で
もよい。
【００２２】
【発明の効果】以上説明したように本発明の第１の発明
によれば、半導体基板上に金属シリサイド下部電極と、
その下部電極上の所定部を含む領域に形成された絶縁膜
と、その絶縁膜上の所定部を含む領域に形成された金属
配線材の上部電極とを有する容量素子を少なくとも有す
る構成によるので、電圧依存性がなく、高精度フィルタ
回路等に組み込める容量素子を有する半導体装置を提供
でき、また第２の発明では多層配線用金属層を上下電極
に用いているので、構造が簡略化された半導体装置を提
供できる。
によれば、半導体基板上に金属シリサイド下部電極と、
その下部電極上の所定部を含む領域に形成された絶縁膜
と、その絶縁膜上の所定部を含む領域に形成された金属
配線材の上部電極とを有する容量素子を少なくとも有す
る構成によるので、電圧依存性がなく、高精度フィルタ
回路等に組み込める容量素子を有する半導体装置を提供
でき、また第２の発明では多層配線用金属層を上下電極
に用いているので、構造が簡略化された半導体装置を提
供できる。
【図１】本発明の第１の実施例の半導体装置の工程断面
図
図
【図２】本発明の第２の実施例の半導体装置の工程断面
図
図
１ シリコン基板（半導体基板） ２ シリコン酸化膜 ３ ポリシリコン膜 ４ 金属シリサイド膜（下部電極） ６ シリコン窒化膜（絶縁膜） ８ アルミニウム膜（上部電極） ９ シリコン基板（半導体基板） １０ シリコン酸化膜 １１ 第１のアルミニウム膜 １２ 窒化チタン膜（下部電極） １３ ＰＳＧ膜 １４ シリコン窒化膜（絶縁膜） １５ コンタクト領域 １６ 第２のアルミニウム膜（上部電極）
Claims (2)
- 【請求項１】 半導体基板上に金属シリサイド下部電極
と、その下部電極上の所定部を含む領域に形成された絶
縁膜と、その絶縁膜上の所定部を含む領域に形成された
金属配線材の上部電極とを有する容量素子を少なくとも
有することを特徴とする半導体装置。 - 【請求項２】 半導体基板上に形成された第１の多層配
線用金属層を下部電極とし、その下部電極上に形成され
た絶縁膜と、その絶縁膜上の所定部に形成された第２の
多層配線用金属層を上部電極とした容量素子に少なくと
も有することを特徴とるす半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25339791A JPH0595082A (ja) | 1991-10-01 | 1991-10-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25339791A JPH0595082A (ja) | 1991-10-01 | 1991-10-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0595082A true JPH0595082A (ja) | 1993-04-16 |
Family
ID=17250806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25339791A Pending JPH0595082A (ja) | 1991-10-01 | 1991-10-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0595082A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002314028A (ja) * | 2001-04-17 | 2002-10-25 | Iep Technologies:Kk | 半導体装置並びにその製造方法および実装構造 |
| JP2013110428A (ja) * | 2006-12-28 | 2013-06-06 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1991
- 1991-10-01 JP JP25339791A patent/JPH0595082A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002314028A (ja) * | 2001-04-17 | 2002-10-25 | Iep Technologies:Kk | 半導体装置並びにその製造方法および実装構造 |
| JP2013110428A (ja) * | 2006-12-28 | 2013-06-06 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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