JPH0555459A - 半導体集積回路装置とその製造方法 - Google Patents
半導体集積回路装置とその製造方法Info
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- JPH0555459A JPH0555459A JP24443091A JP24443091A JPH0555459A JP H0555459 A JPH0555459 A JP H0555459A JP 24443091 A JP24443091 A JP 24443091A JP 24443091 A JP24443091 A JP 24443091A JP H0555459 A JPH0555459 A JP H0555459A
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Abstract
(57)【要約】
【目的】 容量素子の歩留まりや信頼性を高める。
【構成】 下部電極２０は八角形にパターン化されてお
り、隣接する下部電極２０，２０の間は連結部２２によ
って連結され、下部電極２０が共通電極となっている。
下部電極２０上には誘電体膜を上部電極２４が下部電極
２０と同様の八角形に形成されている。４つの容量形成
領域で囲まれた矩形状の各部分には、上部電極２４とメ
タル配線３０との接続を行なうために、１つの容量形成
領域の上部電極２４とつながる接続部２６が配置され、
接続部２６上にコンタクトホール２８が形成されて上部
電極２４とメタル配線３０とが接続されている。
り、隣接する下部電極２０，２０の間は連結部２２によ
って連結され、下部電極２０が共通電極となっている。
下部電極２０上には誘電体膜を上部電極２４が下部電極
２０と同様の八角形に形成されている。４つの容量形成
領域で囲まれた矩形状の各部分には、上部電極２４とメ
タル配線３０との接続を行なうために、１つの容量形成
領域の上部電極２４とつながる接続部２６が配置され、
接続部２６上にコンタクトホール２８が形成されて上部
電極２４とメタル配線３０とが接続されている。
Description
【０００１】
【産業上の利用分野】本発明は容量として２層の多結晶
シリコン電極の間に誘電体膜をもつ容量素子を備えた半
導体集積回路装置に関するものである。
シリコン電極の間に誘電体膜をもつ容量素子を備えた半
導体集積回路装置に関するものである。
【０００２】
【従来の技術】高精度の容量素子としては、多結晶シリ
コン電極／誘導体膜／多結晶シリコン電極をもつ平行平
板構造の２層多結晶シリコン容量が一般的に用いられて
いる。この容量素子はメタル／誘導体膜／半導体基板の
構造をもつＭＯＳ容量素子と異なり、容量値に印加電圧
依存性がないことが高精度容量として用いられる理由で
ある。２層多結晶シリコン容量は、例えば図３に示され
るように１層目多結晶シリコン膜の下部電極２上に層間
絶縁膜が誘電体膜として形成され、その上に２層目多結
晶シリコン膜の上部電極４が形成され、容量形成領域が
矩形状とされた容量素子が規則的に配列された構造がと
られる。上部電極４とメタル配線６の間に接続をなすた
めに、上部電極４上には層間絶縁膜を介して容量形成領
域内にコンタクトホール８が形成される。下部電極２は
共通電極とされることが多く、上部電極４は定まった単
位容量となるように矩形状にパターン化され、その矩形
状の上部電極４を適当にメタル配線６で結ぶことにより
所望の容量値を得ている。
コン電極／誘導体膜／多結晶シリコン電極をもつ平行平
板構造の２層多結晶シリコン容量が一般的に用いられて
いる。この容量素子はメタル／誘導体膜／半導体基板の
構造をもつＭＯＳ容量素子と異なり、容量値に印加電圧
依存性がないことが高精度容量として用いられる理由で
ある。２層多結晶シリコン容量は、例えば図３に示され
るように１層目多結晶シリコン膜の下部電極２上に層間
絶縁膜が誘電体膜として形成され、その上に２層目多結
晶シリコン膜の上部電極４が形成され、容量形成領域が
矩形状とされた容量素子が規則的に配列された構造がと
られる。上部電極４とメタル配線６の間に接続をなすた
めに、上部電極４上には層間絶縁膜を介して容量形成領
域内にコンタクトホール８が形成される。下部電極２は
共通電極とされることが多く、上部電極４は定まった単
位容量となるように矩形状にパターン化され、その矩形
状の上部電極４を適当にメタル配線６で結ぶことにより
所望の容量値を得ている。
【０００３】このような容量は、図４に示されるプロセ
スによって製造されるのが一般である。 （Ａ）基板１０上の厚いフィールド酸化膜１２上に例え
ば約３０００Åの厚さの第１層目多結晶シリコン膜２ａ
を堆積し、その多結晶シリコン膜２ａの抵抗を下げるこ
とを目的として多結晶シリコン膜２ａ中へ不純物を導入
する。 （Ｂ）誘電体膜となる層間絶縁膜を形成するため、多結
晶シリコン膜２ａの表面を薄く熱酸化して、例えば約３
００Åの厚さの熱酸化膜１４を形成する。次に、２層目
多結晶シリコン膜４ａを例えば約３０００Åの厚さに堆
積し、その抵抗値を下げることを目的として不純物を導
入する。 （Ｃ）２層目多結晶シリコン膜４ａに写真製版とエッチ
ングを施してパターン化を行なって上部電極４とし、層
間絶縁膜１４の不要な部分も除去する。 （Ｄ）１層目多結晶シリコン膜２ａにも写真製版とエッ
チングによりパターン化を施して下部電極２とする。 （Ｅ）メタル配線と上部電極４との電気的接続を行なう
ために、層間絶縁膜１６を堆積した後、コンタクトホー
ルをドライエッチング法により形成した後、メタル配線
６を形成する。
スによって製造されるのが一般である。 （Ａ）基板１０上の厚いフィールド酸化膜１２上に例え
ば約３０００Åの厚さの第１層目多結晶シリコン膜２ａ
を堆積し、その多結晶シリコン膜２ａの抵抗を下げるこ
とを目的として多結晶シリコン膜２ａ中へ不純物を導入
する。 （Ｂ）誘電体膜となる層間絶縁膜を形成するため、多結
晶シリコン膜２ａの表面を薄く熱酸化して、例えば約３
００Åの厚さの熱酸化膜１４を形成する。次に、２層目
多結晶シリコン膜４ａを例えば約３０００Åの厚さに堆
積し、その抵抗値を下げることを目的として不純物を導
入する。 （Ｃ）２層目多結晶シリコン膜４ａに写真製版とエッチ
ングを施してパターン化を行なって上部電極４とし、層
間絶縁膜１４の不要な部分も除去する。 （Ｄ）１層目多結晶シリコン膜２ａにも写真製版とエッ
チングによりパターン化を施して下部電極２とする。 （Ｅ）メタル配線と上部電極４との電気的接続を行なう
ために、層間絶縁膜１６を堆積した後、コンタクトホー
ルをドライエッチング法により形成した後、メタル配線
６を形成する。
【０００４】
【発明が解決しようとする課題】従来の容量では、上部
電極とメタル配線との接続を行なうためのコンタクトホ
ールをドライエッチング法により形成する際、コンタク
トホールが容量形成領域内に配置されているため、コン
タクトホールの下部に薄い層間絶縁膜１４が存在し、そ
の層間絶縁膜１４がコンタクトホール用のエッチングで
損傷を受け、容量の耐圧不良が起こったり、リーク電流
が増大するなど、容量の歩留まりや信頼性を劣化させる
問題が生じる。そこで本発明の第１の目的は、歩留まり
や信頼性の高い容量素子を備えた半導体集積回路装置を
提供することである。本発明の第２の目的は、そのよう
な半導体集積回路装置を製造する方法を提供することを
目的とするものである。
電極とメタル配線との接続を行なうためのコンタクトホ
ールをドライエッチング法により形成する際、コンタク
トホールが容量形成領域内に配置されているため、コン
タクトホールの下部に薄い層間絶縁膜１４が存在し、そ
の層間絶縁膜１４がコンタクトホール用のエッチングで
損傷を受け、容量の耐圧不良が起こったり、リーク電流
が増大するなど、容量の歩留まりや信頼性を劣化させる
問題が生じる。そこで本発明の第１の目的は、歩留まり
や信頼性の高い容量素子を備えた半導体集積回路装置を
提供することである。本発明の第２の目的は、そのよう
な半導体集積回路装置を製造する方法を提供することを
目的とするものである。
【０００５】
【課題を解決するための手段】歩留まりや信頼性の高い
容量素子を備えた半導体集積回路装置とするために、本
発明では多結晶シリコン膜にてなる下部電極と上部電極
との間に誘電体膜をもつ容量素子の上部電極とメタル配
線とを接続するためのコンタクトホールを、容量形成領
域以外の領域に設ける。好ましい態様では、容量素子の
基本単位の形状を八角形としてフィールド酸化膜上に縦
方向と横方向に規則的に配列し、周囲を容量素子に囲ま
れたフィールド酸化膜上の各矩形部には各１つの容量素
子の上部電極につながる多結晶シリコン膜の接続部を形
成し、コンタクトホールは前記接続部上に設ける。
容量素子を備えた半導体集積回路装置とするために、本
発明では多結晶シリコン膜にてなる下部電極と上部電極
との間に誘電体膜をもつ容量素子の上部電極とメタル配
線とを接続するためのコンタクトホールを、容量形成領
域以外の領域に設ける。好ましい態様では、容量素子の
基本単位の形状を八角形としてフィールド酸化膜上に縦
方向と横方向に規則的に配列し、周囲を容量素子に囲ま
れたフィールド酸化膜上の各矩形部には各１つの容量素
子の上部電極につながる多結晶シリコン膜の接続部を形
成し、コンタクトホールは前記接続部上に設ける。
【０００６】本発明の製造方法は、以下の工程（Ａ）か
ら（Ｅ）を含んでいる。（Ａ）低抵抗化された第１層目
多結晶シリコン膜をパターン化して、容量単位に分離さ
れ、かつ隣接する容量単位の部分間が連結された下部電
極を形成する工程、（Ｂ）下部電極上に誘電体膜を形成
する工程、（Ｃ）低抵抗化された第２層目多結晶シリコ
ン膜を形成し、パターン化を施して上部電極を下部電極
上に形成し、上部電極とつながる接続部を下部電極の存
在しない領域に形成する工程、（Ｄ）層間絶縁膜を堆積
し、上部電極とメタル配線とを接続するコンタクトホー
ルを前記接続部上に形成する工程、（Ｅ）メタル配線を
形成する工程。
ら（Ｅ）を含んでいる。（Ａ）低抵抗化された第１層目
多結晶シリコン膜をパターン化して、容量単位に分離さ
れ、かつ隣接する容量単位の部分間が連結された下部電
極を形成する工程、（Ｂ）下部電極上に誘電体膜を形成
する工程、（Ｃ）低抵抗化された第２層目多結晶シリコ
ン膜を形成し、パターン化を施して上部電極を下部電極
上に形成し、上部電極とつながる接続部を下部電極の存
在しない領域に形成する工程、（Ｄ）層間絶縁膜を堆積
し、上部電極とメタル配線とを接続するコンタクトホー
ルを前記接続部上に形成する工程、（Ｅ）メタル配線を
形成する工程。
【０００７】
【作用】上部電極とメタル配線との接続を容量形成領域
の外部で行なうことにより、コンタクトホール形成時の
ドライエッチングによって誘電体膜が損傷を受けること
がない。
の外部で行なうことにより、コンタクトホール形成時の
ドライエッチングによって誘電体膜が損傷を受けること
がない。
【０００８】
【実施例】図１は一実施例を表わす。１層目多結晶シリ
コン膜にてなる下部電極２０は八角形にパターン化され
ており、隣接する下部電極２０，２０の間は連結部２２
によって連結され、下部電極２０が共通電極となってい
る。下部電極２０上には誘電体膜となる層間絶縁膜を介
して２層目多結晶シリコン膜にてなる上部電極２４が下
部電極２０の形状と同様の八角形に形成されている。八
角形の容量形成領域は図のように縦方向及び横方向に規
則的に配列されている。４つの容量形成領域で囲まれた
矩形状の各部分には、上部電極２４とメタル配線３０と
の接続を行なうために、１つの容量形成領域の上部電極
２４とつながる多結晶シリコン膜の接続部２６が形成さ
れており、接続部２６上には層間絶縁膜にコンタクトホ
ール２８が形成されている。そのコンタクトホール２８
を介して上部電極２４とメタル配線３０とが接続されて
いる。下部電極２０は連結部２２で互いに接続されて共
通電極となっており、図に現われていない部分で層間絶
縁膜のコンタクトホールを介してメタル配線と接続され
ている。
コン膜にてなる下部電極２０は八角形にパターン化され
ており、隣接する下部電極２０，２０の間は連結部２２
によって連結され、下部電極２０が共通電極となってい
る。下部電極２０上には誘電体膜となる層間絶縁膜を介
して２層目多結晶シリコン膜にてなる上部電極２４が下
部電極２０の形状と同様の八角形に形成されている。八
角形の容量形成領域は図のように縦方向及び横方向に規
則的に配列されている。４つの容量形成領域で囲まれた
矩形状の各部分には、上部電極２４とメタル配線３０と
の接続を行なうために、１つの容量形成領域の上部電極
２４とつながる多結晶シリコン膜の接続部２６が形成さ
れており、接続部２６上には層間絶縁膜にコンタクトホ
ール２８が形成されている。そのコンタクトホール２８
を介して上部電極２４とメタル配線３０とが接続されて
いる。下部電極２０は連結部２２で互いに接続されて共
通電極となっており、図に現われていない部分で層間絶
縁膜のコンタクトホールを介してメタル配線と接続され
ている。
【０００９】次に、この実施例の製造方法を図２により
説明する。 （Ａ）基板３２上の厚いフィールド酸化膜３４上に例え
ば約３０００Åの厚さの第１層目多結晶シリコン膜２０
ａを堆積し、その多結晶シリコン膜２０ａの抵抗を下げ
ることを目的として多結晶シリコン膜２０ａ中へ不純物
を導入する。 （Ｂ）１層目多結晶シリコン膜２０ａに写真製版とエッ
チングによりパターン化を施して下部電極２０とする。
下部電極２０は１つの容量単位として図１に示されるよ
うな八角形の形状に形成し、隣接する下部電極の間を電
気的に接続して共通にするために連結部２２（図１参
照）も下部電極２０と同時に形成する。 （Ｃ）誘電体膜となる層間絶縁膜３６を例えば約３００
Å程度の厚さに熱酸化により形成する。その後、２層目
多結晶シリコン膜２４ａを約３０００Åの厚さに堆積
し、２層目多結晶シリコン膜２４ａの抵抗値を下げるた
めに不純物を導入する。
説明する。 （Ａ）基板３２上の厚いフィールド酸化膜３４上に例え
ば約３０００Åの厚さの第１層目多結晶シリコン膜２０
ａを堆積し、その多結晶シリコン膜２０ａの抵抗を下げ
ることを目的として多結晶シリコン膜２０ａ中へ不純物
を導入する。 （Ｂ）１層目多結晶シリコン膜２０ａに写真製版とエッ
チングによりパターン化を施して下部電極２０とする。
下部電極２０は１つの容量単位として図１に示されるよ
うな八角形の形状に形成し、隣接する下部電極の間を電
気的に接続して共通にするために連結部２２（図１参
照）も下部電極２０と同時に形成する。 （Ｃ）誘電体膜となる層間絶縁膜３６を例えば約３００
Å程度の厚さに熱酸化により形成する。その後、２層目
多結晶シリコン膜２４ａを約３０００Åの厚さに堆積
し、２層目多結晶シリコン膜２４ａの抵抗値を下げるた
めに不純物を導入する。
【００１０】（Ｄ）２層目多結晶シリコン膜２４ａに写
真製版とエッチングによりパターン化を施して上部電極
２４と接続部２６を形成する。上部電極２４は単位容量
部分であり、下部電極２０に対応した八角形にパターン
化し、上部電極２４接続部２６は上部電極２４とつなが
り、４つの八角形で囲まれたフィールド酸化膜上の矩形
部分に形成する。 （Ｅ）メタル配線と容量の間の層間絶縁膜３８を堆積
し、下部電極２０、上部電極２４とメタル配線とのコン
タクトを形成するためのコンタクトホールを写真製版と
ドライエッチング法により形成する。上部電極２４とメ
タル配線とを接続するためのコンタクトホールは接続部
２６上に形成する。下部電極２０とメタル配線とを接続
するためのコンタクトホールは、図には現われていない
が、容量形成領域以外で下部電極につながって形成され
た他の接続部上に形成する。その後、メタル配線４０を
形成してコンタクトホールを介してメタル配線４０を下
部電極２０、上部電極２４に接続する。
真製版とエッチングによりパターン化を施して上部電極
２４と接続部２６を形成する。上部電極２４は単位容量
部分であり、下部電極２０に対応した八角形にパターン
化し、上部電極２４接続部２６は上部電極２４とつなが
り、４つの八角形で囲まれたフィールド酸化膜上の矩形
部分に形成する。 （Ｅ）メタル配線と容量の間の層間絶縁膜３８を堆積
し、下部電極２０、上部電極２４とメタル配線とのコン
タクトを形成するためのコンタクトホールを写真製版と
ドライエッチング法により形成する。上部電極２４とメ
タル配線とを接続するためのコンタクトホールは接続部
２６上に形成する。下部電極２０とメタル配線とを接続
するためのコンタクトホールは、図には現われていない
が、容量形成領域以外で下部電極につながって形成され
た他の接続部上に形成する。その後、メタル配線４０を
形成してコンタクトホールを介してメタル配線４０を下
部電極２０、上部電極２４に接続する。
【００１１】
【発明の効果】本発明では、容量における上部電極とメ
タル配線との接続を容量形成領域の外部で行なうことに
より、コンタクトホール形成時のドライエッチングによ
って誘電体膜が損傷を受けることがなくなり、耐圧不良
やリーク電流増大による歩留まり低下や信頼性低下を防
ぐことができる。容量の基本単位の形状を八角形とし、
上部電極の接続部を容量基本単位の配列の隙間に配置す
ることにより、コンタクトホールを容量形成領域の外部
に配置することによる容量集積密度の低下を小さく抑え
ることができる。本発明の製造方法は確立された既存の
技術のみからなるので、安定して製造することができ
る。
タル配線との接続を容量形成領域の外部で行なうことに
より、コンタクトホール形成時のドライエッチングによ
って誘電体膜が損傷を受けることがなくなり、耐圧不良
やリーク電流増大による歩留まり低下や信頼性低下を防
ぐことができる。容量の基本単位の形状を八角形とし、
上部電極の接続部を容量基本単位の配列の隙間に配置す
ることにより、コンタクトホールを容量形成領域の外部
に配置することによる容量集積密度の低下を小さく抑え
ることができる。本発明の製造方法は確立された既存の
技術のみからなるので、安定して製造することができ
る。
【図１】一実施例を示す平面図である。
【図２】同実施例の製造方法を示す工程断面図である。
【図３】従来の容量を示す平面図である。
【図４】従来の容量の製造方法を示す工程断面図であ
る。
る。
２０ 下部電極 ２２ 下部電極の連結部 ２４ 上部電極 ２６ 接続部 ２８ コンタクトホール ３０ メタル配線 ３６ 誘電体膜
Claims (3)
- 【請求項１】 多結晶シリコン膜にてなる下部電極と上
部電極との間に誘電体膜をもつ容量素子を備えた半導体
集積回路装置において、前記容量素子では上部電極とメ
タル配線とを接続するためのコンタクトホールを、容量
形成領域以外の領域に設けたことを特徴とする半導体集
積回路装置。 - 【請求項２】 容量素子の基本単位の形状を八角形とし
てフィールド酸化膜上に縦方向と横方向に規則的に配列
し、周囲を容量素子に囲まれたフィールド酸化膜上の各
矩形部には各１つの容量素子の上部電極につながる多結
晶シリコン膜の接続部を形成し、コンタクトホールは前
記接続部上に設けた請求項１に記載の半導体集積回路装
置。 - 【請求項３】 以下の工程（Ａ）から（Ｅ）を含む半導
体集積回路装置の製造方法（Ａ）低抵抗化された第１層
目多結晶シリコン膜をパターン化して、容量単位に分離
され、かつ隣接する容量単位の部分間が連結された下部
電極を形成する工程、 （Ｂ）下部電極上に誘電体膜を形成する工程、 （Ｃ）低抵抗化された第２層目多結晶シリコン膜を形成
し、パターン化を施して上部電極を下部電極上に形成
し、上部電極とつながる接続部を下部電極の存在しない
領域に形成する工程、 （Ｄ）層間絶縁膜を堆積し、上部電極とメタル配線とを
接続するコンタクトホールを前記接続部上に形成する工
程、 （Ｅ）メタル配線を形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24443091A JPH0555459A (ja) | 1991-08-28 | 1991-08-28 | 半導体集積回路装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24443091A JPH0555459A (ja) | 1991-08-28 | 1991-08-28 | 半導体集積回路装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555459A true JPH0555459A (ja) | 1993-03-05 |
Family
ID=17118543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24443091A Pending JPH0555459A (ja) | 1991-08-28 | 1991-08-28 | 半導体集積回路装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555459A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100591A (en) * | 1998-05-25 | 2000-08-08 | Nec Corporation | Semiconductor device and method of fabricating the same |
| JP6583591B1 (ja) * | 2018-07-11 | 2019-10-02 | 株式会社村田製作所 | 容量素子 |
| WO2020012691A1 (ja) * | 2018-07-11 | 2020-01-16 | 株式会社村田製作所 | 容量素子 |
-
1991
- 1991-08-28 JP JP24443091A patent/JPH0555459A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100591A (en) * | 1998-05-25 | 2000-08-08 | Nec Corporation | Semiconductor device and method of fabricating the same |
| JP6583591B1 (ja) * | 2018-07-11 | 2019-10-02 | 株式会社村田製作所 | 容量素子 |
| WO2020012691A1 (ja) * | 2018-07-11 | 2020-01-16 | 株式会社村田製作所 | 容量素子 |
| US11069482B2 (en) | 2018-07-11 | 2021-07-20 | Murata Manufacturing Co., Ltd. | Capacitive element |
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