JPH05343638A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05343638A JPH05343638A JP4143899A JP14389992A JPH05343638A JP H05343638 A JPH05343638 A JP H05343638A JP 4143899 A JP4143899 A JP 4143899A JP 14389992 A JP14389992 A JP 14389992A JP H05343638 A JPH05343638 A JP H05343638A
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Abstract
(57)【要約】
【目的】 高集積化ＤＲＡＭメモリにおいて、キャパシ
タの面積を増大し、大きな蓄積容量を確保する。 【構成】 シリコン基板上に形成されたトランジスタ
９、及びワード線16等配線を被覆する絶縁膜８とで構成
される配線部の表面上部に、島状の断続的な第１の隆起
状の絶縁体構造体10（酸化膜ウオールと言う）を形成
し、第１の酸化膜ウオール10の表面を被覆するように形
成された導電膜13が、基板１上に形成された不純物領域
７表面に接続され、さらに基板１上に形成された素子分
離用絶縁膜３と、絶縁膜３上に形成された配線５を被覆
する絶縁膜８にまたがって、その表面上に形成された第
２の島状の断続的な酸化膜ウオール11の表面を被覆する
様に形成した導電膜まで延在して、ストレージノード
（下側電極）としての第１の導電膜13を形成し、第１の
導電膜を被覆するように形成されたキャパシタ誘電膜14
と、キャパシタ誘電膜14及びストレージノード13を被覆
してセルプレート15としての第２の導電膜を形成して、
蓄積容量を備えた半導体装置の基本構造を構成する。
タの面積を増大し、大きな蓄積容量を確保する。 【構成】 シリコン基板上に形成されたトランジスタ
９、及びワード線16等配線を被覆する絶縁膜８とで構成
される配線部の表面上部に、島状の断続的な第１の隆起
状の絶縁体構造体10（酸化膜ウオールと言う）を形成
し、第１の酸化膜ウオール10の表面を被覆するように形
成された導電膜13が、基板１上に形成された不純物領域
７表面に接続され、さらに基板１上に形成された素子分
離用絶縁膜３と、絶縁膜３上に形成された配線５を被覆
する絶縁膜８にまたがって、その表面上に形成された第
２の島状の断続的な酸化膜ウオール11の表面を被覆する
様に形成した導電膜まで延在して、ストレージノード
（下側電極）としての第１の導電膜13を形成し、第１の
導電膜を被覆するように形成されたキャパシタ誘電膜14
と、キャパシタ誘電膜14及びストレージノード13を被覆
してセルプレート15としての第２の導電膜を形成して、
蓄積容量を備えた半導体装置の基本構造を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の記憶
容量の増加に関するもので、とくにスタック型の構造に
関するものである。
容量の増加に関するもので、とくにスタック型の構造に
関するものである。
【０００２】
【従来の技術】図９は、従来の記憶装置を備えた半導体
装置の構造断面図である。図９において、半導体基板１
上に、ゲート酸化膜６を介して形成したゲート電極４
と、、ゲート電極４を挟んで基板上に形成した不純物領
域７によるソースードレインとからなるトランジスタ
９、基板上に形成された素子分離絶縁膜３、及び、素子
分離絶縁膜３上に形成されたワード線16が形成されてい
る。従来の装置は、トランジスター９の表面上に、まず
ゲート電極４を被覆する絶縁膜８の上部から、ソースー
ドレイン７のうちの１つと接続し、素子分離用絶縁膜３
上及び、素子分離絶縁膜３上のワード線16を被覆する絶
縁膜上部に延在して、多結晶シリコンからなるストレー
ジノードとしての第１の導電膜13が形成され、次に導電
膜13を被覆して、例えば酸化膜と窒化膜の多層膜よりな
るキャパシタ用誘電膜14が形成され、さらに誘電膜14及
び導電膜13を被覆して多結晶シリコンからなるセルプレ
ートとしての第２の導電膜15を堆積してキャパシタが形
成されている。
装置の構造断面図である。図９において、半導体基板１
上に、ゲート酸化膜６を介して形成したゲート電極４
と、、ゲート電極４を挟んで基板上に形成した不純物領
域７によるソースードレインとからなるトランジスタ
９、基板上に形成された素子分離絶縁膜３、及び、素子
分離絶縁膜３上に形成されたワード線16が形成されてい
る。従来の装置は、トランジスター９の表面上に、まず
ゲート電極４を被覆する絶縁膜８の上部から、ソースー
ドレイン７のうちの１つと接続し、素子分離用絶縁膜３
上及び、素子分離絶縁膜３上のワード線16を被覆する絶
縁膜上部に延在して、多結晶シリコンからなるストレー
ジノードとしての第１の導電膜13が形成され、次に導電
膜13を被覆して、例えば酸化膜と窒化膜の多層膜よりな
るキャパシタ用誘電膜14が形成され、さらに誘電膜14及
び導電膜13を被覆して多結晶シリコンからなるセルプレ
ートとしての第２の導電膜15を堆積してキャパシタが形
成されている。
【０００３】
【発明が解決しようとする課題】以上のような構成の記
憶容量は、誘電膜14を挟んで対向するストレージノード
13とセルプレート15の重なり部分の面積に比例する。然
るに、ＤＲＡＭメモリ装置の高集積化に伴い、キャパシ
タの占有面積が小さくなり十分な蓄積容量を得ることが
困難になった。
憶容量は、誘電膜14を挟んで対向するストレージノード
13とセルプレート15の重なり部分の面積に比例する。然
るに、ＤＲＡＭメモリ装置の高集積化に伴い、キャパシ
タの占有面積が小さくなり十分な蓄積容量を得ることが
困難になった。
【０００４】本発明は、以上のような従来の問題点に対
してなされたもので、大きな蓄積容量を得るための構造
を提供する事を目的としている。
してなされたもので、大きな蓄積容量を得るための構造
を提供する事を目的としている。
【０００５】
【課題を解決するための手段】本発明は、メモリセル内
に島状に隆起した酸化膜ウオールを形成し、その上部に
キャパシタを構成する事により達成される。
に島状に隆起した酸化膜ウオールを形成し、その上部に
キャパシタを構成する事により達成される。
【０００６】
【作用】本発明によれば、酸化膜ウオールに形成された
キャパシタは、表面積が大幅に増加し、その結果記憶容
量を増大することが可能となる。
キャパシタは、表面積が大幅に増加し、その結果記憶容
量を増大することが可能となる。
【０００７】
【実施例】実施例１．本発明の蓄積容量を備えた半導体
装置の実施例を図１，２に示す。図１は、ＤＲＡＭメモ
リセルの概略的な平面構造図であり、図２は、図１の切
断面Ｂ−Ｂに沿った方向からの断面構造図である。図２
を参照して蓄積容量を備えた半導体の基本構造は、トラ
ンジスタ９と一個のキャパシタセル25から構成されてい
る。トランジスタ９及びワード線等配線の構造に関して
は図９の従来例で示したものと全く同じであるのでここ
では構造の説明を省略する。まず、ゲート電極４の上部
の絶縁膜８上に、例えばＴＥＯＳ酸化膜による高さ数十
ナノメートル〜数十ミクロンの島状に隆起した第１の酸
化膜ウオール10を、また素子分離酸化膜３上及び酸化膜
３上のワード線16上にまたがって島状に隆起した第２の
酸化膜ウオール11を形成し、第１のウオール10の表面か
ら、ソース、ドレイン７のうちの１つと接続され、更に
第２のウオール11まで延在して、ウオールの表面全体を
被覆するように形成された多結晶シリコンで形成された
ストレージノードとしての第１の導電膜13と、第１の導
電膜13を被覆するように形成された例えばシリコン酸化
膜及びシリコン窒化膜の多層膜によるキャパシタ誘電膜
14と、キャパシタ誘電膜14及びストレージノード13を被
覆して多結晶シリコンによるセルプレートとしての第２
の導電膜15から構成される。
装置の実施例を図１，２に示す。図１は、ＤＲＡＭメモ
リセルの概略的な平面構造図であり、図２は、図１の切
断面Ｂ−Ｂに沿った方向からの断面構造図である。図２
を参照して蓄積容量を備えた半導体の基本構造は、トラ
ンジスタ９と一個のキャパシタセル25から構成されてい
る。トランジスタ９及びワード線等配線の構造に関して
は図９の従来例で示したものと全く同じであるのでここ
では構造の説明を省略する。まず、ゲート電極４の上部
の絶縁膜８上に、例えばＴＥＯＳ酸化膜による高さ数十
ナノメートル〜数十ミクロンの島状に隆起した第１の酸
化膜ウオール10を、また素子分離酸化膜３上及び酸化膜
３上のワード線16上にまたがって島状に隆起した第２の
酸化膜ウオール11を形成し、第１のウオール10の表面か
ら、ソース、ドレイン７のうちの１つと接続され、更に
第２のウオール11まで延在して、ウオールの表面全体を
被覆するように形成された多結晶シリコンで形成された
ストレージノードとしての第１の導電膜13と、第１の導
電膜13を被覆するように形成された例えばシリコン酸化
膜及びシリコン窒化膜の多層膜によるキャパシタ誘電膜
14と、キャパシタ誘電膜14及びストレージノード13を被
覆して多結晶シリコンによるセルプレートとしての第２
の導電膜15から構成される。
【０００８】本発明では、酸化膜ウオール10、11の形状
として、図７ｂで示すような島状に隆起したものとす
る。もし、酸化膜ウオール10が図７ｂのように連続した
形状であると、酸化膜ウオール10の表面上部に導電膜を
成膜して、これを所定の形状にエッチング処理してスト
レージノード13を形成するとき、図７ｂに示すように酸
化膜ウオールの段差部分に導電膜の残さ22が生じ、短絡
等の欠陥を生じ、信頼性を低下する可能性が大きい。本
発明の形状にすれば、酸化膜ウオールによる段差部は、
ストレージノードのパターンの内部に収まり、エッチン
グの際の導電膜の残さ22が発生しない。
として、図７ｂで示すような島状に隆起したものとす
る。もし、酸化膜ウオール10が図７ｂのように連続した
形状であると、酸化膜ウオール10の表面上部に導電膜を
成膜して、これを所定の形状にエッチング処理してスト
レージノード13を形成するとき、図７ｂに示すように酸
化膜ウオールの段差部分に導電膜の残さ22が生じ、短絡
等の欠陥を生じ、信頼性を低下する可能性が大きい。本
発明の形状にすれば、酸化膜ウオールによる段差部は、
ストレージノードのパターンの内部に収まり、エッチン
グの際の導電膜の残さ22が発生しない。
【０００９】図３〜６は第１の実施例の半導体装置の製
造方法を示す工程断面図である。図３ａにおいて半導体
基板１上に、所定の工程でトランジスタ９、とワード線
16の配線とを形成する。次にトランジスタ９及び配線の
表面上に、ＴＥＯＳ酸化膜19を例えば熱ＣＶＤ法により
数ナノメートル〜数十ミクロンの厚みに成膜する。
造方法を示す工程断面図である。図３ａにおいて半導体
基板１上に、所定の工程でトランジスタ９、とワード線
16の配線とを形成する。次にトランジスタ９及び配線の
表面上に、ＴＥＯＳ酸化膜19を例えば熱ＣＶＤ法により
数ナノメートル〜数十ミクロンの厚みに成膜する。
【００１０】次に図３ｂ、４ｃ（図６（ｆ）も参照）に
示すように島状の酸化膜ウオール形成のためのエッチン
グを２度に分けて行う。まず図３ｂの様にフォトレジス
ト２１を塗布し、第１のエッチング領域２９のエッチン
グを行う。ここで、残ったフォトレジスト21を除去した
後、もう１度フォトレジスト31を塗布し、第２のエッチ
ング領域30のエッチングを行う。ここで、残ったフォト
レジスト21を除去した後、図４ｃに示す様にもう一度フ
ォトレジスト31を塗布し、第２のエッチング領域30のエ
ッチングを行う。これは酸化膜ウオールの微細パターン
の密度が高く、また酸化膜19が厚いので、光の干渉効果
により近接する細いパターンがエッチングされてパター
ンの欠落を生じる可能性が大きいためである。この実施
例では、図６（ｆ）の酸化膜ウオールの平面配置図に示
すように、最近接のパターンを同時にエッチングしない
ように第１のエッチング領域29と第２のエッチング領域
30とに分けてエッチングを行なった。これにより干渉の
効果を減らし精度の高いパターンを得ることが可能とな
った。
示すように島状の酸化膜ウオール形成のためのエッチン
グを２度に分けて行う。まず図３ｂの様にフォトレジス
ト２１を塗布し、第１のエッチング領域２９のエッチン
グを行う。ここで、残ったフォトレジスト21を除去した
後、もう１度フォトレジスト31を塗布し、第２のエッチ
ング領域30のエッチングを行う。ここで、残ったフォト
レジスト21を除去した後、図４ｃに示す様にもう一度フ
ォトレジスト31を塗布し、第２のエッチング領域30のエ
ッチングを行う。これは酸化膜ウオールの微細パターン
の密度が高く、また酸化膜19が厚いので、光の干渉効果
により近接する細いパターンがエッチングされてパター
ンの欠落を生じる可能性が大きいためである。この実施
例では、図６（ｆ）の酸化膜ウオールの平面配置図に示
すように、最近接のパターンを同時にエッチングしない
ように第１のエッチング領域29と第２のエッチング領域
30とに分けてエッチングを行なった。これにより干渉の
効果を減らし精度の高いパターンを得ることが可能とな
った。
【００１１】図３ｂに示す構造断面図は、第１のエッチ
ング領域29のエッチングを、また図４ｃは引き続いて実
施する第２のエッチング領域30のエッチングを示したも
のである。このようにして、島状の酸化膜ウオール10、
11が形成される。
ング領域29のエッチングを、また図４ｃは引き続いて実
施する第２のエッチング領域30のエッチングを示したも
のである。このようにして、島状の酸化膜ウオール10、
11が形成される。
【００１２】更に、図４ｄに示すように、コンタクトホ
ール12、18（図６（ｆ）参照）以外の部分の絶縁の為、
ＴＥＯＳ酸化膜20を全面に成膜し、引き続いてコンタク
トホール12、18部分をエッチングする。（フォトレジス
ト塗布、コンタクトホールのエッチング工程の図は省
略）
ール12、18（図６（ｆ）参照）以外の部分の絶縁の為、
ＴＥＯＳ酸化膜20を全面に成膜し、引き続いてコンタク
トホール12、18部分をエッチングする。（フォトレジス
ト塗布、コンタクトホールのエッチング工程の図は省
略）
【００１３】次に図５に示すように、酸化膜ウオール1
0、11の表面上に、ＣＶＤ法等により多結晶シリコン膜1
3を成膜する。続いてフォトレジスト21を塗布し、第１
の酸化膜ウオール10の表面から途中ソース７またはドレ
イン７の一方と接続し第２の島状の酸化膜ウオール11の
表面まで被覆するような形状に前記多結晶シリコン膜13
のエッチングを行い、ストレージノードとしての第１の
導電膜13を形成する。
0、11の表面上に、ＣＶＤ法等により多結晶シリコン膜1
3を成膜する。続いてフォトレジスト21を塗布し、第１
の酸化膜ウオール10の表面から途中ソース７またはドレ
イン７の一方と接続し第２の島状の酸化膜ウオール11の
表面まで被覆するような形状に前記多結晶シリコン膜13
のエッチングを行い、ストレージノードとしての第１の
導電膜13を形成する。
【００１４】同じく図５に示すように、続いて第１の導
電膜13を被覆するようにＣＶＤ法等で、例えばシリコン
酸化膜およびシリコン窒化膜の多層膜を成膜し、第１の
導電膜13を被覆するような形状のパターンにエッチング
し、キャパシタ誘電膜14を形成する。
電膜13を被覆するようにＣＶＤ法等で、例えばシリコン
酸化膜およびシリコン窒化膜の多層膜を成膜し、第１の
導電膜13を被覆するような形状のパターンにエッチング
し、キャパシタ誘電膜14を形成する。
【００１５】同じく図５に示すように、ＣＶＤ法により
多結晶シリコン等による導電膜を成膜し、続いて、キャ
パシタ誘電膜14及びストレージノード13を被覆する形状
のパターンにエッチングして、セルプレート15としての
第２の導電膜を形成して、キャパシタセル25が構成され
る。
多結晶シリコン等による導電膜を成膜し、続いて、キャ
パシタ誘電膜14及びストレージノード13を被覆する形状
のパターンにエッチングして、セルプレート15としての
第２の導電膜を形成して、キャパシタセル25が構成され
る。
【００１６】本発明の実施例では島状の酸化膜ウオール
の形状は、図１，２に示した様なものを用いたが、図８
ａ、ｂに示すように星型柱型、或いは中空円筒型のもの
であってもよく、同様に本発明の効果を発揮することは
言うまでもない。
の形状は、図１，２に示した様なものを用いたが、図８
ａ、ｂに示すように星型柱型、或いは中空円筒型のもの
であってもよく、同様に本発明の効果を発揮することは
言うまでもない。
【００１７】この構造によるキャパシタの容量は酸化膜
ウオール10及び11上のストレージノード13面とキャパシ
タ誘電膜14をはさんで対向するセルプレート面15との重
ね合った部分の面積で決まるので、酸化膜ウオール10及
び11による表面積の増大により、キャパシタの蓄積容量
の大幅な増加が可能となる。
ウオール10及び11上のストレージノード13面とキャパシ
タ誘電膜14をはさんで対向するセルプレート面15との重
ね合った部分の面積で決まるので、酸化膜ウオール10及
び11による表面積の増大により、キャパシタの蓄積容量
の大幅な増加が可能となる。
【００１８】
【発明の効果】本発明の構造によるとＤＲＡＭのキャパ
シタの容量は酸化膜ウオール上のストレージノード面と
キャパシタ誘電膜を挟んで対向するセルプレート面との
重ね合った部分の面積で決まるので、酸化膜ウオールに
よる表面積の増大により、キャパシタの蓄積容量の大幅
な増加が可能となる。
シタの容量は酸化膜ウオール上のストレージノード面と
キャパシタ誘電膜を挟んで対向するセルプレート面との
重ね合った部分の面積で決まるので、酸化膜ウオールに
よる表面積の増大により、キャパシタの蓄積容量の大幅
な増加が可能となる。
【図１】本発明の実施例のＤＲＡＭメモリの平面図
【図２】図１の断面構造図
【図３】本発明の実施例の半導体装置の製造工程図その
１
１
【図４】本発明の実施例の半導体装置の製造工程図その
２
２
【図５】本発明の実施例の半導体装置の製造工程図その
３
３
【図６】本発明の実施例の半導体装置の製造工程図その
４
４
【図７】島状の酸化膜ウオールの形状の効果
【図８】島状の酸化膜ウオールの他の形状の実施例
【図９】従来の蓄積容量を備えた半導体装置の断面構造
図
図
１ 基板 ２ 活性領域 ３ 素子分離用酸化膜 ４ ゲート電極 ５ ６ ゲート酸化膜 ７ ソース、ドレイン ８ 層間絶縁膜 ９ トランジスタ 10 酸化膜ウオール 11 酸化膜ウオール 12 ストレージノードコンタクト 13 ストレージノード 14 キャパシタ誘電膜 15 セルプレート 16 ワード線 17 ビット線 18 ビット線コンタクト 19 ＴＥＯＳ酸化膜 20 ＴＥＯＳ酸化膜 21 フォトレジスト 22 残さ 25 キャパシタセル 29 第１のエッチング領域 30 第２のエッチング領域 31 フォトレジスト
Claims (1)
- 【請求項１】 半導体基板上に形成されたゲート電極
と、前記ゲート電極を挟んで形成されたース、ドレイン
と、前記基板上に形成された素子分離絶縁膜、及び、前
記素子分離絶縁膜上に形成されたワード線と、前記ゲー
ト電極の表面上部に島状の第１の酸化膜ウオールと、前
記ワード線上に形成された島状の第２の酸化膜ウオール
とを有し、前記第１のウオールから前記ソース、または
ドレインのうちの１つと接続し前記第２のウオールまで
延在してウオールの表面を被覆する様に形成されたスト
レージノードとしての第１の導電膜と、前記第１の導電
膜を被覆するように形成されたキャパシタ誘電膜と、前
記キャパシタ誘電膜の表面を被覆して形成されたセルプ
レートとしての第２の導電膜を備えた半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4143899A JPH05343638A (ja) | 1992-06-04 | 1992-06-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4143899A JPH05343638A (ja) | 1992-06-04 | 1992-06-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343638A true JPH05343638A (ja) | 1993-12-24 |
Family
ID=15349654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4143899A Pending JPH05343638A (ja) | 1992-06-04 | 1992-06-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343638A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010272714A (ja) * | 2009-05-22 | 2010-12-02 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| CN115347056A (zh) * | 2022-10-19 | 2022-11-15 | 北京晶澳太阳能光伏科技有限公司 | 太阳能电池 |
-
1992
- 1992-06-04 JP JP4143899A patent/JPH05343638A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010272714A (ja) * | 2009-05-22 | 2010-12-02 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| CN115347056A (zh) * | 2022-10-19 | 2022-11-15 | 北京晶澳太阳能光伏科技有限公司 | 太阳能电池 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20060213 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
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