KR970013366A - 반도체 집적 회로장치의 제조방법 - Google Patents
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Abstract
반도체 집적회로장치의 제조기술에 관한 것으로서, 상층의 배선과 하층의 배선을 절연하는 층간절연막을 평탄할 수 있는 기술을 제공하기 위해, 정보축적용 용량소자의 상부전극을 피복하는 BPSG막상에 형성되는 제1층께의 배선을 주변회로막을 배치하고 메모리 어레이에는 배치하지 않도록 하는 것에 의해 제1층째의 배선을 피복하는 산화실리콘막을 에칭백해서 평탄화할 때 고단차부의 메모리 어레이의 산화실리콘의 에칭백량을 많게 한다. 이러한 것에 의해 메모리 어레이와 주변 회로의 단차를 저감해서 배선이나 접속구멍의 형성을 용이하게 하는 스택 캐패시터 구조를 갖는 DRAM을 얻을 수 있다는 효과가 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도1은 본 발명의 1실시형태인 DRAM을 형성한 반도체의 전체평면도.
Claims (14)
- 상대적으로 단차가 낮은 제1영역과 상대적으로 단차가 높은 제2영역을 갖는 반도체기판상에 다층배선을 형성하는 반도체집적회로장치의 제조방법으로서, (a) 상대적으로 단차가 낮은 제1영역의 제1 절연막상에 제1층 배선을 형성한 후, 상기 제1층 배선을 피복하는 제2 절연막을 제1영역 및 제2영역에 퇴적하는 공정, (b) 상대적으로 단차가 높은 제2영역의 상기 제2 절연막을 에칭백하는 공정, (c) 상기 제2 절연막상에 스핀은 글래스막을 도포하고 계속해서 상기 스핀온글래스막상에 제3 절연막을 퇴적하는 공정 및 (d) 상기 제1영역의 제3 절연막상에 제2층 배선을 형성함과 동시에 상길 제2영역의 제3 절연막상에 제2층 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제1항에 있어서, 상기 스핀온글래스막을 필요에 따라서 에칭백하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제2항에 있어서, 상기 제2 절연막 및 상기 제3 절연막은 플라즈마 CVD법에 의해 퇴적한 산화실리콘막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 반도체기판상에 형성한 메모리셀 선택용 MISFET의 상부에 정보축적용 용량소자를 배치하는 스택 캐패시터 구조의 메모리셀을 구비한 DRAM을 갖는 반도체 집적회로장치의 제조방법으로서, (a)반도체기판상에 메모리셀 선택용 MISFET 및 주변회로의 MISFET를 형성한 후, 상기 메모리셀 선택용 MISFET의 상부에 상기 정보축적용 용량소자를 형성하는 공정, (b)상기 정보축적용 용량소자의 상부에 비트선을 형성한 후 상기 비트선을 피복하는 제1절연막을 퇴적하는 공정, 상기 주변회로의 MISFET의 상층의 상기 제1절연막상에 제1층 배선을 형성한 후, 상기 제1층 배선을 피복하는 제2절연막을 퇴적하는 공정, (d)상기 비트선의 상층의 상기 제2 절연막을 에칭백하는 공정, (e)상기 제2절연막상에 스핀온글래스막을 도포하고, 계속해서 상기 스핀온글래스막상에 제3절연막을 퇴적하는 공정 및 (f)상기 비트선의 상층의 상기 제3 절연막상에 제2층 배선을 형성함과 동시에 상기 주변회로의 MISFET의 상층의 상기 제3 절연막상에 제2층 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 반도체기판상에 형성한 메모리셀 선택용 MISFET의 게이트전극 상부에 비트선을 배치하고, 상기 비트선의 상부에 정보축적용 용량소자를 배치하는 메모리셀을 구비한 DRAM을 갖는 반도체집적회로장치의 제조방법으로서, (a)반도체기판상에 메모리셀 선택용 MISFET 및 주변회로의 MISFET를 형성한 후, 상기 메모리셀 선택용 MISFET의 게이트전극 상부에 비트선을 형성하는 공정, (b)상기 비트선의 상부에 정보축적용 용량소자를 형성한후, 상기 정보축적용 용량소자를 피복하는 제1절연막을 퇴적하는 공정, (c)상기 주변회로의 MISFET의 상층의 상기 제1절연막상에 제1층 배선을 형성한 후, 상기 제1층 배선을 피복하는 제2 절연막을 퇴적하는 공정, (d)상기 정보축적용 용량소자의 상층의 상기 제2 절연막을 에칭백하는 공정, (e)상기 제2절연막상에 스핀온글래스막을 도포하고, 계속해서 상기 스핀온글래스막상에 제3절연막을 퇴적하는 공정 및 (f)상기 정보축적용 용량소자의 상층의 상기 제3 절연막상에 제2층 배선을 형성함과 동시에 상기 주변회로의 MISFET의 상층의 상기 제3 절연막상에 제2층 배선을 형성하는공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제5항에 있어서, 상기 정보축적용 용량소자의 하부전극을 형성하기 위한 패턴은 0.5∼1.5㎛정도로 넓힌 열리 구멍패턴을 갖는 포토마스크를 사용해서 상기 제2절연막을 에칭백하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제6항에 있어서, 상기 제2 절연막의 일부만을 에칭백하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제6항에 있어서, 상기 제2 절연막과 그 하층의 상기 제1 절연막의 일부를 에칭백하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 메모리셀 형성영역과 주변회로 형성영역을 갖는 반도체기판, 상기 메모리셀 형성영역과 형성된 메모리셀 선택용 MISFET와 정보축적용 용량소자로 이루어지는 메모리셀 및 상기 주변회로 영역에 형성된 여러개의 주변회로용 MISFET를 갖는 반도체집적회로장치의 제조방법으로서, (a)상기 메모리셀 형성영역에 여러개의 메모리셀 선택용 MISFET를 상기 주변회로 형성영역에 정보축적용 용량소자를 형성하는 공정, (b)상기 메모리셀 형성영역의 정보축적용 용량소자성 및 상기 주변회로 형성영역의 상기 주변회로용 MISFET상에 제1절연막을 형성하는 공정, (c)상기 주변회로 형성영역만의 상기 제1 절연막상에 여러개의 제1배선을 형성하는 공정, (d)상기 메모리 셀 형성영역 및 주변회로 형성영역에 제2 절연막을 형성하는 공정, (e)상기 주변회로 형성영역을 마스크한 상태에서 상기 메모리셀 형성 영역의 제2절연막을 소정의 막두께만큼 제거하는 공정 및 (f)상기 메모리셀 형성영역 및 주변회로 형성영역에 여러개의 제2배선을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제9항에 있어서, 상기 마스크는 상기 정보축적용 용량소자의 하부전극을 완전히 노출하는 패턴을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제9항에 있어서, 상기 마스크는 정보축적용 용량소자의 상부전극에 접속된 제1배선을 피복하도록 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제9항에 있어서, 상기 메모리셀 선택용 MISFET에 전기적으로 접속되는 비트선을 형성하는 공정을 더 갖고, 상기 비트선은 상기 메모리셀 선택용 MISFET의 게이트 전극상에 위치하고, 상기 정보축적용 용량소자의 하부전극은 상기 비트선에 중첩되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제9항에 있어서, 상기 공정(e)후에 상기 메모리셀 형성영역 및 주변회로형성영역에 제3절연막을 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제9항에 있어서, 상기 공정(e)에 있어서 상기 마스크에서 노출된 부분의 상기 제2절연막은 완전히 제거되고, 상기 제1절연막도 소정의 막두께만큼 제거되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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