KR19990078099A - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
메모리 셀을 여러개 포함하는 반도체 기억 장치에 있어서, 용량 절연막상에 형성되고, 그위에 층간 절연막이 개재되어 형성되는 상층 배선과 접속되는 캐패시터 전극을 포토리소그래피 공정을 거치지 않고, 형성이 가능한 반도체 기억 장치를 제공하는 것으로서,
기판상에 소자 분리 산화막과, 확산층 영역과, 절연막으로 덮여진 배선층을 갖는 메모리 셀을 여러개 포함하는 반도체 기억 장치에 있어서, 절연막에 형성된 개구공을 통해 확산 영역과 접속되는 캐패시터 하부 전극 형성시에, 메모리 셀 어레이에 인접하는 영역에도 캐패시터 하부 전극과 같은 층에, 동시에, 더미로 이루어진 전극을 형성한다. 또한, 이 캐패시터 하부 전극 또는 더미 전극 사이에 있는 홈을 매설하도록 용량 절연막을 개재하여 캐패시터 상부 전극을 형성하며, 더미 전극 사이에 있는 홈에 매설된 캐패시터 상부 전극을, 그 위에 형성되는 층간 절연막의 개구공을 통해 상층 전극과 접속한다.
Description
본 발명은 반도체 기억 장치 및 그 제조 방법에 관한 것으로서, 특히, 기판상층에 축적 용량을 구비한 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
최근, 반도체 기억 장치에서는 미세한 가공의 실현과 함께, 공정의 간략화 및 공정수 삭감에 의한 제조 비용의 절감이 중요한 과제로 되고 있다(예를 들면, 일본국 특허공개공보 제(평)09-186159호 공보, 특허공개공보 제(평)09-205064호 공보 등 참조).
도 9는 종래의 반도체 기억 장치의 일례를 도시한 레이아웃도이고, 도 10은 도 9의 C-D선 단면을 도시한 도이다. 도 11 내지 도 12는 종래의 반도체 기억 장치의 제조 공정을 도시한 공정 단면도이고, 도 9의 C-D선의 단면에 대응하고 있다.
도 11 내지 도 12를 참조하여, 종래의 반도체 기억 장치의 제조 방법을 공정순서로 설명한다.
먼저, 반도체 기판상에 공지된 기술을 사용하여 소자 분리 산화막(2) 및 확산층 영역(3)을 형성한다.
다음에, 전면에 제1 절연막(16)을 퇴적한 후, 소정의 영역에 비트선(4)으로 이루어진 배선층을 형성하고, 그 위에 제2 절연막(17)을 퇴적하여 비트선(4)을 매립한다.
그리고, 도 11에 도시된 바와 같이, 포토리소그래피의 기술을 사용하여, 예를 들면, 상부가 0.2μm 정도, 밑바닥부가 0.15μm 정도인 개구공 직경을 갖는 캐패시터 콘택트(5)를 개구한다.
다음에, 이 개구공에, 예를 들면, 불순물이 도프된 다결정 실리콘을 퇴적하고, 캐패시터 콘택트(5)를 매설한다.
계속해서, 전면에 예를 들면, 불순물이 도프된 다결정 실리콘막을 두께가 0.7μm 정도로 성막한 후에, 포토리소그래피의 기술을 사용하여 패터닝을 실시하여, 캐패시터 콘택트(5)상에 캐패시터 하부 전극(6)을 형성한다.
다음에, 전면에, 예를 들면, 두께가 6nm 정도인 실리콘 질화막으로 이루어진 용량 절연막(9) 및 인 등의 불순물이 도프된 다결정 실리콘막을 성막한 후, 포토리소그래피의 기술을 사용하여, 소정 영역의 다결정 실리콘막을 제거하여, 캐패시터 상부 전극(10)을 형성한다.
이 공정에 있어서, 종래의 기술에서는 캐패시터 상부 전극(10)이 캐패시터 하부 전극(6)을 덮도록 전면에 형성되므로, 이 상태로는 캐패시터 상부 전극(10)과의 전기적 접속없이 캐패시터 상부 전극(10)보다도 하층에 있는 확산층 영역(3) 또는 게이트 전극 또는 비트선(4)과 캐패시터 상부 전극(10)보다도 상층에 있는 상층 배선(11)과의 전기적 접속을 얻을 수 없다.
그래서, 확산층 영역(3) 등에 전기적 접속을 얻기 위한 접속 구멍을 형성하여도 캐패시터 상부 전극(10)과 전기적 접속되지 않은 영역을 확보하기 위해 도 11에 도시된 바와 같은 레지스트 패턴을 형성하고, 반도체 칩 단부의 캐패시터 상부 전극(10)을 제거하는 공정이 필요하게 되어, 제거 후의 캐패시터 상부 전극(10)은 도 9에 도시된 바와 같은 윤곽을 갖는 형상으로 이루어진다.
다음에, 도 12에 도시된 바와 같이, 층간 절연막을 성막한 후, 캐패시터 상부 전극(10)이 신장된 영역에, 포토리소그래피의 기술을 사용하여, 예를 들면, 상부에서 개구공 직경이 0.4μm, 밑바닥부에서 0.35μm 정도인 메탈 콘택트(13)를 형성하기 위한 개구공을 형성한다.
그리고, 예를 들면, 티타늄, 질화 티타늄 및 텅스텐 등의 배선 재료를 성막한 후, 텅스텐 에치 백을 행하여, 텅스텐 플러그(12)를 형성하고, 또한 상층 배선(11)을 형성함으로써, 도 10의 형상을 얻는다.
여기서, 도 10을 참조하여, 종래의 반도체 기억 장치의 구조를 설명하면, 반도체 기판(1)상에 소자 분리 산화막(2) 및 확산층 영역(3)이 있으며, 그 위에 제1 절연막(16)을 통해 비트선(4)이 형성되고, 이 비트선(4)을 덮도록 제2 절연막(17)이 형성되어 있다.
확산층 영역(3)상의 제1 절연막(16) 및 제2 절연막(17)상에는 캐패시터 콘택트(5)를 거쳐, 캐패시터 하부 전극(6)이 형성되고, 확산층 영역(3)에 전기적으로 접속되어 있다.
그리고, 캐패시터 하부 전극(6)을 덮도록 용량 절연막(9)이 형성되며, 그 위에, 캐패시터 상부 전극(10)이 캐패시터 하부 전극(6)을 덮으며, 동시에 상층 배선(11)과 전기적 접속을 얻기 위한 메탈 콘택트가 있는 영역까지 연장되는 구성으로 되어 있다.
그리고, 캐패시터 상부 전극(10)과 상층 배선(11)이 텅스텐 플러그(12)를 통해 전기적으로 접속되어 있다.
상기와 같이, 종래의 반도체 기억 장치의 제조 방법에서는 캐패시터 상부 전극이 캐패시터 하부 전극을 덮도록 전면에 형성되므로, 이 상태로는 캐패시터 상부 전극과의 전기적 접속 없이 캐패시터 상부 전극보다도 하층에 있는 확산층 영역 또는 게이트 전극 또는 비트선과 캐패시터 상부 전극보다도 상층에 있는 상층 배선과의 전기적 접속을 얻을 수 없다. 따라서 확산층 영역 등에 전기적 접속을 얻기 위한 접속 구멍을 형성하여도 캐패시터 상부 전극과 전기적 접속되지 않는 영역을 확보하기 위해 반드시 레지스트 패턴을 형성하고, 메모리 셀 어레이 이외의 캐패시터 상부 전극을 제거하지 않으면 안된다.
따라서, 이 공정에 있어서는 캐패시터 상부 전극의 성막 외에, 레지스트 도포 베이킹, 노광, 현상, 에칭, 레지스트 제거 등의 처리를 하지 않으면 안되고, 비용 절감이 요구되는 반도체 기억 장치에서는 포토리소그래피 공정을 거치지 않고 캐패시터 상부 전극의 형성이 가능하면, 공정수를 줄일 수 있다.
따라서, 본 발명은 상기 기술적 인식에 근거하여 창안된 것으로, 그 목적으로 하는 점은 포토리소그래피 공정을 거치지 않고 캐패시터 상부 전극을 형성 가능하게 함으로써, 공정수를 줄이는 완전히 새로운 반도체 기억 장치의 제조 방법 및 반도체 기억 장치를 제공하는 것에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 기억 장치의 제조 방법의 개요를 기술하면, 반도체 기억 장치를 구성하는 메모리 셀 어레이 근방에, 캐패시터 하부 전극과 동일한 공정으로, 동일 층에 형성된 더미 패턴을 배치하고, 그 위에 절연막을 거쳐서 도전 부재를 퇴적한 후, 이 도전 부재가 캐패시터 하부 전극 또는 더미 패턴의 상부를 덮지 않도록 에치 백하여, 캐패시터 상부 전극을 형성하는 것으로, 보다 상세하게는 아래의 특징을 갖는다.
본 발명은 제1 시점에서, 기판상에 절연막을 개재하여 하부 전극, 용량 절연막, 상부 전극을 갖는 메모리 셀을 여러개 구비하는 메모리 셀 어레이를 갖는 반도체 기억 장치에 있어서, 상기 메모리 셀의 상기 하부 전극과 동일층에 상기 하부 전극과 동일 부재로 이루어진 더미 패턴과, 상기 하부 전극 및 상기 더미 패턴을 덮도록 형성된 용량 절연막과, 상기 하부 전극끼리 사이의 영역에 상기 상부 전극을 갖으며, 상기 더미 패턴상에도 상기 메모리 셀과 같은 용량 절연막 및 상부 전극을 구비하는 것을 특징으로 하는 반도체 기억 장치를 제공한다.
본 발명은 제2 시점에서, 기판상에 절연막을 개재하여 하부 전극, 용량 절연막, 상부 전극을 갖는 메모리 셀을 여러개 구비하는 메모리 셀 어레이를 갖는 반도체 기억 장치의 제조 방법에 있어서, 상기 메모리 셀의 상기 하부 전극 형성시에, 동일 공정으로 상기 하부 전극과 동일 부재로 이루어진 더미 패턴을 형성하고, 상기 메모리 셀 어레이의 상기 하부 전극 및 상기 더미 패턴을 덮도록 용량 절연막을 형성하고, 상기 메모리 셀 어레이의 상기 하부 전극 및 더미 패턴끼리 사이의 영역에 상기 하부 전극 및 상기 더미 패턴의 상부의 모두를 덮지 않도록, 도전 부재를 매설함으로써 상기 상부 전극을 형성하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법을 제공한다.
이하, 본 발명의 실시예 및 그 구체예를 실시예에 의거하여 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치를 도시한 레이아웃도.
도 2는 본 발명의 제1 실시예에 따른 반도체 기억 장치를 도시한 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제조 방법을 공정순서로 도시한 단면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제조 방법을 공정순서로 도시한 단면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제조 방법을 공정순서로 도시한 단면도.
도 6은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제조 방법을 공정순서로 도시한 단면도.
도 7은 본 발명의 제2 실시예에 따른 반도체 기억 장치를 도시한 레이아웃도.
도 8은 본 발명의 제3 실시예에 따른 반도체 기억 장치를 도시한 단면도.
도 9는 종래의 반도체 기억 장치를 도시한 레이아웃도.
도 10은 종래의 반도체 기억 장치를 도시한 단면도.
도 11은 종래의 반도체 기억 장치의 제조 방법을 공정 순서로 도시한 단면도.
도 12는 종래의 반도체 기억 장치의 제조 방법을 공정 순서로 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명*
1: 반도체 기판 2: 소자 분리 산화막
3: 확산층 영역 4: 비트선
5: 캐패시터 콘택트 6: 캐패시터 하부 전극
7: 더미 패턴 8: 마스크 절연막
9: 용량 절연막 10: 캐패시터 상부 전극
11: 상층 배선 12: 텅스텐 플러그
13: 메탈 콘택트 14: 층간 절연막
15a: 레지스트 패턴 15b: 레지스트 패턴
15C: 레지스트 패턴 16: 제1 절연막
17: 제2 절연막
101: 캐패시터 하부 전극(레이아웃도)
102: 더미 패턴(레이아웃도)
103: 캐패시터 콘택트(레이아웃도)
104: 메탈 콘택트(레이아웃도)
105: 캐패시터 상부 전극(레이아웃도)
본 발명에 따른 반도체 기억 장치의 바람직한 일실시예에 있어서, 캐패시터 하부 전극과 동일한 공정으로 동일층에 더미의 하부 전극 패턴(더미 패턴이라 한다)(도 1의 102 또는 도 2의 7)을 설정하여, 더미 패턴 영역에 캐패시터 상부 전극(도 2의 10)과 상층 배선(도 2의 11)과의 전기적 접속을 얻기 위한 접속 구멍(메탈 콘택트)을 형성한다.
상술된 실시예에 관하여 더욱 상세하게 설명하기 위해 도면을 참조하면서 설명한다.
[실시예 1]
본 발명의 제1 실시예에 관하여 아래에 설명한다. 도 1 내지 도 6은 본 발명의 반도체 장치 및 그 제조 방법의 일실시예를 설명하기 위한 도이다.
본 발명의 제1 실시예인 반도체 기억 장치의 제조 방법을 도면 참조하여 설명한다. 도 3 내지 도 6은 도 1의 A-B 단면에 있어서의 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제조 공정을 도시한 단면도이다.
먼저, 반도체 기판상에 공지된 기술을 사용하여 소자 분리 산화막(2) 및 확산층 영역(3)을 형성한다.
다음에, 전면에 제1 절연막(16)을 퇴적한 후, 소정의 영역에 비트선(4)으로 이루어진 배선층을 형성하고, 그 위에 제2 절연막(17)을 퇴적하여 비트선(4)을 매립한다.
그리고, 도 3에 도시된 바와 같이, 포토리소그래피의 기술을 사용하여, 예를 들면, 개구공이 상부가 0.2μm 정도, 밑바닥부가 0.15μm 정도인 캐패시터 콘택트(5)를 개구한다.
다음에, 도 4에 도시된 바와 같이, 전면에 예를 들면, 0.7μm 정도인 불순물이 도프된 폴리실리콘막 및 예를 들면, 막 두께가 0.1μm 정도인 실리콘 산화막을 성막한 후에, 포토리소그래피의 기술을 사용하여 패터닝을 실시하여, 캐패시터 하부 전극(6) 및 더미 패턴(7) 및 마스크 절연막(8)을 형성한다.
계속해서, 도 5에 도시된 바와 같이, 전면에 예를 들면, 6nm 정도의 막 두께를 갖는 실리콘 질화막 및 예를 들면, 0.25μm 정도의 막 두께를 갖는 인 등의 불순물이 도프된 다결정 실리콘막을 성막한 후에, 다결정 실리콘막이 캐패시터 하부 전극(6), 더미 패턴(7) 및 마스크 절연막(8)의 측벽부만에 남도록 에치 백하여, 캐패시터 상부 전극(10)을 형성한다.
본 실시예에서는 퇴적된 다결정 실리콘막을 에치 백하기 위해 캐패시터 상부 전극(10)이 캐패시터 하부 전극(6) 또는 더미 패턴(7)과, 마스크 절연막(8) 사이에 있는 홈의 내부에만 형성된다.
따라서, 상층 배선(11)과 확산층 영역(3) 등을 전기적 접속을 얻기 위한 접속 구멍을 형성하여도 캐패시터 상부 전극(10)과 전기적 접속되지 않은 영역이 확보되어 있기 때문에, 종래 기술에서 예시된 레지스트 패턴을 형성할 필요가 전혀 없다.
즉, 종래 기술과 같이 레지스트 패턴을 형성하여 불필요한 영역의 캐패시터 상부 전극(10)을 제거하지 않더라도, 다결정 실리콘막의 에치 백 처리에 있어서, 필연적으로 캐패시터 상부 전극(10)이 형성된다.
다음에, 도 6에 도시된 바와 같이, 층간 절연막(14)을 형성한 후에, 더미 패턴(7)의 영역에 포토리소그래피의 기술을 사용하여, 예를 들면, 상부가 0.4μm 정도, 밑바닥부가 0.35μm 정도인 개구공 직경을 갖는 메탈 콘택트(13)를 매설하기 위한 개구공을 형성한다.
그리고, 예를 들면, 티타늄, 질화 티타늄 및 텅스텐 등의 배선 재료를 성막한 후, 에치 백을 행하여 텅스텐 플러그(12)를 형성하여 상층 배선(11)과 접속함으로써, 도 2와 같은 형상을 얻는다.
여기서, 도 2를 참조하여, 본 실시예의 구조를 설명하면, 반도체 기판(1)상에 소자 분리 산화막(2) 및 확산층 영역(3)이 있고, 그 위에 제1 절연막(16)을 통해 비트선(4)이 형성되며, 이 비트선(4)을 덮도록 제2 절연막(17)이 적층되어 있다.
확산층 영역(3) 상의 제1 절연막(16) 및 제2 절연막(17)상에는 캐패시터 콘택트(5)를 개재하여 캐패시터 하부 전극(6)이 형성되고, 확산층 영역(3)에 전기적으로 접속되어 있다.
본 실시예에서는 캐패시터 하부 전극(6)과 같은 층에 더미 패턴(7)이 형성되어 있다.
그리고, 캐패시터 하부 전극(6) 및 더미 패턴(7)상에 마스크 절연막(8)이 적층되어 있고, 그 캐패시터 하부 전극(6), 더미 패턴(7) 및 마스크 절연막(8)을 덮도록 용량 절연막(9)이 형성되어 있다.
그리고, 캐패시터 상부 전극(10)이 캐패시터 하부 전극(6)간의 빈틈이 완전히 메워지되고, 또한 캐패시터 하부 전극(6), 더미 패턴(7) 및 마스크 절연막(8)의 측벽부에만 형성되는 구조로 되어 있다.
또한, 더미 패턴(7)의 영역에서 캐패시터 상부 전극(10)과 상층 배선(11)이 텅스텐 플러그(12)를 통해 전기적으로 접속되어 있다.
이 구성을 도 1의 레이아웃도로 설명하면, 어레이형으로 배열되어 있는 캐패시터 하부 전극(101)은 예를 들면, 길이가 0.38μm× 0.98μm 정도로 구성으로 되며, 또한 하부 전극(101)간의 간격은 폭이 0.22μm 정도로 구성되어 있다.
또한, 본 실시예에서는 캐패시터 하부 전극(101)과 동일한 공정으로, 동일층에 형성되는 더미 패턴(102)은 캐패시터 하부 전극(101)과 같은 사이즈(예를 들면, 길이 0.38μm× 0.98μm 정도)로 구성되어 있고, 그 더미 패턴(102)을 걸쳐지도록, 예를 들면, 1변의 길이가 0.4μm 정도인 사이즈의 상층 배선과 전기적 접속을 얻기 위한 접속 구멍(메탈 콘택트 104)이 배치되어 있다.
캐패시터 하부 전극(101)과 더미 패턴(102)과의 차이는 하층에 있는 확산층 영역(3)과 전기적 접속을 얻기 위한 접속 구멍(캐패시터 콘택트103)을 갖고 있느냐 아니냐 라고 하는 점이다.
여기서, 더미 패턴(102)은 본 실시예에서 예시된 형상으로 한정되는 것이 아니고, 예를 들면, 캐패시터 하부 전극(101)의 어레이 주위를 일체로 둘러싸는 형상도 무방하고, 또한 복수의 더미가 어레이형으로 정렬되어도 무방하다. 즉, 캐패시터 하부 전극(101) 사이에 형성된 캐패시터 상부 전극(10)이 메탈 콘택트(104)까지 연장되어 상층 배선(11)과 전기적으로 접속되도록 하는 구조이면 된다.
[실시예 2]
본 발명의 제2 실시예에 관하여 아래에 설명한다. 도 7은 제2 실시예를 예시한 레이아웃도이다.
도 7에 도시된 제2 실시예와, 도 1에 도시된 제1 실시예의 차이는 제1 실시예에서는 더미 패턴(102)이 캐패시터 하부 전극(101)과 동일 형상이던 것에 반해, 본 실시예에서는 도 7에 도시된 바와 같이, 셀 어레이 영역의 연장 방향을 긴변으로 하는 형상인 것이다.
여기서, 더미 패턴(102)의 간격은 다결정 실리콘막을 에치 백하여 캐패시터 상부 전극(10)을 형성하기에 적합한 간격일 필요가 있고, 좁게는 캐패시터 하부 전극(6)의 간격과 같은 정도부터, 넓게는 캐패시터 하부 전극(6)의 간격의 3배 이내정도가 바람직하다.
[실시예 3]〕
본 발명의 제3 실시예에 관하여 아래에 설명한다. 도 8은 제3 실시예를 예시하는 단면도이다.
도 8에 도시된 제3 실시예와, 도 2에 도시된 제1 실시예와의 차이는 제3 실시예에서는 마스크 절연막(8)을 필요로 하지 않는 것이다. 즉, 제1 실시예에서 도 4를 참조하여 설명한 실리콘 산화막의 성막이 불필요하다는 것이다.
이상 설명한 바와 같이, 본 발명에 의하면 아래에 기재된 효과를 발휘한다.
본 발명의 제1 효과는 반도체 기억 장치의 제조를 단축할 수 있고, 공정수의 삭감으로 인해 비용 절감 및 공사기간을 단축할 수 있다는 것이다.
그 이유는 본 발명에서는 캐패시터 하부 전극과 동일 공정으로 같은 층에 더미 패턴을 형성함으로써, 캐패시터 상부 전극의 형성시에, 포토리소그래피 공정을 생략할 수 있기 때문이다.
즉, 캐패시터 상부 전극 형성 공정에 있어서, 퇴적된 다결정 실리콘막을 에치 백하여, 캐패시터 상부 전극이 캐패시터 하부 전극 또는 더미 패턴 사이에 있는 홈의 내부에만 형성되기 때문에, 확산층 영역 등에 전기적 접속을 얻기 위한 접속 구멍을 형성하여도 캐패시터 상부 전극과 전기적 접속되지 않은 영역이 확보되어 있다.
따라서, 포토리소그래피 공정에 의해서 레지스트 패턴을 형성하여, 불필요한 영역의 캐패시터 상부 전극을 제거하지 않아도, 다결정 실리콘막의 에치 백 처리에 있어서, 필연적으로 캐패시터 상부 전극이 형성되기 때문이다.
따라서, 캐패시터 상부 전극 및 층간 절연막의 형성과 메탈 콘택트 형성을 위한 레지스트 도포, 노광 및 현상을 확실하게 행할 수 있기 때문이다.
Claims (14)
- 기판상에 하부 전극을 기둥형으로 형성하고, 그 위에 용량 절연막 및 상부 전극이 형성된 메모리 셀을 여러개 구비한 메모리 셀 어레이를 갖는 반도체 기억 장치의 제조 방법에 있어서,상기 메모리 셀의 상기 하부 전극 형성시에, 동일 공정으로 상기 하부 전극과 동일 부재로 이루어진 더미 패턴을 형성하고,상기 메모리 셀 어레이의 상기 하부 전극 및 상기 더미 패턴상에 상기 용량 절연막을 형성한 후, 상기 메모리 셀 어레이의 상기 용량 절연막으로 덮여진 상기 하부 전극 및 상기 더미 패턴 끼리의 사이의 영역에 도전 부재를 매설함으로써 상기 상부 전극을 형성하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 기판상에 하부 전극을 기둥형으로 형성하고, 그 위에 용량 절연막 및 상부 전극이 형성된 메모리 셀을 여러개 구비한 메모리 셀 어레이를 갖는 반도체 기억 장치의 제조 방법에 있어서,(a) 상기 메모리 셀의 상기 하부 전극 형성시에, 동일 공정으로서 상기 하부 전극과 동일 부재로 이루어진 더미 패턴을 형성하고,(b) 상기 메모리 셀 어레이의 상기 하부 전극 및 상기 더미 패턴을 덮도록 용량 절연막을 형성하고,(c) 상기 메모리 셀 어레이의 상기 용량 절연막으로 덮어진 상기 하부 전극 및 상기 더미 패턴 끼리의 사이의 영역에, 상기 하부 전극 및 상기 더미 패턴의 상부를 완전히 덮지 않도록 도전 부재를 매설함으로써 상기 상부 전극을 형성하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 기판상에 하부 전극, 용량 절연막, 상부 전극이 형성된 메모리 셀을 여러개 구비한 메모리 셀 어레이를 갖는 반도체 기억 장치의 제조 방법에 있어서,(a) 상기 메모리 셀의 상기 하부 전극 형성시에, 동일 공정으로서, 상기 메모리셀 어레이 주연부에 상기 하부 전극과 동일 부재로 이루어진 더미 패턴을 형성하고, 이 때 상기 하부 전극 및 상기 더미 패턴상에 마스크 절연막을 형성하고,(b) 상기 하부 전극과 상기 더미 패턴 어레이와 상기 마스크 절연막을 덮도록 용량 절연막을 형성하고,(c) 상기 메모리 셀 어레이의 상기 하부 전극 및 상기 더미 패턴 끼리의 사이의 영역에, 상기 하부 전극 및 상기 더미 패턴의 상부를 모두 덮지않도록 도전 부재를 매설함으로써 상기 상부 전극을 형성하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제1항에 있어서, 상기 더미 패턴이 상기 하부 전극으로 이루어진 메모리 셀 어레이의 주연부 영역에 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제1항에 있어서, 상기 더미 패턴이 상기 하부 전극으로 이루어진 메모리 셀 어레이의 주위를 둘러싸도록 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제1항에 있어서, 상기 더미 패턴이 상기 하부 전극과, 적어도 높이가 동일한 형상으로 이루어지는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 기판상에 형성된 기둥형의 하부 전극을 구비하며, 상기 하부 전극을 덮도록 용량 절연막 또한 상부 전극을 갖는 메모리 셀을 여러개 구비한 메모리 셀 어레이를 갖는 반도체 기억 장치에 있어서,상기 메모리 셀의 상기 하부 전극과 거의 동일한 높이의, 상기 하부 전극과 동일 부재로 구성된 더미 패턴과,상기 하부 전극 및 상기 더미 패턴을 덮도록 형성된 용량 절연막과,상기 용량 절연막으로 덮여진 상기 하부 전극끼리의 사이의 영역에 매설되는 상기 상부 전극을 갖고,상기 더미 패턴상에도 상기 메모리 셀과 같은 용량 절연막 및 상부 전극을 구비하는 것을 특징으로 하는 반도체 기억 장치.
- 기판상에 형성된 기둥형의 하부 전극을 구비하며, 상기 하부 전극을 덮도록 용량 절연막 또한 상부 전극을 갖는 메모리 셀을 여러개 구비한 메모리 셀 어레이를 갖는 반도체 기억 장치에 있어서,상기 메모리 셀의 상기 하부 전극과 거의 동일한 높이의, 상기 하부 전극과 동일 부재로 구성되는 더미 패턴과,상기 하부 전극 및 상기 더미 패턴을 덮도록 형성되는 용량 절연막과,상기 용량 절연막으로 덮여진 상기 하부 전극끼리의 사이의 영역에 매설되는 상기 상부 전극을 갖고,상기 더미 패턴상에도 상기 메모리 셀과 같은 용량 절연막 및 상부 전극을 구비하며, 동시에 상기 더미 패턴의 상기 상부 전극이 층간 절연막을 통해 상층 배선에 접속되는 것을 특징으로 하는 반도체 기억 장치.
- 기판상에 형성된 기둥형의 하부 전극을 구비하며, 상기 하부 전극을 덮도록 용량 절연막 또한 상부 전극을 갖는 메모리 셀을 여러개 구비한 메모리 셀 어레이를 갖는 반도체 기억 장치에 있어서,상기 메모리 셀의 상기 하부 전극과 거의 동일한 높이의, 상기 하부 전극과 동일 부재로 이루어진 더미 패턴과,상기 하부 전극과 상기 더미 패턴상에 형성되며, 상기 하부 전극 및 상기 더미 패턴 형성용 마스크 절연막과,상기 하부 전극과 상기 더미 패턴과 상기 마스크 절연막을 덮도록 형성되는 용량 절연막과,상기 용량 절연막으로 덮여진 상기 하부 전극 끼리의 사이의 영역에 매설되는 상기 상부 전극을 갖고,상기 더미 패턴상에도 상기 메모리 셀과 같은 마스크 절연막과 용량 절연막과 상부 전극을 구비하며, 동시에 상기 더미 패턴의 상기 상부 전극이 층간 절연막을 통해 상층 배선에 접속되는 것을 특징으로 하는 반도체 기억 장치.
- 제7항에 있어서, 상기 더미 패턴이 상기 하부 전극으로 이루어진 메모리 셀 어레이의 주연부 영역에 형성되는 것을 특징으로 하는 반도체 기억 장치.
- 제7항에 있어서, 상기 더미 패턴이 상기 하부 전극으로 이루어진 메모리 셀 어레이의 주위를 둘러싸도록 형성되는 것을 특징으로 하는 반도체 기억 장치.
- 제7항에 있어서, 상기 더미 패턴이 상기 하부 전극과 적어도 높이가 동일한 형상으로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
- 제7항에 있어서, 서로 인접한 상기 패턴의 간격(「A」라고 함)은 상기 메모리 셀 어레이의 서로 인접한 상기 제1 전극의 간격(「B」라고 함)에 대하여 소정의 관계를 갖는 것을 특징으로 하는 반도체 기억 장치.
- 제13항에 있어서, 상기 A와 B가 B≤A≤3×B의 관계를 갖는 것을 특징으로 하는 반도체 기억 장치.
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