JP3759367B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は，半導体装置に係り，特にＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）型ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来，半導体記憶装置として，ＤＲＡＭが広く使用されている。ＤＲＡＭは，一つのトランジスタ素子と一つのキャパシタ素子とでメモリセルが構成されている。このため，ＤＲＡＭは，高集積化が容易であり，かつ製造コストが安いので，メモリを大量に使用する各種コンピュータのメインメモリなどに広く使用されている。また，最近，半導体記憶装置の製造工程では，半導体記憶装置の超高集積化が技術的要求項目の一つに挙げられている。かかる技術的要求を達成するために，ＤＲＡＭのメモリセル構造としてＣＯＢ構造が提案されている。ＣＯＢ構造は，キャパシタ素子がビット線上に形成されるので，セル面積を縮小化でき，半導体記憶装置の超高集積化を達成することが可能である。
【０００３】
また，最近，半導体装置に単独に形成される抵抗体の数を減少させて，半導体記憶装置の集積度をさらに高める技術が提案されている。例えば，上記ＣＯＢ型ＤＲＡＭでは，キャパシタ素子を構成する導電層をメモリセルの周辺部まで形成し，該導電層を抵抗体としても共用する。ここで，かかる構造を有するＣＯＢ型ＤＲＡＭのメモリ部１０の製造方法について，図１２を参照しながら説明する。なお，図１２（ａ）は，従来のメモリ部１０のメモリセル部の概略的な断面図である。また，図１２（ｂ）は，従来のメモリ部１０のメモリセル周辺部の概略的な断面図である。
【０００４】
まず，図１２（ａ）および図１２（ｂ）に示すように，半導体基板２２に形成された第１絶縁層（層間絶縁膜）２６上に，キャパシタ素子１６を構成する第４導電層（ゲート電極）１６ｂを形成する。この際，すでに第１導電層１８，第２導電層２０，不図示の第３導電層などの各種素子が形成されている。また，第１絶縁層２６には，トランジスタ素子や図１２（ｂ）に示すキャパシタ素子１６が内装されている。また，第４導電層１６ｂは，図１２（ａ）に示すメモリセル部から図１２（ｂ）に示すメモリセル周辺部に渡り形成する。また，図１２（ｂ）に示すメモリセル周辺部に形成された第４導電層１６ｂは，抵抗体として使用される。次いで，図１２（ａ）および図１２（ｂ）に示すように，第４導電層１６ｂが形成された第１絶縁層２６上に第２絶縁層３０を形成し，該第２絶縁層３０を平坦化する。その後，図１２（ｂ）に示すように，第２絶縁層３０に第４導電層１６ｂに接続される開口部（コンタクトホール）３４を形成する。開口部３４は，メモリセル周辺部，かつ第１絶縁層２６に内装されたトランジスタ素子を構成する第２導電層２０の上方に配置される。
【０００５】
次いで，開口部３４の内壁に，例えばＴｉ層を形成した後，ＲＴＮ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｎｉｔｒｉｄａｔｉｏｎ）処理によりＴｉ層を窒化させて，ＴｉＮから成る金属層（バリアメタル層）３６を形成する。この際，開口部３４の底部では，第４導電層１６ｂの構成材料，例えばポリシリコンとＴｉとが反応して，Ｔｉシリサイド合金が形成される。Ｔｉシリサイド合金は，第４導電層１６ｂと配線層（埋め込み電極）３８との間の寄生抵抗の抑制に寄与する。次いで，開口部３４内に所定金属を埋め込み，配線層３８を形成する。配線層３８は，第４導電層１６ｂを抵抗体として使用する場合の電極を兼ねている。なお，図１２（ａ）中，符号１６ａと１６ｃは，それぞれキャパシタ素子１６を構成する下部電極とキャパシタ絶縁膜である。また，符号２３は，ゲート酸化膜である。また，符号２４は，フィールド酸化膜である。
【０００６】
【発明が解決しようとする課題】
しかしながら，上記従来の技術では，図１２（ｂ）に示すように，開口部３４下方の第１絶縁層２６に第２導電層２０が配置されている。このため，第１絶縁層２６は，開口部３４の形成部分で，第２導電層２０の厚みにより盛り上がる。さらに，第４導電層１６ｂも，開口部３４の形成部分では，第１絶縁層２６の表面形状に沿って平坦ではない。また，第２絶縁層３０は，実装上等の理由により，一般的に平坦化される。従って，第２絶縁層３０の開口部３４形成部分は，その周囲よりも厚みが薄くなり，結果的に開口部３４のアスペクト比が低くなって深さが浅くなる。
【０００７】
開口部３４の深さが浅くなると，図１３（ａ）に示すように，Ｔｉ層形成時にＴｉが開口部３４底部に堆積し易くなり，厚いＴｉ層３６ａが形成される。ＲＴＮ処理時には，Ｔｉ膜３６ａの表面は窒化されるが，その内部は第４導電層１６ｂを構成するポリシリコンと反応してＴｉシリサイド合金が形成される。この際，ＴｉとＳｉとが反応してＴｉＳｉが形成されると，Ｔｉよりも体積が２１％程度減少する。また，Ｔｉと２Ｓｉとが反応してＴｉＳｉ２が形成されると，Ｔｉよりも体積が２４％程度減少する。このため，第４導電層１６ｂと金属層３６は，図１３（ｂ）に示すように，Ｔｉシリサイド合金の形成部分，すなわち開口部３４底部で収縮し，空洞４０が形成される。その結果，金属層３６や第４導電層１６ｂと，配線層３８との間のコンタクト抵抗が高抵抗化する。なお，図１３（ａ）は，従来のメモリ部１０のメモリセル周辺部のＲＴＮ処理前の状態を示す概略的な断面図である。また，図１３（ｂ）は，従来のメモリ部１０のメモリセル周辺部のＲＴＮ処理後の状態を示す概略的な断面図である。
【０００８】
本発明は，従来の技術が有する上記問題点に鑑みて成されたものであり，本発明の目的は，上記問題点およびその他の問題点を解決することが可能な，新規かつ改良された半導体装置およびその製造方法を提供することである。
【０００９】
【課題を解決するための手段】
上記問題点を解決するために，本発明の第１の観点によれば，第１の導電層と，内部に第１の導電層を有し，第１の導電層の厚みにより，第１の導電層上部で表面に凸領域を有する第１の絶縁層と，第１の絶縁層上に第１の導電層を跨ぐように第１の導電層上部に選択的に形成される第２の導電層と，第２の導電層及び第１の絶縁層上に，平坦化された表面を有して形成される第２の絶縁層と，第１の導電層と第２の導電層とが交差する領域の第２の絶縁層上に選択的に形成される第３の絶縁層と，第１の導電層と第２の導電層とが交差する領域に形成され，第２の絶縁層と第３の絶縁層とを貫通し第２の導電層へ達する開口部と，を備えることを特徴とする半導体装置が提供される。
【００１０】
本発明によれば，開口部を開口する第２の絶縁層上に，第２の絶縁層とは個別独立した第３の絶縁層が形成される。かかる構成により，開口部を第３の絶縁層の厚み分，深く形成できる。このため，例えば第２の導電層をポリシリコン層から構成し，開口部の内壁にＴｉ層を熱窒化処理して得られるＴｉＮ層から成る金属層から形成する場合，以下の効果が得られる。すなわち，本発明によれば，開口部を深く形成できるので，Ｔｉ層の形成時に，開口部の底部にＴｉが過度に堆積し難くなる。かかる構成により，Ｔｉ層の熱窒化（ＲＴＮ）処理によりＴｉＮ層から成る金属層を形成しても，Ｔｉ層とポリシリコンから成る第２の導電層との間でシリサイド化される部分が少なくなる。このため，Ｔｉ層や第２の導電層が収縮し難くなり，体積の減少を抑えることができる。その結果，金属層と第２の導電層との間に空洞が形成されず，開口部内に金属層を介して形成される配線層と第２の導電層との間のコンタクト抵抗の高抵抗化を抑制できる。
【００１１】
さらに，第３の絶縁層を開口部のアスペクト比が０．６以上になる厚みを有するように形成することが好ましい。発明者の知見によれば，開口部のアスペクト比が０．６以上であれば，開口部の底部に上記Ｔｉが過度に堆積しなくなる。このため，金属層形成時に，金属層や第２の導電層の収縮および空洞化を確実に抑えることができる。また，かかる構成により，金属層を形成しても，金属層の機能，例えばバリアメタル層としての機能を維持できる。その結果，第２の導電層と配線層との間のコンタクト抵抗の高抵抗化をさらに抑制できる。なお，本明細書中において，アスペクト比とは，開口部（開孔部）の断面幅（内径）と深さとの比であり，断面幅をａとし，深さをｂとすると，「アスペクト比＝ｂ／ａ」で表される式から求められる。
【００１２】
また，本発明の第２の観点によれば，第１の導電層と，内部に第１の導電層を有し，第１の導電層の厚みにより，第１の導電層上部で表面に凸領域を有する第１の絶縁層と，第１の絶縁層上に第１の導電層を跨ぐように第１の導電層上部に選択的に形成される第２の導電層と，第２の導電層及び第１の絶縁層上に形成され，第１の導電層と第２の導電層とが交差する領域に部分的に上方に突出した張り出し部を有する第２の絶縁層と，第１の導電層と第２の導電層とが交差する領域に形成され，第２の絶縁層の張り出し部を貫通し第２の導電層へ達する開口部と，を備えることを特徴とする半導体装置が提供される。
【００１３】
本発明によれば，第２の絶縁層の開口部を開口する部分に張り出し部が形成される。かかる構成により，開口部を張り出し部の厚み分，深く形成できる。この際，さらに第２の絶縁層を張り出し部の形成部分で，開口部のアスペクト比が０．６以上になる厚みを有するように形成することが好ましい。その結果，上述した理由により，第２の導電層と配線層との間のコンタクト抵抗の高抵抗化を防止できる。また，本発明によれば，第２の絶縁層上に新たな絶縁層等を形成する必要がない。その結果，製造コストの上昇を抑え，かつ製造時間の短縮を図ることができる。
【００１６】
また，本発明の第３の観点によれば，第１の導電層と，内部に第１の導電層を有し，第１の導電層の厚みにより，第１の導電層上部で表面に凸領域を有する第１の絶縁層と，第１の絶縁層上に第１の導電層を跨ぐように第１の導電層上部に選択的に形成される第２の導電層と，第２の導電層及び第１の絶縁層上に，平坦化された表面を有して形成される第２の絶縁層と，第１の導電層から１．５μｍ以上離間して第２の絶縁層を貫通形成され，第２の導電層へ達する開口部と，を備えることを特徴とする半導体装置が提供される。
【００１７】
本発明によれば，開口部を第１の導電層から上記距離以上離れた第２の絶縁層に形成する。発明者の知見によれば，第１の絶縁層は，第１の導電層から１．５μｍ以上離れれば，第１の導電層の厚みの影響を受けず，上面が盛り上がずに実質的に平坦となる。このため，開口部の形成部分では，第２の絶縁層の厚みが薄くならず，所定の膜厚を確保できる。この際，さらに第２の絶縁層を開口部のアスペクト比が０．６以上になる厚みを有するように形成することが好ましい。
その結果，上記所定深さあるいはアスペクト比の開口部を形成できる。また，本発明によれば，開口部の形成位置を変更したので，第２の絶縁層の形状変更や新たな絶縁層の形成を伴うことがない。その結果，既存の製造工程および製造装置を活用でき，製造コストの上昇をさらに抑制できる。
【００１８】
さらに，第１の導電層の下方に第１の絶縁層を介して第３の導電層を配置し，開口部を第１の導電層と第３の導電層から１．５μｍ以上離間した第２の絶縁層に形成することが好ましい。さらに，第３の導電層をフィールド絶縁層上に形成し，開口部を第１の導電層と第３の導電層とフィールド絶縁層から１．５μｍ以上離間した第２の絶縁層に形成することが好ましい。かかる構成によれば，開口部の深さをより深くあるいはアスペクト比をより高くすることができる。
【００１９】
また，本発明の第４の観点によれば，内部に第１の導電層を有し，第１の導電層の厚みにより，第１の導電層上部で表面に凸領域を有する第１の絶縁層を形成する工程と，第１の絶縁層上に，第１の導電層を跨ぐように第１の導電層上部に選択的に第２の導電層を形成する工程と，第２の導電層及び第１の絶縁層上に，表面が平坦化された第２の絶縁層を形成する工程と，第１の導電層と第２の導電層とが交差する領域の第２の絶縁層上に，選択的に第３の絶縁層を形成する工程と，第１の導電層と第２の導電層とが交差する領域に，第２の絶縁層と第３の絶縁層とを貫通し第２の導電層へ達する開口部を形成する工程と，を含むことを特徴とする半導体装置の製造方法が提供される。本発明によれば，上述した第１の観点の発明にかかる半導体装置を形成することができる。この際，さらに第３の絶縁層を形成する工程として，第３の絶縁層を開口部のアスペクト比が０．６以上になる厚みに形成する工程を行うことが好ましい。
【００２０】
また，本発明の第５の観点によれば， 内部に第１の導電層を有し，第１の導電層の厚みにより，第１の導電層上部で表面に凸領域を有する第１の絶縁層を形成する工程と，第１の絶縁層上に，第１の導電層を跨ぐように第１の導電層上部に選択的に第２の導電層を形成する工程と；第２の導電層及び第１の絶縁層上に，第１の導電層と第２の導電層とが交差する領域に部分的に上方に突出した張り出し部を有する第２の絶縁層を形成する工程と，第１の導電層と第２の導電層とが交差する領域に，第２の絶縁層の張り出し部を貫通し第２の導電層へ達する開口部を形成する工程と，を含むことを特徴とする半導体装置の製造方法が提供される。本発明によれば，上述した第２の観点の発明にかかる半導体装置を形成することができる。この際，さらに第２の絶縁層を形成する工程として，第２の絶縁層を張り出し部の形成部分で，開口部のアスペクト比が０．６以上になる厚みに形成する工程を行うことが好ましい。
【００２２】
また，本発明の第６の観点によれば， 内部に第１の導電層を有し，第１の導電層の厚みにより，第１の導電層上部で表面に凸領域を有する第１の絶縁層を形成する工程と，第１の絶縁層上に，第１の導電層を跨ぐように第１の導電層上部に選択的に第２の導電層を形成する工程と，第２の導電層及び第１の絶縁層上に，表面が平坦化された第２の絶縁層を形成する工程と，第１の導電層から１．５μｍ以上離間するとともに，第２の絶縁層を貫通し第２の導電層へ達する開口部を形成する工程と，を含むことを特徴とする半導体装置の製造方法が提供される。本発明によれば，上述した第３の観点の発明にかかる半導体装置を形成することができる。この際，さらに第２の絶縁層を形成する工程として，第２の絶縁層を開口部のアスペクト比が０．６以上になる厚みに形成する工程を行うことが好ましい。
【００２３】
さらに，第１の絶縁層の形成前に第１の導電層の下方に配置される第３の導電層を形成する工程を行い，開口部を形成する工程として開口部を第１の導電層と第３の導電層から１．５μｍ以上離間した第２の導電層上の第２の絶縁層に形成する工程を行うことが好ましい。さらに，第３の導電層を形成する前にフィールド絶縁層を形成する工程と，フィールド絶縁層上に第３の導電層を形成する工程とを行い，開口部を形成する工程として開口部を第１の導電層と第３の導電層と第３の絶縁層から１．５μｍ以上離間した第２の導電層上の第２の絶縁層に形成する工程を行うことが好ましい。かかる構成によれば，開口部の深さをより深くあるいはアスペクト比をより高くすることができる。
【００２４】
【発明の実施の形態】
以下に，添付図面を参照しながら本発明にかかる半導体装置およびその製造方法をＣＯＢ型ＤＲＡＭおよびその製造方法に適用した好適な実施の形態について，詳細に説明する。なお，以下の各実施の形態において，略同一の機能および構成を有する構成要素については，同一の符号を付することにより，重複説明を省略する。
【００２５】
（第１の実施の形態）
まず，図１〜図６を参照しながら，第１の実施の形態のＣＯＢ型ＤＲＡＭのメモリ部１００の構成について説明する。なお，図１は，メモリ部１００のメモリセル部を示す概略的な平面図である。図２は，メモリ部１００のメモリセル周辺部を示す概略的な平面図である。図３（ａ），図４（ａ）および図５（ａ）は，メモリ部１００のメモリセル部１２を図１に示すＡ−Ａ線に沿う平面において切断した概略的な断面図である。図３（ｂ），図４（ｂ），図５（ｂ），図６（ａ）〜図６（ｃ）は，メモリ部１００のメモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【００２６】
本実施の形態にかかるメモリ部１００は，図１に示すように，半導体基板２２上にマトリクス状に配置されたメモリセル群を構成するメモリセル部１２を備えている。また，メモリセル部１２は，不図示のトランジスタ部（素子）と，図１および図３（ａ）に示すキャパシタ部（素子）１６から構成されている。
【００２７】
トランジスタ部は，例えばＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタから成り，図１および図３（ａ）に示すように，導電層１８と第１の導電層２０を備えている。導電層１８は，例えばワード線を成しており，図３（ａ）に示すように，半導体基板２２上にフィールド酸化膜２４またはゲート酸化膜２３を介して形成されている。また，半導体基板２２上には，第１の絶縁層２６が形成され，導電層１８やフィールド酸化膜２４を覆っている。また，第１の導電層２０は，例えばビット線を成しており，図３（ａ）および図３（ｂ）に示すように，第１の絶縁層２６内の第３の導電層１８上方に配置されている。
【００２８】
また，キャパシタ部１６は，図１および図３（ａ）に示すように，各導電層１８間の第１の絶縁層２６に形成されたセルラインコンタクト２８内に形成されている。また，キャパシタ部１６は，図３（ａ）に示すように，下部電極（ストレージノード）１６ａと第２の導電層（セルプレート電極（上部電極））１６ｂとでキャパシタ絶縁膜１６ｃを挟持して成る。下部電極１６ａおよび第２の導電層１６ｂは，導電性材料，例えばポリシリコンから構成されている。また，キャパシタ絶縁膜１６ｃは，絶縁性材料，例えばＳｉＮ（Ｓｉ３Ｎ４）から構成されている。
【００２９】
また，第２の導電層１６ｂは，図１および図３（ａ）に示すメモリセル部１２のキャパシタ部１６に加え，図２および図３（ｂ）に示すメモリセル周辺部に渡り形成される。また，第２の導電層１６ｂは，例えばＣＶＤ法により第１の絶縁層２６上にポリシリコン膜を形成した後，フォトリソエッチングによりパターニングして形成される。また，図２および図３（ｂ）に示すメモリセル周辺部に形成された第２の導電層１６ｂは，抵抗体として使用される。また，メモリセル周辺部では，図２に示すように，第２の導電層１６ｂの下方に第１の導電層２０がランダムに配置され，第２の導電層１６ｂが第１の導電層２０上方を通過する。
【００３０】
また，第２の導電層１６ｂの形成後，基板表面の平坦化および第２の導電層１６ｂに接続する配線層３８の形成を行う。まず，図４（ａ）および図４（ｂ）に示すように，第２の導電層１６ｂが形成された第１の絶縁層２６上に，ＣＶＤ法により，例えばＢＰＳＧ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）から成る第２の絶縁層３０を形成する。第２の絶縁層３０は，例えば１２００ｎｍ〜１８００ｎｍの厚み成膜される。その後，第２の絶縁層３０をドライフローする。次いで，第２の絶縁層３０上にＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）を，例えば４００ｎｍ〜５００ｎｍの厚みで塗布後，ベークしてＳＯＧから成る被膜３２を形成する。次いで，図５（ａ）および図５（ｂ）に示すように，被膜３２および第２の絶縁層３０をエッチバックする。この際，被膜３２は除去され，第２の絶縁層３０の露出面が平坦化される。
【００３１】
次いで，本実施の形態の特徴的な工程を行う。まず，図６（ａ）に示すように，第２の絶縁層３０上に，ＣＶＤ法により，第３の絶縁層１０２を形成する。第３の絶縁層１０２は，例えば第２の絶縁層３０と同一の材料であるＢＰＳＧから構成される。また，第３の絶縁層１０２は，所定深さの開口部１０４を形成可能な厚みに成膜される。該開口部１０４の深さは，後述の工程で開口部１０４底部に堆積するＴｉ層３６ａが，ＲＴＮ処理時に第２の導電層１６ｂと金属層３６との間に空洞４０が形成されない程度の厚みになるように設定される。かかる条件を満たす開口部１０４は，上述したように，アスペクト比が０．６以上の時に形成される。従って，開口部１０４の深さは，例えば開口部１０４の断面幅（内径）が０．６μｍであれば，３６０ｎｍ以上となる。ただし，第２の導電層１６ｂと第３の絶縁層１０２との間には，第２の絶縁層３０が介装されている。従って，第３の絶縁層１０２は，第１の導電層２０の上方に配された第２の絶縁層３０の厚みがエッチバック後に例えば１００ｎｍである場合，２６０ｎｍ以上の厚みに成膜する。
【００３２】
次いで，第３の絶縁層１０２上に不図示のフォトレジスト膜を形成する。この際，フォトレジスト膜は，開口部１０４を形成する第２の導電層１６ｂ上方に配置する。その後，フォトレジスト膜をマスクとして，ドライエッチング処理を行い，図６（ｂ）に示すように，第３の絶縁層１０２をパターニングする。かかる構成により，第２の絶縁層３０上の第２の導電層１６ｂ上方に，第３の絶縁層１０２が形成される。
【００３３】
次いで，第２および第３の絶縁層３０，１０２に，図６（ｃ）に示すように，第２の導電層１６ｂに接続される開口部１０４を形成する。開口部１０４は，フォトリソエッチングにより，第２の導電層１６ｂが露出するように形成される。また，開口部１０４は，第２および第３の絶縁層３０，１０２の厚みにより，０．６以上のアスペクト比を有し，３６０ｎｍ以上の深さに形成される。次いで，開口部１０４の内壁面および周辺部に，例えばＣＶＤ法により，金属層の構成材料，例えばＴｉ膜３６ａを６０ｎｍ〜１２０ｎｍの厚みに成膜する。その後，Ｔｉ膜３６ａを，ＲＴＮ処理により表面を窒化させて，ＴｉＮから成る金属層３６を形成する。同時に，第２の導電層１６ｂを構成するポリシリコンとＴｉとを反応させて，開口部１０４底部にＴｉシリサイド合金を形成する。次いで，開口部１０４内に，例えばＣＶＤ法によりＷを埋め込み，フォトリソエッチングによりパターニングして配線層３８を形成する。
【００３４】
以上のように，本実施の形態によれば，開口部１０４を第２および第３の絶縁層３０，１０２を介して形成する。かかる構成により，開口部１０４の深さを，第３絶縁層１０２の厚み分，従来の開口部３４よりも深くできる。このため，開口部１０４底部に厚いＴｉ膜３６ａが形成されず，ＲＴＮ処理時に第２の導電層１６ｂや金属層３６に空洞４０が形成されることがない。その結果，第２の導電層１６ｂや金属層３６と，配線層３８との間のコンタクト抵抗を高抵抗化を抑えることができる。
【００３５】
（第２の実施の形態）
次に，図７を参照しながら，本発明の第２の実施の形態のメモリ部２００について説明する。なお，図７（ａ），図７（ｂ）および図７（ｃ）は，メモリ部２００のメモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【００３６】
本実施の形態にかかるメモリ部２００を形成する場合には，まず上記メモリ部１００と同様に，図３〜図４に示す第２の絶縁層２０２および被膜３２を形成した後，図５に示すように第２の絶縁層２０２のエッチバックを開始する。
【００３７】
エッチバック開始後，上記第１の実施の形態とは異なり，第２の絶縁層２０２が第２の導電層１６ｂの上方でアスペクト比が０．６以上の開口部１０４を形成できる厚み，例えば３６０ｎｍになった際に，エッチバックを一旦停止する。次いで，図７（ａ）に示すように，第２の導電層１６ｂ上方の第２の絶縁層２０２上にフォトレジスト膜２０４を形成する。その後，再びエッチバックを開始し，フォトレジスト膜２０４が形成されている部分以外の第２の絶縁層２０２の平坦化を行う。次いで，図７（ｂ）に示すように，フォトレジスト膜２０４を除去する。かかる構成により，第２の絶縁層２０２のフォトレジスト膜２０４が形成されている部分は，エッチバックされず，上記厚みが維持される。その結果，第２の絶縁層２０２に，上記深さの開口部２０６を形成可能な張り出し部２０２ａが形成される。
【００３８】
次いで，第２の絶縁層２０２の張り出し部２０２ａ形成部分に，図７（ｃ）に示すように，開口部２０６を形成する。開口部２０６は，上記メモリ部１００の形成工程と同様に，フォトリソエッチングにより形成される。また，開口部２０６は，第２の絶縁層２０２の張り出し部２０２ａの厚みにより，０．６以上のアスペクト比を有し，３６０ｎｍ以上の深さに形成される。次いで，上記メモリ部１００と同様に図６（ｃ）に示す工程を行い，開口部２０６内壁面に金属層３６を形成した後，開口部２０６内に配線層３８を形成する。
【００３９】
以上のように，本実施の形態によれば，第２の絶縁層２０２の張り出し部２０２ａの形成部分に開口部２０６を形成する。かかる構成により，上記第１の実施の形態と同様に，所定深さの開口部２０６を形成できる。また，本実施の形態によれば，張り出し部２０２ａを第２の絶縁層２０２と一体形成するので，第２の絶縁層２０２上に新たな絶縁層を形成する必要がない。その結果，製造コストの削減および製造時間の短縮を達成することができる。
【００４０】
（第３の実施の形態）
次に，図８を参照しながら，本発明の第３の実施の形態のメモリ部３００について説明する。なお，図８（ａ）および図８（ｂ）は，メモリ部３００のメモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【００４１】
本実施の形態にかかるメモリ部３００を形成する場合には，まず上記メモリ部１００と同様に，図３〜図５に示す工程を行い，第２の絶縁層３０表面を平坦化する。ただし，第２の導電層１６ｂは，上記第１および第２の実施の形態とは異なり，メモリセル周辺部では第１の導電層２０などの各種素子が形成されている領域以外に形成されている。このため，第２の導電層１６ｂと半導体基板２２との間に配される第１の絶縁層２６には，第１の導電層２０を初めとする各種素子が形成されていない。また，第２の絶縁層３０は，図８（ａ）に示すように，第２の導電層１６ｂ上の部分では，後述の開口部３０２のアスペクト比が０．６以上になる厚み，例えば上記第１〜第２の実施の形態と同様に３６０ｎｍ以上の厚みに形成されている。
【００４２】
次いで，第２の絶縁層３０のメモリセル周辺部に，フォトリソエッチングにより，第２の導電層１６ｂに接続される開口部３０２を形成する。本実施の形態では，すでに説明したように，上記第１および第２の実施の形態とは異なり，開口部３０２下方の第１の絶縁層２６に第２の導電層２０などの厚みを有する各種素子が配置されていない。また，開口部３０２が形成される部分では，第２の絶縁層３０が上記厚みに設定されている。このため，開口部３０２は，０．６以上のアスペクト比で，例えば３６０ｎｍ以上の深さに形成される。次いで，図８（ｂ）に示すように，図６（ｃ）に示すメモリ部１００の形成工程と同様に，開口部３０２の内壁に金属層３６を形成し，開口部３０２内に配線層３８を形成する。
【００４３】
以上のように，本実施の形態によれば，上記所定深さの開口部３０２を形成する場合でも，第２の絶縁層３０上に他の絶縁層を形成したり，あるいは第２の絶縁層３０をパターニングする必要がない。このため，製造コストを抑制し，製造時間を短縮できる。また，本実施の形態によれば，従来の製造工程からの変更点が少ないため，既存の製造工程および製造設備を活用することができる。また，配線層３８周辺の第２の絶縁層３０表面に段差部が形成されず，第２の絶縁層３０の表面を完全に平坦化できる。その結果，配線層３８形成時のフォトリソマージンを従来の製造工程よりも向上させることができる。
【００４４】
（第４の実施の形態）
次に，図９を参照しながら，本発明の第４の実施の形態メモリ部４００について説明する。なお，図９（ａ）および図９（ｂ）は，メモリ部４００のメモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【００４５】
本実施の形態にかかるメモリ部４００を形成する場合には，まず上記メモリ部１００と同様に，図３〜図５に示す工程を行い，第２の絶縁層３０表面を平坦化する。この際，第２の絶縁層３０は，図９（ａ）に示すように，開口部４０２の形成部分で，開口部４０２のアスペクト比が０．６以上になる厚み，例えば３６０ｎｍ以上の厚みに成膜されている。
【００４６】
次いで，第２の絶縁層３０に，フォトリソエッチングにより第２の導電層１６ｂに接続される開口部４０２を形成する。ただし，第２の導電層１６ｂの下方には，上記第３の実施の形態とは異なり，また第１および第２の実施の形態と同様に，第１の導電層２０が配置されている。このため，第２の絶縁層３０の厚みは，第１の導電層２０上方でその周辺領域よりも薄くなっている。そこで，本実施の形態では，開口部４０２を第２の絶縁層３０が上記所定厚みになる位置に形成する。かかる位置は，上述したように，第１の導電層２０から１．５μｍ（図９中Ｌ）以上離れた位置である。従って，開口部４０２は，第１の導電層２０から１．５μｍ以上離れた第２の絶縁層３０に形成する。
【００４７】
次いで，図９（ｂ）に示すように，メモリ部１００の図６（ｃ）に示す工程と同様に，開口部４０２の内壁に金属層３６を形成した後，開口部４０２内に配線層３８を形成する。
【００４８】
以上のように，本実施の形態によれば，所定深さの開口部４０２を形成しても，第３の実施の形態と同様に，第２の絶縁層３０上に他の絶縁層を形成したり，あるいは第２の絶縁層３０をパターニングする必要がない。このため，製造コストを抑制し，製造時間を短縮できる。さらに，従来の製造工程からの変更点が少ないため，既存の製造工程および製造設備を活用することができる。さらにまた，配線層３８周辺の第２の絶縁層３０表面を平坦化でき，配線層３８形成時のフォトリソマージンを向上させることができる。
【００４９】
また，本実施の形態の他の形態としては，図１０に示すメモリ部５００や図１１に示すメモリ部６００がある。なお，図１０（ａ）および図１０（ｂ）は，メモリ部５００のメモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。また，図１１（ａ）および図１１（ｂ）は，メモリ部６００のメモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【００５０】
メモリ部５００は，図１０（ａ）および図１０（ｂ）に示すように，第１の導電層２０下方に図３に示すメモリ部１００の製造工程で説明した第３の導電層１４が配置されている。かかるメモリ部５００では，開口部５０２を第３の導電層１４と第１の導電層２０から１．５μｍ（図１０中Ｌ）以上離れた第２の絶縁層３０に形成する。
【００５１】
また，メモリ部６００は，図１１（ａ）および図１１（ｂ）に示すように，第１の導電層２０下方に図３に示すメモリ部１００の製造工程で説明した第３の導電層１４とフィールド絶縁膜であるフィールド酸化膜２４が配置されている。かかるメモリ部６００では，開口部６０２をフィールド酸化膜２４，第３の導電層１４，第１の導電層２０から１．５μｍ（図１１中Ｌ）以上離れた第２の絶縁層３０に形成する。なお，メモリ部５００，６００は，上記構成以外はメモリ部４００と同一なので重複説明を省略する。
【００５２】
以上のように，メモリ部５００，６００の如く構成すれば，開口部５０２，６０２のアスペクト比（深さ）をさらに高く（深く）することができる。なお，本発明は，上記構成に限定されるものではなく，例えば第１の導電層２０と第２の導電層１６ｂとの間，あるいは第１の導電層２０と半導体基板２２との間の第１の絶縁層２６に各種素子を配置する場合にも適用することができる。
【００５３】
以上，本発明の好適な実施の形態について，添付図面を参照しながら説明したが，本発明はかかる構成に限定されるものではない。特許請求の範囲に記載された技術的思想の範疇において，当業者であれば，各種の変更例および修正例に想到し得るものであり，それら変更例および修正例についても本発明の技術的範囲に属するものと了解される。
【００５４】
【発明の効果】
本発明によれば，配線層を埋め込む開口部のアスペクト比を高くすることができる。かかる構成により，配線層と導電層との間に介装される金属層の形成時に，例えばＴｉが開口部の底部に厚く堆積し難くなる。このため，例えば熱窒化処理時に，Ｔｉ層のシリサイド化が過度に進行せず，金属層や導電層の収縮が抑制される。その結果，金属層と導電層との間が空洞化せず，コンタクト抵抗の上昇を抑えることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のメモリ部のメモリセル部を示す概略的な平面図である。
【図２】本発明の第１の実施の形態のメモリ部のメモリセル周辺部を示す概略的な平面図である。
【図３】（ａ）は，本発明の第１の実施の形態のメモリ部のメモリセル部を図１に示すＡ−Ａ線に沿う平面において切断した概略的な断面図である。また，（ｂ）は，本発明の第１の実施の形態のメモリ部のメモリセル部周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【図４】（ａ）は，本発明の第１の実施の形態のメモリ部のメモリセル部を図１に示すＡ−Ａ線に沿う平面において切断した概略的な断面図である。また，（ｂ）は，本発明の第１の実施の形態のメモリ部のメモリセル部周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【図５】（ａ）は，本発明の第１の実施の形態のメモリ部のメモリセル部を図１に示すＡ−Ａ線に沿う平面において切断した概略的な断面図である。また，（ｂ）は，本発明の第１の実施の形態のメモリ部のメモリセル部周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【図６】（ａ），（ｂ）および（ｃ）は，本発明の第１の実施の形態のメモリ部のメモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【図７】（ａ），（ｂ）および（ｃ）は，本発明の第２の実施の形態のメモリ部のメモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【図８】（ａ）および（ｂ）は，本発明の第３の実施の形態のメモリ部のメモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【図９】（ａ）および（ｂ）は，本発明の第４の実施の形態のメモリ部のメモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【図１０】（ａ）および（ｂ）は，本発明の第４の実施の形態の他の形態のメモリ部のメモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【図１１】（ａ）および（ｂ）は，本発明の第４の実施の形態の他の形態のメモリ部のメモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【図１２】（ａ）は，従来のメモリ部のメモリセル部の概略的な断面図である。また，（ｂ）は，従来のメモリ部のメモリセル周辺部の概略的な断面図である。
【図１３】（ａ）は，従来のメモリ部のメモリセル周辺部のＲＴＮ処理前の状態を示す概略的な断面図である。また，（ｂ）は，従来のメモリ部のメモリセル周辺部のＲＴＮ処理後の状態を示す概略的な断面図である。
【符号の説明】
１６ｂ 第２の導電層
２０ 第１の導電層
２２ 半導体基板
２６ 第１の絶縁層
３０ 第２の絶縁層
３６ 金属層
３８ 配線層
１００ メモリ部
１０２ 第３の絶縁層
１０４ 開口部
【発明の属する技術分野】
本発明は，半導体装置に係り，特にＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）型ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来，半導体記憶装置として，ＤＲＡＭが広く使用されている。ＤＲＡＭは，一つのトランジスタ素子と一つのキャパシタ素子とでメモリセルが構成されている。このため，ＤＲＡＭは，高集積化が容易であり，かつ製造コストが安いので，メモリを大量に使用する各種コンピュータのメインメモリなどに広く使用されている。また，最近，半導体記憶装置の製造工程では，半導体記憶装置の超高集積化が技術的要求項目の一つに挙げられている。かかる技術的要求を達成するために，ＤＲＡＭのメモリセル構造としてＣＯＢ構造が提案されている。ＣＯＢ構造は，キャパシタ素子がビット線上に形成されるので，セル面積を縮小化でき，半導体記憶装置の超高集積化を達成することが可能である。
【０００３】
また，最近，半導体装置に単独に形成される抵抗体の数を減少させて，半導体記憶装置の集積度をさらに高める技術が提案されている。例えば，上記ＣＯＢ型ＤＲＡＭでは，キャパシタ素子を構成する導電層をメモリセルの周辺部まで形成し，該導電層を抵抗体としても共用する。ここで，かかる構造を有するＣＯＢ型ＤＲＡＭのメモリ部１０の製造方法について，図１２を参照しながら説明する。なお，図１２（ａ）は，従来のメモリ部１０のメモリセル部の概略的な断面図である。また，図１２（ｂ）は，従来のメモリ部１０のメモリセル周辺部の概略的な断面図である。
【０００４】
まず，図１２（ａ）および図１２（ｂ）に示すように，半導体基板２２に形成された第１絶縁層（層間絶縁膜）２６上に，キャパシタ素子１６を構成する第４導電層（ゲート電極）１６ｂを形成する。この際，すでに第１導電層１８，第２導電層２０，不図示の第３導電層などの各種素子が形成されている。また，第１絶縁層２６には，トランジスタ素子や図１２（ｂ）に示すキャパシタ素子１６が内装されている。また，第４導電層１６ｂは，図１２（ａ）に示すメモリセル部から図１２（ｂ）に示すメモリセル周辺部に渡り形成する。また，図１２（ｂ）に示すメモリセル周辺部に形成された第４導電層１６ｂは，抵抗体として使用される。次いで，図１２（ａ）および図１２（ｂ）に示すように，第４導電層１６ｂが形成された第１絶縁層２６上に第２絶縁層３０を形成し，該第２絶縁層３０を平坦化する。その後，図１２（ｂ）に示すように，第２絶縁層３０に第４導電層１６ｂに接続される開口部（コンタクトホール）３４を形成する。開口部３４は，メモリセル周辺部，かつ第１絶縁層２６に内装されたトランジスタ素子を構成する第２導電層２０の上方に配置される。
【０００５】
次いで，開口部３４の内壁に，例えばＴｉ層を形成した後，ＲＴＮ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｎｉｔｒｉｄａｔｉｏｎ）処理によりＴｉ層を窒化させて，ＴｉＮから成る金属層（バリアメタル層）３６を形成する。この際，開口部３４の底部では，第４導電層１６ｂの構成材料，例えばポリシリコンとＴｉとが反応して，Ｔｉシリサイド合金が形成される。Ｔｉシリサイド合金は，第４導電層１６ｂと配線層（埋め込み電極）３８との間の寄生抵抗の抑制に寄与する。次いで，開口部３４内に所定金属を埋め込み，配線層３８を形成する。配線層３８は，第４導電層１６ｂを抵抗体として使用する場合の電極を兼ねている。なお，図１２（ａ）中，符号１６ａと１６ｃは，それぞれキャパシタ素子１６を構成する下部電極とキャパシタ絶縁膜である。また，符号２３は，ゲート酸化膜である。また，符号２４は，フィールド酸化膜である。
【０００６】
【発明が解決しようとする課題】
しかしながら，上記従来の技術では，図１２（ｂ）に示すように，開口部３４下方の第１絶縁層２６に第２導電層２０が配置されている。このため，第１絶縁層２６は，開口部３４の形成部分で，第２導電層２０の厚みにより盛り上がる。さらに，第４導電層１６ｂも，開口部３４の形成部分では，第１絶縁層２６の表面形状に沿って平坦ではない。また，第２絶縁層３０は，実装上等の理由により，一般的に平坦化される。従って，第２絶縁層３０の開口部３４形成部分は，その周囲よりも厚みが薄くなり，結果的に開口部３４のアスペクト比が低くなって深さが浅くなる。
【０００７】
開口部３４の深さが浅くなると，図１３（ａ）に示すように，Ｔｉ層形成時にＴｉが開口部３４底部に堆積し易くなり，厚いＴｉ層３６ａが形成される。ＲＴＮ処理時には，Ｔｉ膜３６ａの表面は窒化されるが，その内部は第４導電層１６ｂを構成するポリシリコンと反応してＴｉシリサイド合金が形成される。この際，ＴｉとＳｉとが反応してＴｉＳｉが形成されると，Ｔｉよりも体積が２１％程度減少する。また，Ｔｉと２Ｓｉとが反応してＴｉＳｉ２が形成されると，Ｔｉよりも体積が２４％程度減少する。このため，第４導電層１６ｂと金属層３６は，図１３（ｂ）に示すように，Ｔｉシリサイド合金の形成部分，すなわち開口部３４底部で収縮し，空洞４０が形成される。その結果，金属層３６や第４導電層１６ｂと，配線層３８との間のコンタクト抵抗が高抵抗化する。なお，図１３（ａ）は，従来のメモリ部１０のメモリセル周辺部のＲＴＮ処理前の状態を示す概略的な断面図である。また，図１３（ｂ）は，従来のメモリ部１０のメモリセル周辺部のＲＴＮ処理後の状態を示す概略的な断面図である。
【０００８】
本発明は，従来の技術が有する上記問題点に鑑みて成されたものであり，本発明の目的は，上記問題点およびその他の問題点を解決することが可能な，新規かつ改良された半導体装置およびその製造方法を提供することである。
【０００９】
【課題を解決するための手段】
上記問題点を解決するために，本発明の第１の観点によれば，第１の導電層と，内部に第１の導電層を有し，第１の導電層の厚みにより，第１の導電層上部で表面に凸領域を有する第１の絶縁層と，第１の絶縁層上に第１の導電層を跨ぐように第１の導電層上部に選択的に形成される第２の導電層と，第２の導電層及び第１の絶縁層上に，平坦化された表面を有して形成される第２の絶縁層と，第１の導電層と第２の導電層とが交差する領域の第２の絶縁層上に選択的に形成される第３の絶縁層と，第１の導電層と第２の導電層とが交差する領域に形成され，第２の絶縁層と第３の絶縁層とを貫通し第２の導電層へ達する開口部と，を備えることを特徴とする半導体装置が提供される。
【００１０】
本発明によれば，開口部を開口する第２の絶縁層上に，第２の絶縁層とは個別独立した第３の絶縁層が形成される。かかる構成により，開口部を第３の絶縁層の厚み分，深く形成できる。このため，例えば第２の導電層をポリシリコン層から構成し，開口部の内壁にＴｉ層を熱窒化処理して得られるＴｉＮ層から成る金属層から形成する場合，以下の効果が得られる。すなわち，本発明によれば，開口部を深く形成できるので，Ｔｉ層の形成時に，開口部の底部にＴｉが過度に堆積し難くなる。かかる構成により，Ｔｉ層の熱窒化（ＲＴＮ）処理によりＴｉＮ層から成る金属層を形成しても，Ｔｉ層とポリシリコンから成る第２の導電層との間でシリサイド化される部分が少なくなる。このため，Ｔｉ層や第２の導電層が収縮し難くなり，体積の減少を抑えることができる。その結果，金属層と第２の導電層との間に空洞が形成されず，開口部内に金属層を介して形成される配線層と第２の導電層との間のコンタクト抵抗の高抵抗化を抑制できる。
【００１１】
さらに，第３の絶縁層を開口部のアスペクト比が０．６以上になる厚みを有するように形成することが好ましい。発明者の知見によれば，開口部のアスペクト比が０．６以上であれば，開口部の底部に上記Ｔｉが過度に堆積しなくなる。このため，金属層形成時に，金属層や第２の導電層の収縮および空洞化を確実に抑えることができる。また，かかる構成により，金属層を形成しても，金属層の機能，例えばバリアメタル層としての機能を維持できる。その結果，第２の導電層と配線層との間のコンタクト抵抗の高抵抗化をさらに抑制できる。なお，本明細書中において，アスペクト比とは，開口部（開孔部）の断面幅（内径）と深さとの比であり，断面幅をａとし，深さをｂとすると，「アスペクト比＝ｂ／ａ」で表される式から求められる。
【００１２】
また，本発明の第２の観点によれば，第１の導電層と，内部に第１の導電層を有し，第１の導電層の厚みにより，第１の導電層上部で表面に凸領域を有する第１の絶縁層と，第１の絶縁層上に第１の導電層を跨ぐように第１の導電層上部に選択的に形成される第２の導電層と，第２の導電層及び第１の絶縁層上に形成され，第１の導電層と第２の導電層とが交差する領域に部分的に上方に突出した張り出し部を有する第２の絶縁層と，第１の導電層と第２の導電層とが交差する領域に形成され，第２の絶縁層の張り出し部を貫通し第２の導電層へ達する開口部と，を備えることを特徴とする半導体装置が提供される。
【００１３】
本発明によれば，第２の絶縁層の開口部を開口する部分に張り出し部が形成される。かかる構成により，開口部を張り出し部の厚み分，深く形成できる。この際，さらに第２の絶縁層を張り出し部の形成部分で，開口部のアスペクト比が０．６以上になる厚みを有するように形成することが好ましい。その結果，上述した理由により，第２の導電層と配線層との間のコンタクト抵抗の高抵抗化を防止できる。また，本発明によれば，第２の絶縁層上に新たな絶縁層等を形成する必要がない。その結果，製造コストの上昇を抑え，かつ製造時間の短縮を図ることができる。
【００１６】
また，本発明の第３の観点によれば，第１の導電層と，内部に第１の導電層を有し，第１の導電層の厚みにより，第１の導電層上部で表面に凸領域を有する第１の絶縁層と，第１の絶縁層上に第１の導電層を跨ぐように第１の導電層上部に選択的に形成される第２の導電層と，第２の導電層及び第１の絶縁層上に，平坦化された表面を有して形成される第２の絶縁層と，第１の導電層から１．５μｍ以上離間して第２の絶縁層を貫通形成され，第２の導電層へ達する開口部と，を備えることを特徴とする半導体装置が提供される。
【００１７】
本発明によれば，開口部を第１の導電層から上記距離以上離れた第２の絶縁層に形成する。発明者の知見によれば，第１の絶縁層は，第１の導電層から１．５μｍ以上離れれば，第１の導電層の厚みの影響を受けず，上面が盛り上がずに実質的に平坦となる。このため，開口部の形成部分では，第２の絶縁層の厚みが薄くならず，所定の膜厚を確保できる。この際，さらに第２の絶縁層を開口部のアスペクト比が０．６以上になる厚みを有するように形成することが好ましい。
その結果，上記所定深さあるいはアスペクト比の開口部を形成できる。また，本発明によれば，開口部の形成位置を変更したので，第２の絶縁層の形状変更や新たな絶縁層の形成を伴うことがない。その結果，既存の製造工程および製造装置を活用でき，製造コストの上昇をさらに抑制できる。
【００１８】
さらに，第１の導電層の下方に第１の絶縁層を介して第３の導電層を配置し，開口部を第１の導電層と第３の導電層から１．５μｍ以上離間した第２の絶縁層に形成することが好ましい。さらに，第３の導電層をフィールド絶縁層上に形成し，開口部を第１の導電層と第３の導電層とフィールド絶縁層から１．５μｍ以上離間した第２の絶縁層に形成することが好ましい。かかる構成によれば，開口部の深さをより深くあるいはアスペクト比をより高くすることができる。
【００１９】
また，本発明の第４の観点によれば，内部に第１の導電層を有し，第１の導電層の厚みにより，第１の導電層上部で表面に凸領域を有する第１の絶縁層を形成する工程と，第１の絶縁層上に，第１の導電層を跨ぐように第１の導電層上部に選択的に第２の導電層を形成する工程と，第２の導電層及び第１の絶縁層上に，表面が平坦化された第２の絶縁層を形成する工程と，第１の導電層と第２の導電層とが交差する領域の第２の絶縁層上に，選択的に第３の絶縁層を形成する工程と，第１の導電層と第２の導電層とが交差する領域に，第２の絶縁層と第３の絶縁層とを貫通し第２の導電層へ達する開口部を形成する工程と，を含むことを特徴とする半導体装置の製造方法が提供される。本発明によれば，上述した第１の観点の発明にかかる半導体装置を形成することができる。この際，さらに第３の絶縁層を形成する工程として，第３の絶縁層を開口部のアスペクト比が０．６以上になる厚みに形成する工程を行うことが好ましい。
【００２０】
また，本発明の第５の観点によれば， 内部に第１の導電層を有し，第１の導電層の厚みにより，第１の導電層上部で表面に凸領域を有する第１の絶縁層を形成する工程と，第１の絶縁層上に，第１の導電層を跨ぐように第１の導電層上部に選択的に第２の導電層を形成する工程と；第２の導電層及び第１の絶縁層上に，第１の導電層と第２の導電層とが交差する領域に部分的に上方に突出した張り出し部を有する第２の絶縁層を形成する工程と，第１の導電層と第２の導電層とが交差する領域に，第２の絶縁層の張り出し部を貫通し第２の導電層へ達する開口部を形成する工程と，を含むことを特徴とする半導体装置の製造方法が提供される。本発明によれば，上述した第２の観点の発明にかかる半導体装置を形成することができる。この際，さらに第２の絶縁層を形成する工程として，第２の絶縁層を張り出し部の形成部分で，開口部のアスペクト比が０．６以上になる厚みに形成する工程を行うことが好ましい。
【００２２】
また，本発明の第６の観点によれば， 内部に第１の導電層を有し，第１の導電層の厚みにより，第１の導電層上部で表面に凸領域を有する第１の絶縁層を形成する工程と，第１の絶縁層上に，第１の導電層を跨ぐように第１の導電層上部に選択的に第２の導電層を形成する工程と，第２の導電層及び第１の絶縁層上に，表面が平坦化された第２の絶縁層を形成する工程と，第１の導電層から１．５μｍ以上離間するとともに，第２の絶縁層を貫通し第２の導電層へ達する開口部を形成する工程と，を含むことを特徴とする半導体装置の製造方法が提供される。本発明によれば，上述した第３の観点の発明にかかる半導体装置を形成することができる。この際，さらに第２の絶縁層を形成する工程として，第２の絶縁層を開口部のアスペクト比が０．６以上になる厚みに形成する工程を行うことが好ましい。
【００２３】
さらに，第１の絶縁層の形成前に第１の導電層の下方に配置される第３の導電層を形成する工程を行い，開口部を形成する工程として開口部を第１の導電層と第３の導電層から１．５μｍ以上離間した第２の導電層上の第２の絶縁層に形成する工程を行うことが好ましい。さらに，第３の導電層を形成する前にフィールド絶縁層を形成する工程と，フィールド絶縁層上に第３の導電層を形成する工程とを行い，開口部を形成する工程として開口部を第１の導電層と第３の導電層と第３の絶縁層から１．５μｍ以上離間した第２の導電層上の第２の絶縁層に形成する工程を行うことが好ましい。かかる構成によれば，開口部の深さをより深くあるいはアスペクト比をより高くすることができる。
【００２４】
【発明の実施の形態】
以下に，添付図面を参照しながら本発明にかかる半導体装置およびその製造方法をＣＯＢ型ＤＲＡＭおよびその製造方法に適用した好適な実施の形態について，詳細に説明する。なお，以下の各実施の形態において，略同一の機能および構成を有する構成要素については，同一の符号を付することにより，重複説明を省略する。
【００２５】
（第１の実施の形態）
まず，図１〜図６を参照しながら，第１の実施の形態のＣＯＢ型ＤＲＡＭのメモリ部１００の構成について説明する。なお，図１は，メモリ部１００のメモリセル部を示す概略的な平面図である。図２は，メモリ部１００のメモリセル周辺部を示す概略的な平面図である。図３（ａ），図４（ａ）および図５（ａ）は，メモリ部１００のメモリセル部１２を図１に示すＡ−Ａ線に沿う平面において切断した概略的な断面図である。図３（ｂ），図４（ｂ），図５（ｂ），図６（ａ）〜図６（ｃ）は，メモリ部１００のメモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【００２６】
本実施の形態にかかるメモリ部１００は，図１に示すように，半導体基板２２上にマトリクス状に配置されたメモリセル群を構成するメモリセル部１２を備えている。また，メモリセル部１２は，不図示のトランジスタ部（素子）と，図１および図３（ａ）に示すキャパシタ部（素子）１６から構成されている。
【００２７】
トランジスタ部は，例えばＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタから成り，図１および図３（ａ）に示すように，導電層１８と第１の導電層２０を備えている。導電層１８は，例えばワード線を成しており，図３（ａ）に示すように，半導体基板２２上にフィールド酸化膜２４またはゲート酸化膜２３を介して形成されている。また，半導体基板２２上には，第１の絶縁層２６が形成され，導電層１８やフィールド酸化膜２４を覆っている。また，第１の導電層２０は，例えばビット線を成しており，図３（ａ）および図３（ｂ）に示すように，第１の絶縁層２６内の第３の導電層１８上方に配置されている。
【００２８】
また，キャパシタ部１６は，図１および図３（ａ）に示すように，各導電層１８間の第１の絶縁層２６に形成されたセルラインコンタクト２８内に形成されている。また，キャパシタ部１６は，図３（ａ）に示すように，下部電極（ストレージノード）１６ａと第２の導電層（セルプレート電極（上部電極））１６ｂとでキャパシタ絶縁膜１６ｃを挟持して成る。下部電極１６ａおよび第２の導電層１６ｂは，導電性材料，例えばポリシリコンから構成されている。また，キャパシタ絶縁膜１６ｃは，絶縁性材料，例えばＳｉＮ（Ｓｉ３Ｎ４）から構成されている。
【００２９】
また，第２の導電層１６ｂは，図１および図３（ａ）に示すメモリセル部１２のキャパシタ部１６に加え，図２および図３（ｂ）に示すメモリセル周辺部に渡り形成される。また，第２の導電層１６ｂは，例えばＣＶＤ法により第１の絶縁層２６上にポリシリコン膜を形成した後，フォトリソエッチングによりパターニングして形成される。また，図２および図３（ｂ）に示すメモリセル周辺部に形成された第２の導電層１６ｂは，抵抗体として使用される。また，メモリセル周辺部では，図２に示すように，第２の導電層１６ｂの下方に第１の導電層２０がランダムに配置され，第２の導電層１６ｂが第１の導電層２０上方を通過する。
【００３０】
また，第２の導電層１６ｂの形成後，基板表面の平坦化および第２の導電層１６ｂに接続する配線層３８の形成を行う。まず，図４（ａ）および図４（ｂ）に示すように，第２の導電層１６ｂが形成された第１の絶縁層２６上に，ＣＶＤ法により，例えばＢＰＳＧ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）から成る第２の絶縁層３０を形成する。第２の絶縁層３０は，例えば１２００ｎｍ〜１８００ｎｍの厚み成膜される。その後，第２の絶縁層３０をドライフローする。次いで，第２の絶縁層３０上にＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）を，例えば４００ｎｍ〜５００ｎｍの厚みで塗布後，ベークしてＳＯＧから成る被膜３２を形成する。次いで，図５（ａ）および図５（ｂ）に示すように，被膜３２および第２の絶縁層３０をエッチバックする。この際，被膜３２は除去され，第２の絶縁層３０の露出面が平坦化される。
【００３１】
次いで，本実施の形態の特徴的な工程を行う。まず，図６（ａ）に示すように，第２の絶縁層３０上に，ＣＶＤ法により，第３の絶縁層１０２を形成する。第３の絶縁層１０２は，例えば第２の絶縁層３０と同一の材料であるＢＰＳＧから構成される。また，第３の絶縁層１０２は，所定深さの開口部１０４を形成可能な厚みに成膜される。該開口部１０４の深さは，後述の工程で開口部１０４底部に堆積するＴｉ層３６ａが，ＲＴＮ処理時に第２の導電層１６ｂと金属層３６との間に空洞４０が形成されない程度の厚みになるように設定される。かかる条件を満たす開口部１０４は，上述したように，アスペクト比が０．６以上の時に形成される。従って，開口部１０４の深さは，例えば開口部１０４の断面幅（内径）が０．６μｍであれば，３６０ｎｍ以上となる。ただし，第２の導電層１６ｂと第３の絶縁層１０２との間には，第２の絶縁層３０が介装されている。従って，第３の絶縁層１０２は，第１の導電層２０の上方に配された第２の絶縁層３０の厚みがエッチバック後に例えば１００ｎｍである場合，２６０ｎｍ以上の厚みに成膜する。
【００３２】
次いで，第３の絶縁層１０２上に不図示のフォトレジスト膜を形成する。この際，フォトレジスト膜は，開口部１０４を形成する第２の導電層１６ｂ上方に配置する。その後，フォトレジスト膜をマスクとして，ドライエッチング処理を行い，図６（ｂ）に示すように，第３の絶縁層１０２をパターニングする。かかる構成により，第２の絶縁層３０上の第２の導電層１６ｂ上方に，第３の絶縁層１０２が形成される。
【００３３】
次いで，第２および第３の絶縁層３０，１０２に，図６（ｃ）に示すように，第２の導電層１６ｂに接続される開口部１０４を形成する。開口部１０４は，フォトリソエッチングにより，第２の導電層１６ｂが露出するように形成される。また，開口部１０４は，第２および第３の絶縁層３０，１０２の厚みにより，０．６以上のアスペクト比を有し，３６０ｎｍ以上の深さに形成される。次いで，開口部１０４の内壁面および周辺部に，例えばＣＶＤ法により，金属層の構成材料，例えばＴｉ膜３６ａを６０ｎｍ〜１２０ｎｍの厚みに成膜する。その後，Ｔｉ膜３６ａを，ＲＴＮ処理により表面を窒化させて，ＴｉＮから成る金属層３６を形成する。同時に，第２の導電層１６ｂを構成するポリシリコンとＴｉとを反応させて，開口部１０４底部にＴｉシリサイド合金を形成する。次いで，開口部１０４内に，例えばＣＶＤ法によりＷを埋め込み，フォトリソエッチングによりパターニングして配線層３８を形成する。
【００３４】
以上のように，本実施の形態によれば，開口部１０４を第２および第３の絶縁層３０，１０２を介して形成する。かかる構成により，開口部１０４の深さを，第３絶縁層１０２の厚み分，従来の開口部３４よりも深くできる。このため，開口部１０４底部に厚いＴｉ膜３６ａが形成されず，ＲＴＮ処理時に第２の導電層１６ｂや金属層３６に空洞４０が形成されることがない。その結果，第２の導電層１６ｂや金属層３６と，配線層３８との間のコンタクト抵抗を高抵抗化を抑えることができる。
【００３５】
（第２の実施の形態）
次に，図７を参照しながら，本発明の第２の実施の形態のメモリ部２００について説明する。なお，図７（ａ），図７（ｂ）および図７（ｃ）は，メモリ部２００のメモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【００３６】
本実施の形態にかかるメモリ部２００を形成する場合には，まず上記メモリ部１００と同様に，図３〜図４に示す第２の絶縁層２０２および被膜３２を形成した後，図５に示すように第２の絶縁層２０２のエッチバックを開始する。
【００３７】
エッチバック開始後，上記第１の実施の形態とは異なり，第２の絶縁層２０２が第２の導電層１６ｂの上方でアスペクト比が０．６以上の開口部１０４を形成できる厚み，例えば３６０ｎｍになった際に，エッチバックを一旦停止する。次いで，図７（ａ）に示すように，第２の導電層１６ｂ上方の第２の絶縁層２０２上にフォトレジスト膜２０４を形成する。その後，再びエッチバックを開始し，フォトレジスト膜２０４が形成されている部分以外の第２の絶縁層２０２の平坦化を行う。次いで，図７（ｂ）に示すように，フォトレジスト膜２０４を除去する。かかる構成により，第２の絶縁層２０２のフォトレジスト膜２０４が形成されている部分は，エッチバックされず，上記厚みが維持される。その結果，第２の絶縁層２０２に，上記深さの開口部２０６を形成可能な張り出し部２０２ａが形成される。
【００３８】
次いで，第２の絶縁層２０２の張り出し部２０２ａ形成部分に，図７（ｃ）に示すように，開口部２０６を形成する。開口部２０６は，上記メモリ部１００の形成工程と同様に，フォトリソエッチングにより形成される。また，開口部２０６は，第２の絶縁層２０２の張り出し部２０２ａの厚みにより，０．６以上のアスペクト比を有し，３６０ｎｍ以上の深さに形成される。次いで，上記メモリ部１００と同様に図６（ｃ）に示す工程を行い，開口部２０６内壁面に金属層３６を形成した後，開口部２０６内に配線層３８を形成する。
【００３９】
以上のように，本実施の形態によれば，第２の絶縁層２０２の張り出し部２０２ａの形成部分に開口部２０６を形成する。かかる構成により，上記第１の実施の形態と同様に，所定深さの開口部２０６を形成できる。また，本実施の形態によれば，張り出し部２０２ａを第２の絶縁層２０２と一体形成するので，第２の絶縁層２０２上に新たな絶縁層を形成する必要がない。その結果，製造コストの削減および製造時間の短縮を達成することができる。
【００４０】
（第３の実施の形態）
次に，図８を参照しながら，本発明の第３の実施の形態のメモリ部３００について説明する。なお，図８（ａ）および図８（ｂ）は，メモリ部３００のメモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【００４１】
本実施の形態にかかるメモリ部３００を形成する場合には，まず上記メモリ部１００と同様に，図３〜図５に示す工程を行い，第２の絶縁層３０表面を平坦化する。ただし，第２の導電層１６ｂは，上記第１および第２の実施の形態とは異なり，メモリセル周辺部では第１の導電層２０などの各種素子が形成されている領域以外に形成されている。このため，第２の導電層１６ｂと半導体基板２２との間に配される第１の絶縁層２６には，第１の導電層２０を初めとする各種素子が形成されていない。また，第２の絶縁層３０は，図８（ａ）に示すように，第２の導電層１６ｂ上の部分では，後述の開口部３０２のアスペクト比が０．６以上になる厚み，例えば上記第１〜第２の実施の形態と同様に３６０ｎｍ以上の厚みに形成されている。
【００４２】
次いで，第２の絶縁層３０のメモリセル周辺部に，フォトリソエッチングにより，第２の導電層１６ｂに接続される開口部３０２を形成する。本実施の形態では，すでに説明したように，上記第１および第２の実施の形態とは異なり，開口部３０２下方の第１の絶縁層２６に第２の導電層２０などの厚みを有する各種素子が配置されていない。また，開口部３０２が形成される部分では，第２の絶縁層３０が上記厚みに設定されている。このため，開口部３０２は，０．６以上のアスペクト比で，例えば３６０ｎｍ以上の深さに形成される。次いで，図８（ｂ）に示すように，図６（ｃ）に示すメモリ部１００の形成工程と同様に，開口部３０２の内壁に金属層３６を形成し，開口部３０２内に配線層３８を形成する。
【００４３】
以上のように，本実施の形態によれば，上記所定深さの開口部３０２を形成する場合でも，第２の絶縁層３０上に他の絶縁層を形成したり，あるいは第２の絶縁層３０をパターニングする必要がない。このため，製造コストを抑制し，製造時間を短縮できる。また，本実施の形態によれば，従来の製造工程からの変更点が少ないため，既存の製造工程および製造設備を活用することができる。また，配線層３８周辺の第２の絶縁層３０表面に段差部が形成されず，第２の絶縁層３０の表面を完全に平坦化できる。その結果，配線層３８形成時のフォトリソマージンを従来の製造工程よりも向上させることができる。
【００４４】
（第４の実施の形態）
次に，図９を参照しながら，本発明の第４の実施の形態メモリ部４００について説明する。なお，図９（ａ）および図９（ｂ）は，メモリ部４００のメモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【００４５】
本実施の形態にかかるメモリ部４００を形成する場合には，まず上記メモリ部１００と同様に，図３〜図５に示す工程を行い，第２の絶縁層３０表面を平坦化する。この際，第２の絶縁層３０は，図９（ａ）に示すように，開口部４０２の形成部分で，開口部４０２のアスペクト比が０．６以上になる厚み，例えば３６０ｎｍ以上の厚みに成膜されている。
【００４６】
次いで，第２の絶縁層３０に，フォトリソエッチングにより第２の導電層１６ｂに接続される開口部４０２を形成する。ただし，第２の導電層１６ｂの下方には，上記第３の実施の形態とは異なり，また第１および第２の実施の形態と同様に，第１の導電層２０が配置されている。このため，第２の絶縁層３０の厚みは，第１の導電層２０上方でその周辺領域よりも薄くなっている。そこで，本実施の形態では，開口部４０２を第２の絶縁層３０が上記所定厚みになる位置に形成する。かかる位置は，上述したように，第１の導電層２０から１．５μｍ（図９中Ｌ）以上離れた位置である。従って，開口部４０２は，第１の導電層２０から１．５μｍ以上離れた第２の絶縁層３０に形成する。
【００４７】
次いで，図９（ｂ）に示すように，メモリ部１００の図６（ｃ）に示す工程と同様に，開口部４０２の内壁に金属層３６を形成した後，開口部４０２内に配線層３８を形成する。
【００４８】
以上のように，本実施の形態によれば，所定深さの開口部４０２を形成しても，第３の実施の形態と同様に，第２の絶縁層３０上に他の絶縁層を形成したり，あるいは第２の絶縁層３０をパターニングする必要がない。このため，製造コストを抑制し，製造時間を短縮できる。さらに，従来の製造工程からの変更点が少ないため，既存の製造工程および製造設備を活用することができる。さらにまた，配線層３８周辺の第２の絶縁層３０表面を平坦化でき，配線層３８形成時のフォトリソマージンを向上させることができる。
【００４９】
また，本実施の形態の他の形態としては，図１０に示すメモリ部５００や図１１に示すメモリ部６００がある。なお，図１０（ａ）および図１０（ｂ）は，メモリ部５００のメモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。また，図１１（ａ）および図１１（ｂ）は，メモリ部６００のメモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【００５０】
メモリ部５００は，図１０（ａ）および図１０（ｂ）に示すように，第１の導電層２０下方に図３に示すメモリ部１００の製造工程で説明した第３の導電層１４が配置されている。かかるメモリ部５００では，開口部５０２を第３の導電層１４と第１の導電層２０から１．５μｍ（図１０中Ｌ）以上離れた第２の絶縁層３０に形成する。
【００５１】
また，メモリ部６００は，図１１（ａ）および図１１（ｂ）に示すように，第１の導電層２０下方に図３に示すメモリ部１００の製造工程で説明した第３の導電層１４とフィールド絶縁膜であるフィールド酸化膜２４が配置されている。かかるメモリ部６００では，開口部６０２をフィールド酸化膜２４，第３の導電層１４，第１の導電層２０から１．５μｍ（図１１中Ｌ）以上離れた第２の絶縁層３０に形成する。なお，メモリ部５００，６００は，上記構成以外はメモリ部４００と同一なので重複説明を省略する。
【００５２】
以上のように，メモリ部５００，６００の如く構成すれば，開口部５０２，６０２のアスペクト比（深さ）をさらに高く（深く）することができる。なお，本発明は，上記構成に限定されるものではなく，例えば第１の導電層２０と第２の導電層１６ｂとの間，あるいは第１の導電層２０と半導体基板２２との間の第１の絶縁層２６に各種素子を配置する場合にも適用することができる。
【００５３】
以上，本発明の好適な実施の形態について，添付図面を参照しながら説明したが，本発明はかかる構成に限定されるものではない。特許請求の範囲に記載された技術的思想の範疇において，当業者であれば，各種の変更例および修正例に想到し得るものであり，それら変更例および修正例についても本発明の技術的範囲に属するものと了解される。
【００５４】
【発明の効果】
本発明によれば，配線層を埋め込む開口部のアスペクト比を高くすることができる。かかる構成により，配線層と導電層との間に介装される金属層の形成時に，例えばＴｉが開口部の底部に厚く堆積し難くなる。このため，例えば熱窒化処理時に，Ｔｉ層のシリサイド化が過度に進行せず，金属層や導電層の収縮が抑制される。その結果，金属層と導電層との間が空洞化せず，コンタクト抵抗の上昇を抑えることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のメモリ部のメモリセル部を示す概略的な平面図である。
【図２】本発明の第１の実施の形態のメモリ部のメモリセル周辺部を示す概略的な平面図である。
【図３】（ａ）は，本発明の第１の実施の形態のメモリ部のメモリセル部を図１に示すＡ−Ａ線に沿う平面において切断した概略的な断面図である。また，（ｂ）は，本発明の第１の実施の形態のメモリ部のメモリセル部周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【図４】（ａ）は，本発明の第１の実施の形態のメモリ部のメモリセル部を図１に示すＡ−Ａ線に沿う平面において切断した概略的な断面図である。また，（ｂ）は，本発明の第１の実施の形態のメモリ部のメモリセル部周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【図５】（ａ）は，本発明の第１の実施の形態のメモリ部のメモリセル部を図１に示すＡ−Ａ線に沿う平面において切断した概略的な断面図である。また，（ｂ）は，本発明の第１の実施の形態のメモリ部のメモリセル部周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【図６】（ａ），（ｂ）および（ｃ）は，本発明の第１の実施の形態のメモリ部のメモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【図７】（ａ），（ｂ）および（ｃ）は，本発明の第２の実施の形態のメモリ部のメモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【図８】（ａ）および（ｂ）は，本発明の第３の実施の形態のメモリ部のメモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【図９】（ａ）および（ｂ）は，本発明の第４の実施の形態のメモリ部のメモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【図１０】（ａ）および（ｂ）は，本発明の第４の実施の形態の他の形態のメモリ部のメモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【図１１】（ａ）および（ｂ）は，本発明の第４の実施の形態の他の形態のメモリ部のメモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面において切断した概略的な断面図である。
【図１２】（ａ）は，従来のメモリ部のメモリセル部の概略的な断面図である。また，（ｂ）は，従来のメモリ部のメモリセル周辺部の概略的な断面図である。
【図１３】（ａ）は，従来のメモリ部のメモリセル周辺部のＲＴＮ処理前の状態を示す概略的な断面図である。また，（ｂ）は，従来のメモリ部のメモリセル周辺部のＲＴＮ処理後の状態を示す概略的な断面図である。
【符号の説明】
１６ｂ 第２の導電層
２０ 第１の導電層
２２ 半導体基板
２６ 第１の絶縁層
３０ 第２の絶縁層
３６ 金属層
３８ 配線層
１００ メモリ部
１０２ 第３の絶縁層
１０４ 開口部
Claims (8)
- 第１の導電層と；
内部に前記第１の導電層を有し，前記第１の導電層の厚みにより，前記第１の導電層上部で表面に凸領域を有する第１の絶縁層と；
前記第１の絶縁層上に前記第１の導電層を跨ぐように前記第１の導電層上部に選択的に形成される第２の導電層と；
前記第２の導電層及び前記第１の絶縁層上に，平坦化された表面を有して形成される第２の絶縁層と；
前記第１の導電層と前記第２の導電層とが交差する領域の前記第２の絶縁層上に選択的に形成される第３の絶縁層と；
前記第１の導電層と前記第２の導電層とが交差する領域に形成され，前記第２の絶縁層と前記第３の絶縁層とを貫通し前記第２の導電層へ達する開口部と；
を備えることを特徴とする，半導体装置。 - 前記第３の絶縁層は，前記開口部のアスペクト比が０．６以上になる厚みを有することを特徴とする，請求項１に記載の半導体装置。
- 第１の導電層と；
内部に前記第１の導電層を有し，前記第１の導電層の厚みにより，前記第１の導電層上部で表面に凸領域を有する第１の絶縁層と；
前記第１の絶縁層上に前記第１の導電層を跨ぐように前記第１の導電層上部に選択的に形成される第２の導電層と；
前記第２の導電層及び前記第１の絶縁層上に形成され，前記第１の導電層と前記第２の導電層とが交差する領域に部分的に上方に突出した張り出し部を有する第２の絶縁層と；
前記第１の導電層と前記第２の導電層とが交差する領域に形成され，前記第２の絶縁層の張り出し部を貫通し前記第２の導電層へ達する開口部と；
を備えることを特徴とする，半導体装置。 - 前記第２の絶縁層は，前記張り出し部の形成部分で，前記開口部のアスペクト比が０．６以上になる厚みを有することを特徴とする，請求項３に記載の半導体装置。
- 内部に第１の導電層を有し，前記第１の導電層の厚みにより，前記第１の導電層上部で表面に凸領域を有する第１の絶縁層を形成する工程と；
前記第１の絶縁層上に，前記第１の導電層を跨ぐように前記第１の導電層上部に選択的に第２の導電層を形成する工程と；
前記第２の導電層及び前記第１の絶縁層上に，表面が平坦化された第２の絶縁層を形成する工程と；
前記第１の導電層と前記第２の導電層とが交差する領域の前記第２の絶縁層上に，選択的に第３の絶縁層を形成する工程と；
前記第１の導電層と前記第２の導電層とが交差する領域に，前記第２の絶縁層と前記第３の絶縁層とを貫通し前記第２の導電層へ達する開口部を形成する工程と；
を含むことを特徴とする，半導体装置の製造方法。 - 前記第３の絶縁層を形成する工程は，前記第３の絶縁層を前記開口部のアスペクト比が０．６以上になる厚みに形成する工程であることを特徴とする，請求項５に記載の半導体装置の製造方法。
- 内部に第１の導電層を有し，前記第１の導電層の厚みにより，前記第１の導電層上部で表面に凸領域を有する第１の絶縁層を形成する工程と；
前記第１の絶縁層上に，前記第１の導電層を跨ぐように前記第１の導電層上部に選択的に第２の導電層を形成する工程と；
前記第２の導電層及び前記第１の絶縁層上に，前記第１の導電層と前記第２の導電層とが交差する領域に部分的に上方に突出した張り出し部を有する第２の絶縁層を形成する工程と；
前記第１の導電層と前記第２の導電層とが交差する領域に，前記第２の絶縁層の張り出し部を貫通し前記第２の導電層へ達する開口部を形成する工程と；
を含むことを特徴とする，半導体装置の製造方法。 - 前記第２の絶縁層を形成する工程は，前記第２の絶縁層を前記張り出し部の形成部分で，前記開口部のアスペクト比が０．６以上になる厚みに形成する工程であることを特徴とする，請求項７に記載の半導体装置の製造方法。
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