JP3476428B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の製造方法に関し、更に詳細には、カーボンを
含む原料ガスを使って成膜した絶縁膜を含むトランジス
タ構造をシリコン基板上に備え、しかも優れたトランジ
スタ特性を示す半導体装置、及びそのような半導体装置
の製造方法に関するものである。
導体装置の製造方法に関し、更に詳細には、カーボンを
含む原料ガスを使って成膜した絶縁膜を含むトランジス
タ構造をシリコン基板上に備え、しかも優れたトランジ
スタ特性を示す半導体装置、及びそのような半導体装置
の製造方法に関するものである。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（以下、ＤＲＡＭと言う）は、一般に、１個のＭＯ
ＳＦＥＴと、１個のキャパシタとで構成されている。Ｄ
ＲＡＭのキャパシタ部は、下部電極と、下部電極と対に
なる上部電極と、両電極間に介在する高誘電体膜からな
る容量絶縁膜との３層構造となっている。近年、ＤＲＡ
Ｍの微細化に伴い、キャパシタ部の占有面積を縮小せざ
るを得なくなっている。そこで、十分な静電容量を確保
するために、キャパシタの容量絶縁膜の材料として、シ
リコン窒化膜より比誘電率の大きな高誘電体膜、例えば
タンタルオキサイド（Ｔａ2 Ｏ5 ）が用いられている。
モリ（以下、ＤＲＡＭと言う）は、一般に、１個のＭＯ
ＳＦＥＴと、１個のキャパシタとで構成されている。Ｄ
ＲＡＭのキャパシタ部は、下部電極と、下部電極と対に
なる上部電極と、両電極間に介在する高誘電体膜からな
る容量絶縁膜との３層構造となっている。近年、ＤＲＡ
Ｍの微細化に伴い、キャパシタ部の占有面積を縮小せざ
るを得なくなっている。そこで、十分な静電容量を確保
するために、キャパシタの容量絶縁膜の材料として、シ
リコン窒化膜より比誘電率の大きな高誘電体膜、例えば
タンタルオキサイド（Ｔａ2 Ｏ5 ）が用いられている。
【０００３】ここで、図１６及び図１７を参照して、従
来のＤＲＡＭの構成を説明する。図１６（ａ）は従来の
ＤＲＡＭの基板上のワード線に直交するワード線層の縦
断面を示す断面図、及び図１６（ｂ）はワード線に平行
なワード線層の縦断面を示す断面図である。図１７はワ
ード線層上のビット線層及びシリンダー型キャパシタ部
のワード線に平行な縦断面を示す断面図である。先ず、
図１６（ａ）及び（ｂ）を参照して、従来の構成のＤＲ
ＡＭ１０のワード線層の構成を説明する。素子分離領域
として設けられたＳＴＩ（Shallow Trench Isolation、
浅素子分離溝）１４によって区画されたシリコン基板１
２の表面層のトランジスタ形成領域には、チャネル領域
及びソース領域／ドレイン領域（図示せず）を含む拡散
層が形成されている。
来のＤＲＡＭの構成を説明する。図１６（ａ）は従来の
ＤＲＡＭの基板上のワード線に直交するワード線層の縦
断面を示す断面図、及び図１６（ｂ）はワード線に平行
なワード線層の縦断面を示す断面図である。図１７はワ
ード線層上のビット線層及びシリンダー型キャパシタ部
のワード線に平行な縦断面を示す断面図である。先ず、
図１６（ａ）及び（ｂ）を参照して、従来の構成のＤＲ
ＡＭ１０のワード線層の構成を説明する。素子分離領域
として設けられたＳＴＩ（Shallow Trench Isolation、
浅素子分離溝）１４によって区画されたシリコン基板１
２の表面層のトランジスタ形成領域には、チャネル領域
及びソース領域／ドレイン領域（図示せず）を含む拡散
層が形成されている。
【０００４】ＤＲＡＭ１０のワード線２２は、トランジ
スタ形成領域上に形成され、ゲート酸化膜１５、リン・
ドープト・ポリシリコン膜（Phosphorous-doped Polysi
licon 、以下、ＤＯＰＯＳ膜と言う）１６、ＷＳｉ膜
（Tungsten Silicide ）１８、及びシリコン窒化膜２０
からなる積層膜の配線とシリコン窒化膜サイドウォール
２４とから形成され、拡散層上ではゲート電極を構成す
る。ワード線２２上には第１層間絶縁膜２６が形成さ
れ、かつ、ワード線２２間には第１層間絶縁膜２６を貫
通してシリコン基板１２に到達するセルコンタクトホー
ル２８が形成されている。セルコンタクトホール２８
は、ＤＯＰＯＳ、タングステン（Ｗ、Tungsten）等の導
電性材料で埋め込まれ、セルコンタクト・プラグ３０を
形成している。
スタ形成領域上に形成され、ゲート酸化膜１５、リン・
ドープト・ポリシリコン膜（Phosphorous-doped Polysi
licon 、以下、ＤＯＰＯＳ膜と言う）１６、ＷＳｉ膜
（Tungsten Silicide ）１８、及びシリコン窒化膜２０
からなる積層膜の配線とシリコン窒化膜サイドウォール
２４とから形成され、拡散層上ではゲート電極を構成す
る。ワード線２２上には第１層間絶縁膜２６が形成さ
れ、かつ、ワード線２２間には第１層間絶縁膜２６を貫
通してシリコン基板１２に到達するセルコンタクトホー
ル２８が形成されている。セルコンタクトホール２８
は、ＤＯＰＯＳ、タングステン（Ｗ、Tungsten）等の導
電性材料で埋め込まれ、セルコンタクト・プラグ３０を
形成している。
【０００５】次に、図１７を参照して、ビット線３８及
びシリンダー型キャパシタ形成部５０の構成を説明す
る。尚、図１７では、ビット線３８及びシリンダー型キ
ャパシタ形成部５０は、ワード線に平行な断面、つまり
ビット線に直交する縦断面として示されている。第１層
間絶縁膜２６上には、第２層間絶縁膜３２を介して、窒
化タングステン（ＷＮ、Tungsten Nitride）膜３３、タ
ングステン（Ｗ、Tungsten）膜３４及びシリコン窒化膜
３６の積層膜の配線とシリコン窒化膜サイドウォール４
０とからなるビット線３８が、第３層間絶縁膜４２内に
埋設されるようにして形成されている。また、ビット線
３８間に形成されたコンタクトホール４４は、ＤＯＰＯ
Ｓ、タングステン（Ｗ）等の導電性材料で埋め込まれ、
容量コンタクト・プラグ４６を形成している。第３層間
絶縁膜４２及び容量コンタクト・プラグ４６上には、キ
ャパシタ部形成用の第４層間絶縁膜４８が成膜され、容
量コンタクト・プラグ４６を露出させる深い凹部状のシ
リンダー型キャパシタ形成部５０が第４層間絶縁膜４８
を貫通して開口している。図示しないが、シリンダー型
キャパシタ形成部５０には、下部電極、Ｔａ2 Ｏ 5 膜か
らなる容量絶縁膜及び上部電極が形成されている。
びシリンダー型キャパシタ形成部５０の構成を説明す
る。尚、図１７では、ビット線３８及びシリンダー型キ
ャパシタ形成部５０は、ワード線に平行な断面、つまり
ビット線に直交する縦断面として示されている。第１層
間絶縁膜２６上には、第２層間絶縁膜３２を介して、窒
化タングステン（ＷＮ、Tungsten Nitride）膜３３、タ
ングステン（Ｗ、Tungsten）膜３４及びシリコン窒化膜
３６の積層膜の配線とシリコン窒化膜サイドウォール４
０とからなるビット線３８が、第３層間絶縁膜４２内に
埋設されるようにして形成されている。また、ビット線
３８間に形成されたコンタクトホール４４は、ＤＯＰＯ
Ｓ、タングステン（Ｗ）等の導電性材料で埋め込まれ、
容量コンタクト・プラグ４６を形成している。第３層間
絶縁膜４２及び容量コンタクト・プラグ４６上には、キ
ャパシタ部形成用の第４層間絶縁膜４８が成膜され、容
量コンタクト・プラグ４６を露出させる深い凹部状のシ
リンダー型キャパシタ形成部５０が第４層間絶縁膜４８
を貫通して開口している。図示しないが、シリンダー型
キャパシタ形成部５０には、下部電極、Ｔａ2 Ｏ 5 膜か
らなる容量絶縁膜及び上部電極が形成されている。
【０００６】図１８から図２１を参照して、ＤＲＡＭを
作製する従来の方法を説明する。図１８（ａ）から
（ｃ）、図１９（ｄ）と（ｅ）、図２０（ｆ）から
（ｈ）、及び図２１（ｉ）から（ｋ）は、従来の方法に
従ってＤＲＡＭを作製する際の工程毎の断面図である。
尚、図１８（ａ）から（ｃ）、及び図１９（ｄ）はワー
ド線に直交する縦断面図であり、図１９（ｅ）、図２０
（ｆ）から（ｈ）、及び図２１（ｉ）から（ｋ）はワー
ド線に平行で、かつビット線に直交する縦断面図であ
る。先ず、図１８（ａ）に示すように、シリコン基板１
２に素子分離領域としてＳＴＩ１４を形成してトランジ
スタ形成領域を区画し、トランジスタ形成領域にチャネ
ル領域及びソース領域／ドレイン領域（図示せず）を含
む拡散層を形成した後、ゲート酸化膜１５、ＤＯＰＯＳ
膜１６、ＷＳｉ膜１８、及びシリコン窒化膜２０からな
る積層膜の配線を形成する。
作製する従来の方法を説明する。図１８（ａ）から
（ｃ）、図１９（ｄ）と（ｅ）、図２０（ｆ）から
（ｈ）、及び図２１（ｉ）から（ｋ）は、従来の方法に
従ってＤＲＡＭを作製する際の工程毎の断面図である。
尚、図１８（ａ）から（ｃ）、及び図１９（ｄ）はワー
ド線に直交する縦断面図であり、図１９（ｅ）、図２０
（ｆ）から（ｈ）、及び図２１（ｉ）から（ｋ）はワー
ド線に平行で、かつビット線に直交する縦断面図であ
る。先ず、図１８（ａ）に示すように、シリコン基板１
２に素子分離領域としてＳＴＩ１４を形成してトランジ
スタ形成領域を区画し、トランジスタ形成領域にチャネ
ル領域及びソース領域／ドレイン領域（図示せず）を含
む拡散層を形成した後、ゲート酸化膜１５、ＤＯＰＯＳ
膜１６、ＷＳｉ膜１８、及びシリコン窒化膜２０からな
る積層膜の配線を形成する。
【０００７】次いで、積層膜の配線上にシリコン窒化膜
２４を成膜し、続いてエッチバックして、図１８（ｂ）
に示すように、積層膜の配線の側壁にシリコン窒化膜サ
イドウォール２４を形成する。これにより、積層膜の配
線にサイドウォールを備えたワード線２２が形成され
る。ワード線２２は拡散層上ではゲート電極を構成す
る。続いて、図１８（ｃ）に示すように、第１層間絶縁
膜２６を基板全面に成膜してワード線２２を埋設した
後、シリコン窒化膜２０、２４に対して選択的なエッチ
ング法によって第１層間絶縁膜２６をエッチングして、
シリコン基板１２を露出させたセルコンタクトホール２
８を開口する。
２４を成膜し、続いてエッチバックして、図１８（ｂ）
に示すように、積層膜の配線の側壁にシリコン窒化膜サ
イドウォール２４を形成する。これにより、積層膜の配
線にサイドウォールを備えたワード線２２が形成され
る。ワード線２２は拡散層上ではゲート電極を構成す
る。続いて、図１８（ｃ）に示すように、第１層間絶縁
膜２６を基板全面に成膜してワード線２２を埋設した
後、シリコン窒化膜２０、２４に対して選択的なエッチ
ング法によって第１層間絶縁膜２６をエッチングして、
シリコン基板１２を露出させたセルコンタクトホール２
８を開口する。
【０００８】次いで、図１９（ｄ）及び図（ｅ）に示す
ように、ＤＯＰＯＳ、タングステン（Ｗ）等の導電性材
料３０を基板全面に堆積させてセルコンタクトホール２
８を埋め込み、全面エッチバックまたはＣＭＰ（Chemic
al Mechanical Polish）法によって第１層間絶縁膜２６
上の導電性材料３０を除去して、シリコン基板１２の拡
散層に接続するセルコンタクト・プラグ３０を形成す
る。
ように、ＤＯＰＯＳ、タングステン（Ｗ）等の導電性材
料３０を基板全面に堆積させてセルコンタクトホール２
８を埋め込み、全面エッチバックまたはＣＭＰ（Chemic
al Mechanical Polish）法によって第１層間絶縁膜２６
上の導電性材料３０を除去して、シリコン基板１２の拡
散層に接続するセルコンタクト・プラグ３０を形成す
る。
【０００９】次に、図２０（ｆ）に示すように、第１層
間絶縁膜２６及びセルコンタクト・プラグ３０上に第２
層間絶縁膜３２を成膜し、更に第２層間絶縁膜３２上に
窒化タングステン膜３３、タングステン膜３４及びシリ
コン窒化膜３６からなる積層膜の配線を形成する。次い
で、積層膜の配線上にシリコン窒化膜４０を成膜し、続
いてエッチバックして、図２０（ｇ）に示すように、積
層膜の配線の側壁にシリコン窒化膜サイドウォール４０
を形成することにより、ビット線３８を形成する。次
に、図２０（ｈ）に示すように、第３層間絶縁膜４２を
基板全面に成膜してビット線３８を埋設する。
間絶縁膜２６及びセルコンタクト・プラグ３０上に第２
層間絶縁膜３２を成膜し、更に第２層間絶縁膜３２上に
窒化タングステン膜３３、タングステン膜３４及びシリ
コン窒化膜３６からなる積層膜の配線を形成する。次い
で、積層膜の配線上にシリコン窒化膜４０を成膜し、続
いてエッチバックして、図２０（ｇ）に示すように、積
層膜の配線の側壁にシリコン窒化膜サイドウォール４０
を形成することにより、ビット線３８を形成する。次
に、図２０（ｈ）に示すように、第３層間絶縁膜４２を
基板全面に成膜してビット線３８を埋設する。
【００１０】続いて、図２１（ｉ）に示すように、シリ
コン窒化膜３６、４０に対して選択的なエッチング法に
よって第３層間絶縁膜４２及び第２層間絶縁膜３２をエ
ッチングして、セルコンタクト・プラグ３０を露出させ
る容量コンタクト形成用のコンタクトホール４４を形成
する。次いで、図２１（ｊ）に示すように、基板上にＤ
ＯＰＯＳ、タングステン等の導電性材料の膜を成膜して
コンタクトホール４４を導電性材料で埋め込み、次いで
全面エッチバック又はＣＭＰ法を適用して第３層間絶縁
膜４２上の導電性膜を除去して、セルコンタクト・プラ
グ３０に接続する導電性材料からなる容量コンタクト・
プラグ４６を形成する。次に、図２１（ｋ）に示すよう
に、第３層間絶縁膜４２及び容量コンタクト・プラグ４
６上にシリンダー型キャパシタ形成のための第４層間絶
縁膜４８を形成し、パターニングして、容量コンタクト
・プラグ４６を露出させたシリンダー型キャパシタ形成
部５０を開口する。次いで、下部電極、Ｔａ2 Ｏ5 膜、
及び上部電極を形成して、シリンダー型キャパシタを形
成する。Ｔａ2 Ｏ5 膜を成膜する際には、Pentaethoxy-
Tantalum（Ｔａ（ＯＣ2 Ｈ5 ）5 ）を原料ガスとし、Ｃ
ＶＤ法（Chemical Vapor Deposition：化学気相堆積
法）によって成膜する。成膜時点では、Ｔａ2 Ｏ5 酸化
不足であることから、酸化（結晶化）処理を行い絶縁性
を確保する。
コン窒化膜３６、４０に対して選択的なエッチング法に
よって第３層間絶縁膜４２及び第２層間絶縁膜３２をエ
ッチングして、セルコンタクト・プラグ３０を露出させ
る容量コンタクト形成用のコンタクトホール４４を形成
する。次いで、図２１（ｊ）に示すように、基板上にＤ
ＯＰＯＳ、タングステン等の導電性材料の膜を成膜して
コンタクトホール４４を導電性材料で埋め込み、次いで
全面エッチバック又はＣＭＰ法を適用して第３層間絶縁
膜４２上の導電性膜を除去して、セルコンタクト・プラ
グ３０に接続する導電性材料からなる容量コンタクト・
プラグ４６を形成する。次に、図２１（ｋ）に示すよう
に、第３層間絶縁膜４２及び容量コンタクト・プラグ４
６上にシリンダー型キャパシタ形成のための第４層間絶
縁膜４８を形成し、パターニングして、容量コンタクト
・プラグ４６を露出させたシリンダー型キャパシタ形成
部５０を開口する。次いで、下部電極、Ｔａ2 Ｏ5 膜、
及び上部電極を形成して、シリンダー型キャパシタを形
成する。Ｔａ2 Ｏ5 膜を成膜する際には、Pentaethoxy-
Tantalum（Ｔａ（ＯＣ2 Ｈ5 ）5 ）を原料ガスとし、Ｃ
ＶＤ法（Chemical Vapor Deposition：化学気相堆積
法）によって成膜する。成膜時点では、Ｔａ2 Ｏ5 酸化
不足であることから、酸化（結晶化）処理を行い絶縁性
を確保する。
【００１１】
【発明が解決しようとする課題】しかし、上述した従来
の方法でＤＲＡＭを作製した場合、ＤＲＡＭのトランジ
スタ特性が変動するという問題があった。例えば、ゲー
ト電圧とドレイン電流との関係を示す電流−電圧特性、
特にしきい値電圧が、図１５に示すように、設計値と異
なった挙動を示す。図１５の破線が従来の方法で作製し
たＤＲＡＭのトランジスタの電流−電圧特性であり、太
線が設計値の電流−電圧特性である。上述の説明では、
ＤＲＡＭを例に挙げて半導体装置のトランジスタ特性の
変動を説明したが、この問題はカーボンを含む原料ガス
を使って成膜した絶縁膜を含むトランジスタ構造をシリ
コン基板上に備えた半導体装置全般に該当する問題であ
る。
の方法でＤＲＡＭを作製した場合、ＤＲＡＭのトランジ
スタ特性が変動するという問題があった。例えば、ゲー
ト電圧とドレイン電流との関係を示す電流−電圧特性、
特にしきい値電圧が、図１５に示すように、設計値と異
なった挙動を示す。図１５の破線が従来の方法で作製し
たＤＲＡＭのトランジスタの電流−電圧特性であり、太
線が設計値の電流−電圧特性である。上述の説明では、
ＤＲＡＭを例に挙げて半導体装置のトランジスタ特性の
変動を説明したが、この問題はカーボンを含む原料ガス
を使って成膜した絶縁膜を含むトランジスタ構造をシリ
コン基板上に備えた半導体装置全般に該当する問題であ
る。
【００１２】そこで、本発明の目的は、カーボンを含む
原料ガスを使って成膜した絶縁膜を含むトランジスタ構
造をシリコン基板上に備え、しかもトランジスタ特性の
良好な半導体装置及びそのような半導体装置の製造方法
を提供することである。
原料ガスを使って成膜した絶縁膜を含むトランジスタ構
造をシリコン基板上に備え、しかもトランジスタ特性の
良好な半導体装置及びそのような半導体装置の製造方法
を提供することである。
【００１３】
【課題を解決するための手段】本発明者は、課題を解決
するために研究を続ける過程で、次のことを見い出し
た。カーボンを含む原料ガスを使って成膜したＴａ2 Ｏ
5 膜などの絶縁膜をキャパシタ部の容量絶縁膜として有
するＤＲＡＭでは、Ｔａ2 Ｏ5 膜の成膜中、および、成
膜工程の後のプロセス工程で行う熱処理により、カーボ
ンが、ＳｉＯ2 膜などからなる層間絶縁膜中を拡散して
シリコン基板に達する。カーボンは、５００℃という低
温度でも、ＳｉＯ2 膜中を容易に拡散してＳｉ／ＳｉＯ
2 界面に集まり易いという性質を有しており、また、カ
ーボンはシリコン中にドナー準位を形成するために正の
固定電荷として働き、シリコン基板表層に形成される各
種トランジスタのトランジスタ特性に影響を及ぼす。例
えば、カーボンが、イオン化して層間絶縁膜を拡散し、
シリコン基板のＳＴＩ端に達したとき、Ｐ型シリコン基
板を用いた、表面チャネルがｎチャネルのトランジスタ
に対して、正の固定電荷として働き、閾値低下やハンプ
特性などを引き起こし、デバイス設計上非常に重要視さ
れるトランジスタ特性に悪影響を及ぼす。
するために研究を続ける過程で、次のことを見い出し
た。カーボンを含む原料ガスを使って成膜したＴａ2 Ｏ
5 膜などの絶縁膜をキャパシタ部の容量絶縁膜として有
するＤＲＡＭでは、Ｔａ2 Ｏ5 膜の成膜中、および、成
膜工程の後のプロセス工程で行う熱処理により、カーボ
ンが、ＳｉＯ2 膜などからなる層間絶縁膜中を拡散して
シリコン基板に達する。カーボンは、５００℃という低
温度でも、ＳｉＯ2 膜中を容易に拡散してＳｉ／ＳｉＯ
2 界面に集まり易いという性質を有しており、また、カ
ーボンはシリコン中にドナー準位を形成するために正の
固定電荷として働き、シリコン基板表層に形成される各
種トランジスタのトランジスタ特性に影響を及ぼす。例
えば、カーボンが、イオン化して層間絶縁膜を拡散し、
シリコン基板のＳＴＩ端に達したとき、Ｐ型シリコン基
板を用いた、表面チャネルがｎチャネルのトランジスタ
に対して、正の固定電荷として働き、閾値低下やハンプ
特性などを引き起こし、デバイス設計上非常に重要視さ
れるトランジスタ特性に悪影響を及ぼす。
【００１４】そこで、本発明者は、トランジスタ特性に
悪影響を及ぼすカーボンの拡散を防止するために、トラ
ンジスタが形成されるシリコン基板とＴａ2 Ｏ5 などの
容量絶縁膜との間の層間絶縁膜中にＬＰＣＶＤ法などで
形成されるシリコン窒化膜（Ｓｉ3 Ｎ4 ）を極薄く形成
することにより、カーボンの拡散を防止することを着想
し、実験を重ねて本発明を発明するに到った。
悪影響を及ぼすカーボンの拡散を防止するために、トラ
ンジスタが形成されるシリコン基板とＴａ2 Ｏ5 などの
容量絶縁膜との間の層間絶縁膜中にＬＰＣＶＤ法などで
形成されるシリコン窒化膜（Ｓｉ3 Ｎ4 ）を極薄く形成
することにより、カーボンの拡散を防止することを着想
し、実験を重ねて本発明を発明するに到った。
【００１５】上記目的を達成するために、上述の知見に
基づいて、本発明に係る半導体装置は、カーボンを含む
原料ガスを使って成膜した絶縁膜を有するトランジスタ
構造をシリコン基板上に備えた半導体装置において、カ
ーボンがシリコン基板側に拡散するのを防止する膜とし
て、シリコン窒化膜が、絶縁膜とシリコン基板との間に
形成されていることを特徴としている。
基づいて、本発明に係る半導体装置は、カーボンを含む
原料ガスを使って成膜した絶縁膜を有するトランジスタ
構造をシリコン基板上に備えた半導体装置において、カ
ーボンがシリコン基板側に拡散するのを防止する膜とし
て、シリコン窒化膜が、絶縁膜とシリコン基板との間に
形成されていることを特徴としている。
【００１６】カーボンを含む原料ガスを使って成膜した
絶縁膜には、比誘電率が２２から２５であるタンタルオ
キサイド（Ｔａ2 Ｏ5 ）、チタン酸ストロンチウム（Ｓ
ｒＴｉＯ3 （ＳＴＯ））、チタン酸ストロンチウムバリ
ウム（（Ｂａ、Ｓｒ）ＴｉＯ 3 （ＢＳＴ））、チタン酸
鉛（ＰｂＴｉＯ3 （ＰＴＯ））、チタン酸ジルコン酸鉛
（Ｐｂ（Ｔｉ、Ｚｒ）Ｏ3 （ＰＺＴ））等の比誘電率が
１００を越える高誘電体絶縁膜がある。
絶縁膜には、比誘電率が２２から２５であるタンタルオ
キサイド（Ｔａ2 Ｏ5 ）、チタン酸ストロンチウム（Ｓ
ｒＴｉＯ3 （ＳＴＯ））、チタン酸ストロンチウムバリ
ウム（（Ｂａ、Ｓｒ）ＴｉＯ 3 （ＢＳＴ））、チタン酸
鉛（ＰｂＴｉＯ3 （ＰＴＯ））、チタン酸ジルコン酸鉛
（Ｐｂ（Ｔｉ、Ｚｒ）Ｏ3 （ＰＺＴ））等の比誘電率が
１００を越える高誘電体絶縁膜がある。
【００１７】本発明は、カーボンを含む原料ガスを使っ
て成膜した絶縁膜を含むトランジスタ構造をシリコン基
板上に備えた半導体装置である限り適用できるが、特
に、トランジスタ部とキャパシタ部とを備えるＤＲＡＭ
であって、タンタルオキサイド膜がキャパシタ部の容量
絶縁膜である半導体装置に好適に適用できる。
て成膜した絶縁膜を含むトランジスタ構造をシリコン基
板上に備えた半導体装置である限り適用できるが、特
に、トランジスタ部とキャパシタ部とを備えるＤＲＡＭ
であって、タンタルオキサイド膜がキャパシタ部の容量
絶縁膜である半導体装置に好適に適用できる。
【００１８】実用的な本発明の適用例は、層間絶縁膜を
貫通して、シリコン基板内に形成された拡散層と接続す
るコンタクトを備え、カーボン拡散防止膜として、シリ
コン窒化膜が、コンタクトと拡散層との接続部を除いた
領域を横断してシリコン基板上に成膜されている、ＤＲ
ＡＭである。
貫通して、シリコン基板内に形成された拡散層と接続す
るコンタクトを備え、カーボン拡散防止膜として、シリ
コン窒化膜が、コンタクトと拡散層との接続部を除いた
領域を横断してシリコン基板上に成膜されている、ＤＲ
ＡＭである。
【００１９】また、実用的な本発明の別の適用例は、第
１層間絶縁膜を貫通して、シリコン基板内に形成された
拡散層と接続するコンタクトと、キャパシタ部の下部電
極とコンタクトとの間に第２及び第３層間絶縁膜を貫通
して介在し、下部電極をコンタクトに接続する容量コン
タクトとを備え、シリコン窒化膜が、カーボン拡散防止
膜として、下部電極と容量コンタクトとの接続部を除い
た領域を横断して第３層間絶縁膜上に成膜されている、
ＤＲＡＭである。
１層間絶縁膜を貫通して、シリコン基板内に形成された
拡散層と接続するコンタクトと、キャパシタ部の下部電
極とコンタクトとの間に第２及び第３層間絶縁膜を貫通
して介在し、下部電極をコンタクトに接続する容量コン
タクトとを備え、シリコン窒化膜が、カーボン拡散防止
膜として、下部電極と容量コンタクトとの接続部を除い
た領域を横断して第３層間絶縁膜上に成膜されている、
ＤＲＡＭである。
【００２０】また、実用的な本発明の更に別の適用例
は、第１層間絶縁膜を貫通して、シリコン基板内に形成
された拡散層と接続するコンタクトと、キャパシタ部の
下部電極とコンタクトとの間に第２及び第３層間絶縁膜
を貫通して介在し、下部電極をコンタクトに接続する容
量コンタクトとを備え、シリコン窒化膜が、カーボン拡
散防止膜として、容量コンタクトを除いた領域を横断し
て第３層間絶縁膜中に成膜されている、ＤＲＡＭであ
る。
は、第１層間絶縁膜を貫通して、シリコン基板内に形成
された拡散層と接続するコンタクトと、キャパシタ部の
下部電極とコンタクトとの間に第２及び第３層間絶縁膜
を貫通して介在し、下部電極をコンタクトに接続する容
量コンタクトとを備え、シリコン窒化膜が、カーボン拡
散防止膜として、容量コンタクトを除いた領域を横断し
て第３層間絶縁膜中に成膜されている、ＤＲＡＭであ
る。
【００２１】本発明に係る半導体装置の製造方法（以
下、第１の発明方法と言う）は、シリコン基板上にワー
ド線を形成した後、カーボン拡散防止膜としてシリコン
窒化膜を基板全面に成膜する工程と、シリコン窒化膜上
に第１層間絶縁膜を成膜してワード線を埋設した後、シ
リコン窒化膜に対して選択的なエッチング法によって第
１層間絶縁膜をエッチングしてセルコンタクトホールを
開口し、セルコンタクトホールの底部にシリコン窒化膜
を露出させる工程と、セルコンタクトホールの底部に露
出したシリコン窒化膜を選択的にエッチングして除去
し、シリコン基板を露出させる工程と、セルコンタクト
ホールを埋め込み、シリコン基板の拡散層に接続するセ
ルコンタクト・プラグを形成する工程とを有することを
特徴としている。
下、第１の発明方法と言う）は、シリコン基板上にワー
ド線を形成した後、カーボン拡散防止膜としてシリコン
窒化膜を基板全面に成膜する工程と、シリコン窒化膜上
に第１層間絶縁膜を成膜してワード線を埋設した後、シ
リコン窒化膜に対して選択的なエッチング法によって第
１層間絶縁膜をエッチングしてセルコンタクトホールを
開口し、セルコンタクトホールの底部にシリコン窒化膜
を露出させる工程と、セルコンタクトホールの底部に露
出したシリコン窒化膜を選択的にエッチングして除去
し、シリコン基板を露出させる工程と、セルコンタクト
ホールを埋め込み、シリコン基板の拡散層に接続するセ
ルコンタクト・プラグを形成する工程とを有することを
特徴としている。
【００２２】本発明に係る半導体装置の別の製造方法
（以下、第２の発明方法と言う）は、シリコン基板上に
ワード線を形成し、次いで第１層間絶縁膜を成膜してワ
ード線を埋設した後、第１層間絶縁膜を貫通してシリコ
ン基板の拡散層に接続するセルコンタクト・プラグを形
成する工程と、第１層間絶縁膜上に、第２層間絶縁膜、
更にビット線を形成し、続いて第３層間絶縁膜を基板全
面に成膜してビット線を埋設した後、第３層間絶縁膜及
び第２層間絶縁膜を貫通し、セルコンタクト・プラグに
接続する容量コンタクト・プラグを形成する工程と、第
３層間絶縁膜及び容量コンタクト・プラグ上にカーボン
拡散防止膜としてシリコン窒化膜を成膜する工程と、シ
リコン窒化膜上に第４層間絶縁膜を形成し、次いでパタ
ーニングして第４層間絶縁膜を貫通してシリコン窒化膜
を露出させた凹部状のシリンダー型キャパシタ形成部を
開口し、シリンダー型キャパシタ形成部の底部に露出し
たシリコン窒化膜を選択的にエッチングして除去する工
程とを備えていることを特徴としている。
（以下、第２の発明方法と言う）は、シリコン基板上に
ワード線を形成し、次いで第１層間絶縁膜を成膜してワ
ード線を埋設した後、第１層間絶縁膜を貫通してシリコ
ン基板の拡散層に接続するセルコンタクト・プラグを形
成する工程と、第１層間絶縁膜上に、第２層間絶縁膜、
更にビット線を形成し、続いて第３層間絶縁膜を基板全
面に成膜してビット線を埋設した後、第３層間絶縁膜及
び第２層間絶縁膜を貫通し、セルコンタクト・プラグに
接続する容量コンタクト・プラグを形成する工程と、第
３層間絶縁膜及び容量コンタクト・プラグ上にカーボン
拡散防止膜としてシリコン窒化膜を成膜する工程と、シ
リコン窒化膜上に第４層間絶縁膜を形成し、次いでパタ
ーニングして第４層間絶縁膜を貫通してシリコン窒化膜
を露出させた凹部状のシリンダー型キャパシタ形成部を
開口し、シリンダー型キャパシタ形成部の底部に露出し
たシリコン窒化膜を選択的にエッチングして除去する工
程とを備えていることを特徴としている。
【００２３】本発明に係る半導体装置の更に別の製造方
法（以下、第３の発明方法と言う）は、シリコン基板上
にワード線を形成し、次いで第１層間絶縁膜を成膜して
ワード線を埋設した後、第１層間絶縁膜を貫通してシリ
コン基板の拡散層に接続するセルコンタクト・プラグを
形成する工程と、第１層間絶縁膜上に、第２層間絶縁
膜、更にビット線を形成し、続いて第３層間絶縁膜を基
板全面に成膜してビット線を埋設した後、第３層間絶縁
膜上にカーボン拡散防止膜としてシリコン窒化膜を成膜
する工程と、シリコン窒化膜、第３層間絶縁膜及び第２
層間絶縁膜を貫通し、セルコンタクト・プラグに接続す
る容量コンタクト・プラグを形成する工程とを有するこ
とを特徴としている。
法（以下、第３の発明方法と言う）は、シリコン基板上
にワード線を形成し、次いで第１層間絶縁膜を成膜して
ワード線を埋設した後、第１層間絶縁膜を貫通してシリ
コン基板の拡散層に接続するセルコンタクト・プラグを
形成する工程と、第１層間絶縁膜上に、第２層間絶縁
膜、更にビット線を形成し、続いて第３層間絶縁膜を基
板全面に成膜してビット線を埋設した後、第３層間絶縁
膜上にカーボン拡散防止膜としてシリコン窒化膜を成膜
する工程と、シリコン窒化膜、第３層間絶縁膜及び第２
層間絶縁膜を貫通し、セルコンタクト・プラグに接続す
る容量コンタクト・プラグを形成する工程とを有するこ
とを特徴としている。
【００２４】本発明に係る半導体装置の更に別の製造方
法（以下、第４の発明方法と言う）は、シリコン基板上
にワード線を形成し、次いで第１層間絶縁膜を成膜して
ワード線を埋設した後、第１層間絶縁膜を貫通してシリ
コン基板の拡散層に接続するセルコンタクト・プラグを
形成する工程と、第１層間絶縁膜上に、第２層間絶縁
膜、更にビット線を形成し、更に基板全面にカーボン拡
散防止膜としてシリコン窒化膜を成膜する工程と、第３
層間絶縁膜を基板全面に成膜してシリコン窒化膜で覆わ
れたビット線を埋設し、シリコン窒化膜に対して選択的
なエッチング法によって第３層間絶縁膜をエッチングし
て、容量コンタクト形成用のコンタクトホールを形成し
てコンタクトホールの底部にシリコン窒化膜を露出さ
せ、更にシリコン窒化膜を選択的にエッチングして第２
層間絶縁膜をコンタクトホールの底部に露出させる工程
と、コンタクトホールの底部に露出した第２層間絶縁膜
をエッチングして、コンタクトホールをセルコンタクト
・プラグに連通させ、続いてコンタクトホールを導電性
材料で埋め込んでセルコンタクト・プラグに接続した容
量コンタクト・プラグを形成する工程とを有することを
特徴としている。
法（以下、第４の発明方法と言う）は、シリコン基板上
にワード線を形成し、次いで第１層間絶縁膜を成膜して
ワード線を埋設した後、第１層間絶縁膜を貫通してシリ
コン基板の拡散層に接続するセルコンタクト・プラグを
形成する工程と、第１層間絶縁膜上に、第２層間絶縁
膜、更にビット線を形成し、更に基板全面にカーボン拡
散防止膜としてシリコン窒化膜を成膜する工程と、第３
層間絶縁膜を基板全面に成膜してシリコン窒化膜で覆わ
れたビット線を埋設し、シリコン窒化膜に対して選択的
なエッチング法によって第３層間絶縁膜をエッチングし
て、容量コンタクト形成用のコンタクトホールを形成し
てコンタクトホールの底部にシリコン窒化膜を露出さ
せ、更にシリコン窒化膜を選択的にエッチングして第２
層間絶縁膜をコンタクトホールの底部に露出させる工程
と、コンタクトホールの底部に露出した第２層間絶縁膜
をエッチングして、コンタクトホールをセルコンタクト
・プラグに連通させ、続いてコンタクトホールを導電性
材料で埋め込んでセルコンタクト・プラグに接続した容
量コンタクト・プラグを形成する工程とを有することを
特徴としている。
【００２５】カーボン拡散防止膜としてのシリコン窒化
膜は、緻密な膜質であることが重要である。そこで、第
１から第４の発明方法では、カーボン拡散防止膜として
シリコン窒化膜を成膜する際に、緻密な膜質のシリコン
窒化膜を成膜するために、７００℃以上８００℃以下の
温度、０．１Torr以上２７５Torr以下の範囲の圧力、例
えば７５０℃程度の温度及び０．２Torr程度の圧力の成
膜条件でＬＰ−ＣＶＤ法によってシリコン窒化膜を成膜
する。ＬＰ−ＣＶＤ法によって成膜したシリコン窒化膜
は、化学量論的組成（Ｓｉ3 Ｎ4 膜）であって、密度が
２．９ｇ／ｃｍ 3 から３．１ｇ／ｃｍ3 と高いので、膜
質が緻密である。また、カーボン拡散防止膜としてのシ
リコン窒化膜（Ｓｉ3 Ｎ4 膜）の膜厚は、５０Åから２
００Åである。５０Å以下では本発明の効果が乏しく、
また、２００Å以上にしても本発明の効果は平衡に達
し、厚くする意味がない。尚、温度３００℃程度でプラ
ズマＣＶＤ法によって成膜したシリコン窒化膜は、密度
が２．４ｇ／ｃｍ3 から２．８ｇ／ｃｍ3 であって、Ｌ
Ｐ−ＣＶＤ法によるシリコン窒化膜に次いで好ましい。
膜は、緻密な膜質であることが重要である。そこで、第
１から第４の発明方法では、カーボン拡散防止膜として
シリコン窒化膜を成膜する際に、緻密な膜質のシリコン
窒化膜を成膜するために、７００℃以上８００℃以下の
温度、０．１Torr以上２７５Torr以下の範囲の圧力、例
えば７５０℃程度の温度及び０．２Torr程度の圧力の成
膜条件でＬＰ−ＣＶＤ法によってシリコン窒化膜を成膜
する。ＬＰ−ＣＶＤ法によって成膜したシリコン窒化膜
は、化学量論的組成（Ｓｉ3 Ｎ4 膜）であって、密度が
２．９ｇ／ｃｍ 3 から３．１ｇ／ｃｍ3 と高いので、膜
質が緻密である。また、カーボン拡散防止膜としてのシ
リコン窒化膜（Ｓｉ3 Ｎ4 膜）の膜厚は、５０Åから２
００Åである。５０Å以下では本発明の効果が乏しく、
また、２００Å以上にしても本発明の効果は平衡に達
し、厚くする意味がない。尚、温度３００℃程度でプラ
ズマＣＶＤ法によって成膜したシリコン窒化膜は、密度
が２．４ｇ／ｃｍ3 から２．８ｇ／ｃｍ3 であって、Ｌ
Ｐ−ＣＶＤ法によるシリコン窒化膜に次いで好ましい。
【００２６】
【発明の実施の形態】以下に、添付図面を参照し、実施
形態例を挙げて本発明の実施の形態を具体的かつ詳細に
説明する。半導体装置の実施形態例１ 本実施形態例は、本発明に係る半導体装置をＤＲＡＭに
適用した実施形態の一例であって、図１は本実施形態例
のＤＲＡＭの要部の構成を示す断面図である。図１に示
す部位のうち、図１６及び図１７で示したものと同じも
のには同じ符号を付して説明を省略する。本実施形態例
の半導体装置６０は、カーボンを含む原料ガス、例えば
Ｔａ（ＯＣ2 Ｈ5 ）5 を使って成膜したＴａ2 Ｏ5 膜を
キャパシタ部の容量絶縁膜として有するＤＲＡＭであっ
て、図１に示すように、セルコンタクト・プラグ３０を
形成したコンタクトホール２８の底部を除くシリコン基
板１２上に、膜厚１００ÅのＳｉ3 Ｎ4 膜６２が、キャ
パシタ部の容量絶縁膜（Ｔａ2 Ｏ5 膜）を成膜する際に
生じるカーボンの拡散を防止するカーボン拡散防止膜と
して成膜されている。ＤＲＡＭ６０は、第１層間絶縁膜
２６を貫通して、シリコン基板１２内に形成された拡散
層と接続するセルコンタクト・プラグ３０を備え、カー
ボン拡散防止膜として、Ｓｉ3 Ｎ4 膜６２が、セルコン
タクト・プラグ３０と拡散層との接続部を除いた領域を
横断してシリコン基板１２ないしワード線２２の上面及
び側面に成膜されている。これを除いて、本実施形態例
のＤＲＡＭ６０は、図１６及び図１７を参照して説明し
た従来のＤＲＡＭ１０のトランジスタ部及びキャパシタ
部と同じ構成を備えている。尚、半導体装置の実施形態
例１から３及び半導体装置の製造方法の実施形態例１か
ら４では、第１から第４層間絶縁膜には、ＳｉＯ2 膜を
使用している。
形態例を挙げて本発明の実施の形態を具体的かつ詳細に
説明する。半導体装置の実施形態例１ 本実施形態例は、本発明に係る半導体装置をＤＲＡＭに
適用した実施形態の一例であって、図１は本実施形態例
のＤＲＡＭの要部の構成を示す断面図である。図１に示
す部位のうち、図１６及び図１７で示したものと同じも
のには同じ符号を付して説明を省略する。本実施形態例
の半導体装置６０は、カーボンを含む原料ガス、例えば
Ｔａ（ＯＣ2 Ｈ5 ）5 を使って成膜したＴａ2 Ｏ5 膜を
キャパシタ部の容量絶縁膜として有するＤＲＡＭであっ
て、図１に示すように、セルコンタクト・プラグ３０を
形成したコンタクトホール２８の底部を除くシリコン基
板１２上に、膜厚１００ÅのＳｉ3 Ｎ4 膜６２が、キャ
パシタ部の容量絶縁膜（Ｔａ2 Ｏ5 膜）を成膜する際に
生じるカーボンの拡散を防止するカーボン拡散防止膜と
して成膜されている。ＤＲＡＭ６０は、第１層間絶縁膜
２６を貫通して、シリコン基板１２内に形成された拡散
層と接続するセルコンタクト・プラグ３０を備え、カー
ボン拡散防止膜として、Ｓｉ3 Ｎ4 膜６２が、セルコン
タクト・プラグ３０と拡散層との接続部を除いた領域を
横断してシリコン基板１２ないしワード線２２の上面及
び側面に成膜されている。これを除いて、本実施形態例
のＤＲＡＭ６０は、図１６及び図１７を参照して説明し
た従来のＤＲＡＭ１０のトランジスタ部及びキャパシタ
部と同じ構成を備えている。尚、半導体装置の実施形態
例１から３及び半導体装置の製造方法の実施形態例１か
ら４では、第１から第４層間絶縁膜には、ＳｉＯ2 膜を
使用している。
【００２７】半導体装置の製造方法の実施形態例１
本実施形態例は、第１の発明方法に係る半導体装置の製
造方法を実施形態例１のＤＲＡＭ６０の製造に適用した
実施形態の一例であって、図２（ａ）から（ｃ）、及び
図３（ｄ）から（ｆ）は、それぞれ、本実施形態例の製
造方法に従って実施形態例１のＤＲＡＭ６０を製造する
際の各工程毎の断面図である。図２及び図３に示す部位
のうち、図１６から図２１で示した同じものには同じ符
号を付して説明を省略する。従来の製造方法と同様に、
先ず、図２（ａ）に示すように、シリコン基板１２に素
子分離領域としてＳＴＩ１４を形成してトランジスタ形
成領域を区画し、続いてトランジスタ形成領域にチャネ
ル領域及びソース領域／ドレイン領域（図示せず）を含
む拡散層を形成した後、ゲート酸化膜１５、ＤＯＰＯＳ
膜１６、ＷＳｉ膜１８、及びシリコン窒化膜２０の積層
膜からなる配線を形成する。
造方法を実施形態例１のＤＲＡＭ６０の製造に適用した
実施形態の一例であって、図２（ａ）から（ｃ）、及び
図３（ｄ）から（ｆ）は、それぞれ、本実施形態例の製
造方法に従って実施形態例１のＤＲＡＭ６０を製造する
際の各工程毎の断面図である。図２及び図３に示す部位
のうち、図１６から図２１で示した同じものには同じ符
号を付して説明を省略する。従来の製造方法と同様に、
先ず、図２（ａ）に示すように、シリコン基板１２に素
子分離領域としてＳＴＩ１４を形成してトランジスタ形
成領域を区画し、続いてトランジスタ形成領域にチャネ
ル領域及びソース領域／ドレイン領域（図示せず）を含
む拡散層を形成した後、ゲート酸化膜１５、ＤＯＰＯＳ
膜１６、ＷＳｉ膜１８、及びシリコン窒化膜２０の積層
膜からなる配線を形成する。
【００２８】次いで、積層膜の配線上にシリコン窒化膜
２４を成膜し、続いてエッチバックして、図２（ｂ）に
示すように、積層膜の配線の側壁にシリコン窒化膜サイ
ドウォール２４を形成することにより、ワード線２２を
形成する。拡散層上のワード線２２はゲート電極を構成
する。続いて、図２（ｃ）に示すように、基板全面にＬ
Ｐ−ＣＶＤ法によって膜厚１００Åのブランケットシリ
コン窒化膜（Ｓｉ3 Ｎ4 膜）６２を成膜する。本実施形
態例でブランケットシリコン窒化膜（Ｓｉ3 Ｎ4 膜）６
２を成膜する際には、成膜方法としてＬＰ−ＣＶＤ法を
用い、温度が７６０℃、圧力が０．２Torrで膜厚１００
Åの化学量論的組成（Ｓｉ3 Ｎ4 ）が得られるガス流量
条件を用いた。また、原料ガスの組成及び流量は、ジク
ロロシランが７５sccm、アンモニアが７５０sccmであっ
た。成膜条件は、実施形態例２から４の方法でも同じで
ある。尚、カーボンの拡散を防止するためには、緻密な
膜質のシリコン窒化膜が要求されるので、プラズマＣＶ
Ｄ法で形成される化学量論的組成からずれるシリコン窒
化膜より、ＬＰ−ＣＶＤ法で形成されたＳｉ3 Ｎ4 膜の
方が好ましい。
２４を成膜し、続いてエッチバックして、図２（ｂ）に
示すように、積層膜の配線の側壁にシリコン窒化膜サイ
ドウォール２４を形成することにより、ワード線２２を
形成する。拡散層上のワード線２２はゲート電極を構成
する。続いて、図２（ｃ）に示すように、基板全面にＬ
Ｐ−ＣＶＤ法によって膜厚１００Åのブランケットシリ
コン窒化膜（Ｓｉ3 Ｎ4 膜）６２を成膜する。本実施形
態例でブランケットシリコン窒化膜（Ｓｉ3 Ｎ4 膜）６
２を成膜する際には、成膜方法としてＬＰ−ＣＶＤ法を
用い、温度が７６０℃、圧力が０．２Torrで膜厚１００
Åの化学量論的組成（Ｓｉ3 Ｎ4 ）が得られるガス流量
条件を用いた。また、原料ガスの組成及び流量は、ジク
ロロシランが７５sccm、アンモニアが７５０sccmであっ
た。成膜条件は、実施形態例２から４の方法でも同じで
ある。尚、カーボンの拡散を防止するためには、緻密な
膜質のシリコン窒化膜が要求されるので、プラズマＣＶ
Ｄ法で形成される化学量論的組成からずれるシリコン窒
化膜より、ＬＰ−ＣＶＤ法で形成されたＳｉ3 Ｎ4 膜の
方が好ましい。
【００２９】次いで、Ｓｉ3 Ｎ4 膜６２上基板全面に第
１層間絶縁膜２６を成膜してワード線２２を埋設した
後、図３（ｄ）に示すように、シリコン窒化膜２０、２
４、及びＳｉ3 Ｎ4 膜６２に対して選択的なエッチング
法によって第１層間絶縁膜２６をエッチングして、セル
コンタクトホール２８を形成する。次いで、図３（ｅ）
に示すように、セルコンタクトホール２８の底部のＳｉ
3Ｎ4 膜６２を選択的にエッチングして除去して、シリ
コン基板１２を露出させる。この際、図３（ｅ）に示す
ように、セルコンタクトホール２８の開口部肩部のＳｉ
3 Ｎ4 膜６２も除去されるが、シリコン窒化膜２０及び
サイドウォールシリコン窒化膜２４が残留するので、本
発明の目的及び効果に支障が生じるようなことはない。
次に、図３（ｆ）に示すように、ＤＯＰＯＳ、タングス
テン（Ｗ）等の導電性材料３０を基板全面に堆積させて
セルコンタクトホール２８を埋め込み、全面エッチバッ
ク又はＣＭＰ法によって第１層間絶縁膜２６上の導電性
材料３０を除去して、シリコン基板１２の拡散層に接続
するセルコンタクト・プラグ３０を形成する。以下、図
２０（ｆ）から図２１（ｋ）を参照して説明した従来の
方法に従って、各工程を実施して、ＤＲＡＭ６０を作製
する。
１層間絶縁膜２６を成膜してワード線２２を埋設した
後、図３（ｄ）に示すように、シリコン窒化膜２０、２
４、及びＳｉ3 Ｎ4 膜６２に対して選択的なエッチング
法によって第１層間絶縁膜２６をエッチングして、セル
コンタクトホール２８を形成する。次いで、図３（ｅ）
に示すように、セルコンタクトホール２８の底部のＳｉ
3Ｎ4 膜６２を選択的にエッチングして除去して、シリ
コン基板１２を露出させる。この際、図３（ｅ）に示す
ように、セルコンタクトホール２８の開口部肩部のＳｉ
3 Ｎ4 膜６２も除去されるが、シリコン窒化膜２０及び
サイドウォールシリコン窒化膜２４が残留するので、本
発明の目的及び効果に支障が生じるようなことはない。
次に、図３（ｆ）に示すように、ＤＯＰＯＳ、タングス
テン（Ｗ）等の導電性材料３０を基板全面に堆積させて
セルコンタクトホール２８を埋め込み、全面エッチバッ
ク又はＣＭＰ法によって第１層間絶縁膜２６上の導電性
材料３０を除去して、シリコン基板１２の拡散層に接続
するセルコンタクト・プラグ３０を形成する。以下、図
２０（ｆ）から図２１（ｋ）を参照して説明した従来の
方法に従って、各工程を実施して、ＤＲＡＭ６０を作製
する。
【００３０】半導体装置の実施形態例２
本実施形態例は、本発明に係る半導体装置をＤＲＡＭに
適用した実施形態の別の例であって、図４は本実施形態
例のＤＲＡＭの構成を示す断面図である。図４に示す部
位のうち、図１６及び図１７に示したものと同じものに
は同じ符号を付して説明を省略する。本実施形態例の半
導体装置７０は、カーボンを含む原料ガス、即ちＴａ
（ＯＣ 2 Ｈ5 ）5 を使って成膜したＴａ2 Ｏ5 膜をキャ
パシタ部の容量絶縁膜として有するＤＲＡＭであって、
図４に示すように、シリンダー型キャパシタ形成部５０
の底部を除く第３層間絶縁膜４２上の領域に、膜厚１０
０ÅのＳｉ3 Ｎ4 膜７２が、キャパシタ部の容量絶縁膜
（Ｔａ2 Ｏ5 膜）を成膜する際に生じるカーボンの拡散
を防止するカーボン拡散防止膜として成膜されている。
適用した実施形態の別の例であって、図４は本実施形態
例のＤＲＡＭの構成を示す断面図である。図４に示す部
位のうち、図１６及び図１７に示したものと同じものに
は同じ符号を付して説明を省略する。本実施形態例の半
導体装置７０は、カーボンを含む原料ガス、即ちＴａ
（ＯＣ 2 Ｈ5 ）5 を使って成膜したＴａ2 Ｏ5 膜をキャ
パシタ部の容量絶縁膜として有するＤＲＡＭであって、
図４に示すように、シリンダー型キャパシタ形成部５０
の底部を除く第３層間絶縁膜４２上の領域に、膜厚１０
０ÅのＳｉ3 Ｎ4 膜７２が、キャパシタ部の容量絶縁膜
（Ｔａ2 Ｏ5 膜）を成膜する際に生じるカーボンの拡散
を防止するカーボン拡散防止膜として成膜されている。
【００３１】つまり、本実施形態例のＤＲＡＭ７０は、
第１層間絶縁膜２６を貫通して、シリコン基板１２内に
形成された拡散層と接続するセルコンタクト・プラグ３
０と、キャパシタ部５８の下部電極５２とセルコンタク
ト・プラグ３０との間に第２層間絶縁膜３２及び第３層
間絶縁膜４２を貫通して介在し、下部電極５２をセルコ
ンタクト・プラグ３０に接続する容量コンタクト・プラ
グ４６とを備え、Ｓｉ 3 Ｎ4 膜７２が、カーボン拡散防
止膜として、下部電極５２と容量コンタクト・プラグ４
６との接続部を除いた領域を横断して第３層間絶縁膜４
２上に成膜されている。これを除いて、本実施形態例の
ＤＲＡＭ７０は、図１６から図１７を参照して説明した
従来のＤＲＡＭ１０のトランジスタ部及びキャパシタ部
と同じ構成を備えている。尚、本実施形態例のＤＲＡＭ
は、図４に示すように、容量コンタクト・プラグ４６と
接続される下部電極５２としてＨＳＧ化されたＤＯＰＯ
Ｓ膜、容量絶縁膜５４として膜厚８０ÅのＴａ2 Ｏ
5 膜、及び上部電極（プレート電極）５６としてＴｉＮ
膜からなるキャパシタ５８をシリンダー型キャパシタ形
成部５０内に備えている。
第１層間絶縁膜２６を貫通して、シリコン基板１２内に
形成された拡散層と接続するセルコンタクト・プラグ３
０と、キャパシタ部５８の下部電極５２とセルコンタク
ト・プラグ３０との間に第２層間絶縁膜３２及び第３層
間絶縁膜４２を貫通して介在し、下部電極５２をセルコ
ンタクト・プラグ３０に接続する容量コンタクト・プラ
グ４６とを備え、Ｓｉ 3 Ｎ4 膜７２が、カーボン拡散防
止膜として、下部電極５２と容量コンタクト・プラグ４
６との接続部を除いた領域を横断して第３層間絶縁膜４
２上に成膜されている。これを除いて、本実施形態例の
ＤＲＡＭ７０は、図１６から図１７を参照して説明した
従来のＤＲＡＭ１０のトランジスタ部及びキャパシタ部
と同じ構成を備えている。尚、本実施形態例のＤＲＡＭ
は、図４に示すように、容量コンタクト・プラグ４６と
接続される下部電極５２としてＨＳＧ化されたＤＯＰＯ
Ｓ膜、容量絶縁膜５４として膜厚８０ÅのＴａ2 Ｏ
5 膜、及び上部電極（プレート電極）５６としてＴｉＮ
膜からなるキャパシタ５８をシリンダー型キャパシタ形
成部５０内に備えている。
【００３２】半導体装置の製造方法の実施形態例２
本実施形態例は、第２の発明方法に係る半導体装置の製
造方法を実施形態例２のＤＲＡＭ７０の製造に適用した
実施形態の一例であって、図５（ａ）から（ｃ）、及び
図６（ｄ）から（ｆ）、図７（ｇ）から（ｉ）、及び図
８（ｊ）から（ｌ）は、それぞれ、本実施形態例の製造
方法に従って実施形態例２のＤＲＡＭ７０を製造する際
の各工程毎の断面図である。図５から図８に示す部位の
うち、図１６から図２１に示すものと同じものには同じ
符号を付して説明を省略する。
造方法を実施形態例２のＤＲＡＭ７０の製造に適用した
実施形態の一例であって、図５（ａ）から（ｃ）、及び
図６（ｄ）から（ｆ）、図７（ｇ）から（ｉ）、及び図
８（ｊ）から（ｌ）は、それぞれ、本実施形態例の製造
方法に従って実施形態例２のＤＲＡＭ７０を製造する際
の各工程毎の断面図である。図５から図８に示す部位の
うち、図１６から図２１に示すものと同じものには同じ
符号を付して説明を省略する。
【００３３】先ず、従来の方法と同様にして、図１８
（ａ）から（ｃ）に示すように、シリコン基板１２にＳ
ＴＩ１４を形成し、トランジスタ形成領域にチャネル領
域及びソース領域／ドレイン領域（図示せず）を含む拡
散層を形成した後、ゲート酸化膜１５、ＤＯＰＯＳ膜１
６、ＷＳｉ膜１８、及びシリコン窒化膜２０の積層膜の
配線と、シリコン窒化膜サイドウォール２４とからなる
ワード線２２を形成する。次いで、図１９（ｄ）及び
（ｅ）に示すように、第１層間絶縁膜２６を基板全面に
成膜してワード線２２を埋設した後、第１層間絶縁膜２
６をエッチングして、セルコンタクトホール２８を形成
する。次に、ＤＯＰＯＳ、タングステン（Ｗ）等の導電
性材料３０を基板全面に堆積させてセルコンタクトホー
ル２８を埋め込み、次いで全面エッチバック又はＣＭＰ
法を施して第１層間絶縁膜２６を露出させると共にセル
コンタクト・プラグ３０を形成する。これにより、図５
（ａ）に示す断面形状の構造を有するものがＤＲＡＭの
中間製品として形成される。
（ａ）から（ｃ）に示すように、シリコン基板１２にＳ
ＴＩ１４を形成し、トランジスタ形成領域にチャネル領
域及びソース領域／ドレイン領域（図示せず）を含む拡
散層を形成した後、ゲート酸化膜１５、ＤＯＰＯＳ膜１
６、ＷＳｉ膜１８、及びシリコン窒化膜２０の積層膜の
配線と、シリコン窒化膜サイドウォール２４とからなる
ワード線２２を形成する。次いで、図１９（ｄ）及び
（ｅ）に示すように、第１層間絶縁膜２６を基板全面に
成膜してワード線２２を埋設した後、第１層間絶縁膜２
６をエッチングして、セルコンタクトホール２８を形成
する。次に、ＤＯＰＯＳ、タングステン（Ｗ）等の導電
性材料３０を基板全面に堆積させてセルコンタクトホー
ル２８を埋め込み、次いで全面エッチバック又はＣＭＰ
法を施して第１層間絶縁膜２６を露出させると共にセル
コンタクト・プラグ３０を形成する。これにより、図５
（ａ）に示す断面形状の構造を有するものがＤＲＡＭの
中間製品として形成される。
【００３４】次に、図５（ｂ）に示すように、第１層間
絶縁膜２６及びセルコンタクト・プラグ３０上に第２層
間絶縁膜３２を成膜し、更に第２層間絶縁膜３２上にＷ
Ｎ膜３３、Ｗ膜３４及びシリコン窒化膜３６の積層膜か
らなる配線を形成する。次いで、積層膜の配線上にシリ
コン窒化膜４０を成膜し、続いてエッチバックして、図
５（ｃ）に示すように、積層膜の配線の側壁にシリコン
窒化膜サイドウォール４０を形成することにより、ビッ
ト線３８を形成する。
絶縁膜２６及びセルコンタクト・プラグ３０上に第２層
間絶縁膜３２を成膜し、更に第２層間絶縁膜３２上にＷ
Ｎ膜３３、Ｗ膜３４及びシリコン窒化膜３６の積層膜か
らなる配線を形成する。次いで、積層膜の配線上にシリ
コン窒化膜４０を成膜し、続いてエッチバックして、図
５（ｃ）に示すように、積層膜の配線の側壁にシリコン
窒化膜サイドウォール４０を形成することにより、ビッ
ト線３８を形成する。
【００３５】次に、図６（ｄ）に示すように、第３層間
絶縁膜４２を基板全面に成膜してビット線３８を埋設す
る。続いて、図６（ｅ）に示すように、シリコン窒化膜
３６、４０に対して選択的なエッチング法によって第３
層間絶縁膜４２及び第２層間絶縁膜３２をエッチングし
て、セルコンタクト・プラグ３０を露出させた容量コン
タクト形成用のコンタクトホール４４を形成する。次い
で、図６（ｆ）に示すように、基板上にＤＯＰＯＳ膜、
タングステン膜等の導電性材料の膜を成膜してコンタク
トホール４４を導電性材料で埋め込み、次いで全面エッ
チバック又はＣＭＰ法を適用して第３層間絶縁膜４２上
の導電性材料膜を除去して、セルコンタクト・プラグ３
０に接続する導電性材料からなる容量コンタクト・プラ
グ４６を形成する。
絶縁膜４２を基板全面に成膜してビット線３８を埋設す
る。続いて、図６（ｅ）に示すように、シリコン窒化膜
３６、４０に対して選択的なエッチング法によって第３
層間絶縁膜４２及び第２層間絶縁膜３２をエッチングし
て、セルコンタクト・プラグ３０を露出させた容量コン
タクト形成用のコンタクトホール４４を形成する。次い
で、図６（ｆ）に示すように、基板上にＤＯＰＯＳ膜、
タングステン膜等の導電性材料の膜を成膜してコンタク
トホール４４を導電性材料で埋め込み、次いで全面エッ
チバック又はＣＭＰ法を適用して第３層間絶縁膜４２上
の導電性材料膜を除去して、セルコンタクト・プラグ３
０に接続する導電性材料からなる容量コンタクト・プラ
グ４６を形成する。
【００３６】次に、図７（ｇ）に示すように、第３層間
絶縁膜４２及び容量コンタクト・プラグ４６上にＬＰ−
ＣＶＤ法によって膜厚１００Åのブランケットシリコン
窒化膜（Ｓｉ3 Ｎ4 膜）７２を成膜する。続いて、図７
（ｈ）に示すように、Ｓｉ3 Ｎ4 膜７２上にシリンダー
型キャパシタ形成のための第４層間絶縁膜４８を形成
し、次いでエッチングしてパターニングし、Ｓｉ3 Ｎ4
膜７２を露出させた深い凹部状のシリンダー型キャパシ
タ形成部５０を形成する。次いで、図７（ｉ）に示すよ
うに、シリンダー型キャパシタ形成部５０の底部上のＳ
ｉ3 Ｎ4 膜７２を選択的にエッチングして除去し、容量
コンタクト・プラグ４６を露出させる。
絶縁膜４２及び容量コンタクト・プラグ４６上にＬＰ−
ＣＶＤ法によって膜厚１００Åのブランケットシリコン
窒化膜（Ｓｉ3 Ｎ4 膜）７２を成膜する。続いて、図７
（ｈ）に示すように、Ｓｉ3 Ｎ4 膜７２上にシリンダー
型キャパシタ形成のための第４層間絶縁膜４８を形成
し、次いでエッチングしてパターニングし、Ｓｉ3 Ｎ4
膜７２を露出させた深い凹部状のシリンダー型キャパシ
タ形成部５０を形成する。次いで、図７（ｉ）に示すよ
うに、シリンダー型キャパシタ形成部５０の底部上のＳ
ｉ3 Ｎ4 膜７２を選択的にエッチングして除去し、容量
コンタクト・プラグ４６を露出させる。
【００３７】次に、図８（ｊ）に示すように、シリンダ
ー型キャパシタ形成部５０の底面及び側面にＤＯＰＯＳ
膜５２を形成する。更に、図８（ｋ）に示すように、Ｄ
ＯＰＯＳ膜５２の表面をＨＳＧ（Hemispherical Grain
）化５３して下部電極とする。続いて、図８（ｌ）に
示すように、ＨＳＧ化したＤＯＰＯＳ膜５２上にＴａ2
Ｏ5 膜５４を成膜して容量絶縁膜とし、更にＴｉＮ膜５
６をＴａ2 Ｏ5 膜５４上にＣＶＤ法により成膜し、パタ
ーニングを施して上部電極（プレート電極）５６とし、
キャパシタ５８を作製する。Ｔａ2 Ｏ5 膜を成膜する際
には、原料ガスとしてＴａ（ＯＣ2 Ｈ5 ）5 を使用し、
４５０℃程度の温度および４Torr程度の圧力でＣＶＤ法
により膜厚８０Å程度のＴａ2 Ｏ5 を成膜する。次に、
５００℃程度の温度で、ＵＶ−Ｏ3 （UltraViolet Ozon
e）により酸化を行い、更に、７５０℃程度の温度でＯ
2 ドライ酸化により結晶化を行って、化学量論的組成の
Ｔａ2 Ｏ5 膜を形成する。
ー型キャパシタ形成部５０の底面及び側面にＤＯＰＯＳ
膜５２を形成する。更に、図８（ｋ）に示すように、Ｄ
ＯＰＯＳ膜５２の表面をＨＳＧ（Hemispherical Grain
）化５３して下部電極とする。続いて、図８（ｌ）に
示すように、ＨＳＧ化したＤＯＰＯＳ膜５２上にＴａ2
Ｏ5 膜５４を成膜して容量絶縁膜とし、更にＴｉＮ膜５
６をＴａ2 Ｏ5 膜５４上にＣＶＤ法により成膜し、パタ
ーニングを施して上部電極（プレート電極）５６とし、
キャパシタ５８を作製する。Ｔａ2 Ｏ5 膜を成膜する際
には、原料ガスとしてＴａ（ＯＣ2 Ｈ5 ）5 を使用し、
４５０℃程度の温度および４Torr程度の圧力でＣＶＤ法
により膜厚８０Å程度のＴａ2 Ｏ5 を成膜する。次に、
５００℃程度の温度で、ＵＶ−Ｏ3 （UltraViolet Ozon
e）により酸化を行い、更に、７５０℃程度の温度でＯ
2 ドライ酸化により結晶化を行って、化学量論的組成の
Ｔａ2 Ｏ5 膜を形成する。
【００３８】半導体装置の製造方法の実施形態例３
本実施形態例は、第３の発明方法に係る半導体装置の製
造方法を実施形態例２のＤＲＡＭ７０の製造に適用した
実施形態の別の例であって、図９（ａ）から図９（ｃ）
及び図１０は、本実施形態例の製造方法に従って実施形
態例２のＤＲＡＭを製造する際の各工程毎の断面図であ
る。また、図９及び図１０に示す部位のうち、図１６及
び図１７に示すものと同じものには同じ符号を付して説
明を省略する。
造方法を実施形態例２のＤＲＡＭ７０の製造に適用した
実施形態の別の例であって、図９（ａ）から図９（ｃ）
及び図１０は、本実施形態例の製造方法に従って実施形
態例２のＤＲＡＭを製造する際の各工程毎の断面図であ
る。また、図９及び図１０に示す部位のうち、図１６及
び図１７に示すものと同じものには同じ符号を付して説
明を省略する。
【００３９】本実施形態例では、実施形態例２の方法と
同様にして、シリコン基板１２にＳＴＩ１４を形成し、
トランジスタ形成領域にチャネル領域及びソース領域／
ドレイン領域（図示せず）を含む拡散層を形成した後、
ゲート酸化膜１５、ＤＯＰＯＳ膜１６、ＴｉＳｉ膜１
８、及びシリコン窒化膜２０の積層膜の配線とシリコン
窒化膜サイドウォール２４とを有するワード線２２を形
成する。続いて、第１層間絶縁膜２６を基板全面に成膜
してワード線２２を埋設した後、第１層間絶縁膜２６を
エッチングして、セルコンタクトホール２８を形成す
る。次に、ＤＯＰＯＳ膜、タングステン（Ｗ）等の導電
性材料３０を基板全面に堆積させてセルコンタクトホー
ル２８を埋め込み、次いで全面エッチバック又はＣＭＰ
法を施して、セルコンタクト・プラグ３０を形成する。
同様にして、シリコン基板１２にＳＴＩ１４を形成し、
トランジスタ形成領域にチャネル領域及びソース領域／
ドレイン領域（図示せず）を含む拡散層を形成した後、
ゲート酸化膜１５、ＤＯＰＯＳ膜１６、ＴｉＳｉ膜１
８、及びシリコン窒化膜２０の積層膜の配線とシリコン
窒化膜サイドウォール２４とを有するワード線２２を形
成する。続いて、第１層間絶縁膜２６を基板全面に成膜
してワード線２２を埋設した後、第１層間絶縁膜２６を
エッチングして、セルコンタクトホール２８を形成す
る。次に、ＤＯＰＯＳ膜、タングステン（Ｗ）等の導電
性材料３０を基板全面に堆積させてセルコンタクトホー
ル２８を埋め込み、次いで全面エッチバック又はＣＭＰ
法を施して、セルコンタクト・プラグ３０を形成する。
【００４０】更に、実施形態例２の方法と同様にして、
第１層間絶縁膜２６及びセルコンタクト・プラグ３０上
に第２層間絶縁膜３２を成膜し、更に第２層間絶縁膜３
２上にＷＮ膜３３、Ｗ膜３４及びシリコン窒化膜３６の
積層膜の配線と、シリコン窒化膜サイドウォール４０と
を有するビット線３８を形成する。次に、第３層間絶縁
膜４２を基板全面に成膜してビット線３８を埋設する。
これにより、実施形態例２の方法の図６（ｄ）に示す構
造のＤＲＡＭの中間製品を得ることができる。
第１層間絶縁膜２６及びセルコンタクト・プラグ３０上
に第２層間絶縁膜３２を成膜し、更に第２層間絶縁膜３
２上にＷＮ膜３３、Ｗ膜３４及びシリコン窒化膜３６の
積層膜の配線と、シリコン窒化膜サイドウォール４０と
を有するビット線３８を形成する。次に、第３層間絶縁
膜４２を基板全面に成膜してビット線３８を埋設する。
これにより、実施形態例２の方法の図６（ｄ）に示す構
造のＤＲＡＭの中間製品を得ることができる。
【００４１】本実施形態例の方法では、実施形態例２の
方法とは異なり、図９（ａ）に示すように、第３層間絶
縁膜４２上にＬＰ−ＣＶＤ法によって膜厚１００Åのブ
ランケットシリコン窒化膜（Ｓｉ3 Ｎ4 膜）７２を成膜
する。次いで、容量コンタクトホール・パターンを有す
るレジスト膜からなるマスク（図示せず）をブランケッ
トシリコン窒化膜７２上に形成し、続いてマスクを使っ
てブランケットシリコン窒化膜７２をエッチングする。
ブランケットシリコン窒化膜７２をエッチングした後、
図９（ｂ）に示すように、シリコン窒化膜３６、４０、
及びＳｉ3 Ｎ4 膜７２に対して選択的なエッチング法に
よって第３層間絶縁膜４２及び第２層間絶縁膜３２をエ
ッチングして、容量コンタクト形成用のコンタクトホー
ル４４を形成してセルコンタクト・プラグ３０を露出さ
せる。次いで、図９（ｃ）に示すように、基板上にＤＯ
ＰＯＳ膜、タングステン膜等の導電性材料の膜を成膜し
てコンタクトホール４４を導電性材料で埋め込み、次い
で全面エッチバック又はＣＭＰ法を適用してＳｉ3 Ｎ4
膜７２上の導電性材料膜を除去して、セルコンタクト・
プラグ３０に接続した導電性材料からなる容量コンタク
ト・プラグ４６を形成する。
方法とは異なり、図９（ａ）に示すように、第３層間絶
縁膜４２上にＬＰ−ＣＶＤ法によって膜厚１００Åのブ
ランケットシリコン窒化膜（Ｓｉ3 Ｎ4 膜）７２を成膜
する。次いで、容量コンタクトホール・パターンを有す
るレジスト膜からなるマスク（図示せず）をブランケッ
トシリコン窒化膜７２上に形成し、続いてマスクを使っ
てブランケットシリコン窒化膜７２をエッチングする。
ブランケットシリコン窒化膜７２をエッチングした後、
図９（ｂ）に示すように、シリコン窒化膜３６、４０、
及びＳｉ3 Ｎ4 膜７２に対して選択的なエッチング法に
よって第３層間絶縁膜４２及び第２層間絶縁膜３２をエ
ッチングして、容量コンタクト形成用のコンタクトホー
ル４４を形成してセルコンタクト・プラグ３０を露出さ
せる。次いで、図９（ｃ）に示すように、基板上にＤＯ
ＰＯＳ膜、タングステン膜等の導電性材料の膜を成膜し
てコンタクトホール４４を導電性材料で埋め込み、次い
で全面エッチバック又はＣＭＰ法を適用してＳｉ3 Ｎ4
膜７２上の導電性材料膜を除去して、セルコンタクト・
プラグ３０に接続した導電性材料からなる容量コンタク
ト・プラグ４６を形成する。
【００４２】次に、図１０に示すように、Ｓｉ3 Ｎ4 膜
７２上及び容量コンタクト・プラグ４６上にシリンダー
型キャパシタ形成のための第４層間絶縁膜４８を形成
し、パターニングして、容量コンタクト・プラグ４６に
連通する深い凹部状のシリンダー型キャパシタ形成部５
０を形成する。以下、実施形態例２の方法と同様にし
て、下部電極、容量絶縁膜及び上部電極を形成する。
７２上及び容量コンタクト・プラグ４６上にシリンダー
型キャパシタ形成のための第４層間絶縁膜４８を形成
し、パターニングして、容量コンタクト・プラグ４６に
連通する深い凹部状のシリンダー型キャパシタ形成部５
０を形成する。以下、実施形態例２の方法と同様にし
て、下部電極、容量絶縁膜及び上部電極を形成する。
【００４３】半導体装置の実施形態例３
本実施形態例は、本発明に係る半導体装置をＤＲＡＭに
適用した実施形態の更に別の例であって、図１１は本実
施形態例のＤＲＡＭの構成を示す断面図である。図１１
に示す部位のうち、図１６及び図１７に示すものと同じ
ものには同じ符号を付して説明を省略する。本実施形態
例の半導体装置８０は、カーボンを含む原料ガス、例え
ばＴａ（ＯＣ2 Ｈ5 ）5 を使って成膜したＴａ2 Ｏ5 膜
をキャパシタ部の容量絶縁膜として有するＤＲＡＭであ
って、図１１に示すように、容量コンタクト・プラグ４
６の形成領域を除く第２層間絶縁膜３２上の領域に、キ
ャパシタ部の容量絶縁膜（Ｔａ2 Ｏ5 膜）を成膜する際
に生じるカーボンの拡散を防止するカーボン拡散防止膜
として膜厚１００ÅのＳｉ3 Ｎ4 膜８２が成膜されてい
る。
適用した実施形態の更に別の例であって、図１１は本実
施形態例のＤＲＡＭの構成を示す断面図である。図１１
に示す部位のうち、図１６及び図１７に示すものと同じ
ものには同じ符号を付して説明を省略する。本実施形態
例の半導体装置８０は、カーボンを含む原料ガス、例え
ばＴａ（ＯＣ2 Ｈ5 ）5 を使って成膜したＴａ2 Ｏ5 膜
をキャパシタ部の容量絶縁膜として有するＤＲＡＭであ
って、図１１に示すように、容量コンタクト・プラグ４
６の形成領域を除く第２層間絶縁膜３２上の領域に、キ
ャパシタ部の容量絶縁膜（Ｔａ2 Ｏ5 膜）を成膜する際
に生じるカーボンの拡散を防止するカーボン拡散防止膜
として膜厚１００ÅのＳｉ3 Ｎ4 膜８２が成膜されてい
る。
【００４４】本実施形態例のＤＲＡＭ８０は、第１層間
絶縁膜２６を貫通して、シリコン基板１２内に形成され
た拡散層と接続するセルコンタクト・プラグ３０と、キ
ャパシタ部の下部電極とセルコンタクト・プラグ３０と
の間に第２層間絶縁膜３２及び第３層間絶縁膜４２を貫
通して介在し、下部電極をセルコンタクト・プラグ３０
に接続する容量コンタクト・プラグ４６とを備え、Ｓｉ
3 Ｎ4 膜８２が、カーボン拡散防止膜として、容量コン
タクト・プラグ４６を除いた領域を横断して第２層間絶
縁膜３２上ないし第３層間絶縁膜４２中に成膜されてい
る。これを除いて、本実施形態例のＤＲＡＭ８０は、図
１６から図１７を参照して説明した従来のＤＲＡＭ１０
のトランジスタ部及びキャパシタ部と同じ構成を備えて
いる。尚、本実施形態例のＤＲＡＭ８０は、図示しない
が、実施形態例２のＤＲＡＭ７０と同様に、下部電極５
２としてＨＳＧ化されたＤＯＰＯＳ膜、容量絶縁膜５４
としてＴａ2 Ｏ5 膜、及び上部電極（プレート電極）５
６としてＴｉＮ膜からなるキャパシタ５８をシリンダー
型キャパシタ形成部５０に有する。
絶縁膜２６を貫通して、シリコン基板１２内に形成され
た拡散層と接続するセルコンタクト・プラグ３０と、キ
ャパシタ部の下部電極とセルコンタクト・プラグ３０と
の間に第２層間絶縁膜３２及び第３層間絶縁膜４２を貫
通して介在し、下部電極をセルコンタクト・プラグ３０
に接続する容量コンタクト・プラグ４６とを備え、Ｓｉ
3 Ｎ4 膜８２が、カーボン拡散防止膜として、容量コン
タクト・プラグ４６を除いた領域を横断して第２層間絶
縁膜３２上ないし第３層間絶縁膜４２中に成膜されてい
る。これを除いて、本実施形態例のＤＲＡＭ８０は、図
１６から図１７を参照して説明した従来のＤＲＡＭ１０
のトランジスタ部及びキャパシタ部と同じ構成を備えて
いる。尚、本実施形態例のＤＲＡＭ８０は、図示しない
が、実施形態例２のＤＲＡＭ７０と同様に、下部電極５
２としてＨＳＧ化されたＤＯＰＯＳ膜、容量絶縁膜５４
としてＴａ2 Ｏ5 膜、及び上部電極（プレート電極）５
６としてＴｉＮ膜からなるキャパシタ５８をシリンダー
型キャパシタ形成部５０に有する。
【００４５】半導体装置の製造方法の実施形態例４
本実施形態例は、第４の発明方法に係る半導体装置の製
造方法を実施形態例３のＤＲＡＭ８０の製造に適用した
実施形態の一例であって、図１２（ａ）から図１２
（ｃ）、及び図１３（ｄ）から図１３（ｆ）は、それぞ
れ、本実施形態例の製造方法に従って実施形態例３のＤ
ＲＡＭを製造する際の各工程毎の断面図である。図１２
及び図１３に示す部位のうち、図１８から図２１に示す
ものと同じものには同じ符号を付して説明を省略する。
造方法を実施形態例３のＤＲＡＭ８０の製造に適用した
実施形態の一例であって、図１２（ａ）から図１２
（ｃ）、及び図１３（ｄ）から図１３（ｆ）は、それぞ
れ、本実施形態例の製造方法に従って実施形態例３のＤ
ＲＡＭを製造する際の各工程毎の断面図である。図１２
及び図１３に示す部位のうち、図１８から図２１に示す
ものと同じものには同じ符号を付して説明を省略する。
【００４６】先ず、実施形態例２の方法と同様にして、
シリコン基板１２にＳＴＩ１４を形成し、トランジスタ
形成領域にチャネル領域及びソース領域／ドレイン領域
（図示せず）を含む拡散層を形成した後、ゲート酸化膜
１５、ＤＯＰＯＳ膜１６、ＴｉＳｉ膜１８、及びシリコ
ン窒化膜２０の積層膜の配線とシリコン窒化膜サイドウ
ォール２４とを有するワード線２２を形成し、第１層間
絶縁膜２６を基板全面に成膜してワード線２２を埋設し
た後、第１層間絶縁膜２６をエッチングして、セルコン
タクトホール２８を形成する。次に、ＤＯＰＯＳ、タン
グステン（Ｗ）等の導電性材料３０を基板全面に堆積さ
せてセルコンタクトホール２８を埋め込み、次いで全面
エッチバック又はＣＭＰ法を施して、セルコンタクト・
プラグ３０を形成する。更に、第１層間絶縁膜２６及び
セルコンタクト・プラグ３０上に第２層間絶縁膜３２を
成膜し、更に第２層間絶縁膜３２上にＷＮ膜３３、Ｗ膜
３４、及びシリコン窒化膜３６の積層膜の配線とシリコ
ン窒化膜サイドウォール４０とを有するビット線３８を
形成する。これにより、図５（ｃ）に示す断面構造の中
間体を形成することができる。
シリコン基板１２にＳＴＩ１４を形成し、トランジスタ
形成領域にチャネル領域及びソース領域／ドレイン領域
（図示せず）を含む拡散層を形成した後、ゲート酸化膜
１５、ＤＯＰＯＳ膜１６、ＴｉＳｉ膜１８、及びシリコ
ン窒化膜２０の積層膜の配線とシリコン窒化膜サイドウ
ォール２４とを有するワード線２２を形成し、第１層間
絶縁膜２６を基板全面に成膜してワード線２２を埋設し
た後、第１層間絶縁膜２６をエッチングして、セルコン
タクトホール２８を形成する。次に、ＤＯＰＯＳ、タン
グステン（Ｗ）等の導電性材料３０を基板全面に堆積さ
せてセルコンタクトホール２８を埋め込み、次いで全面
エッチバック又はＣＭＰ法を施して、セルコンタクト・
プラグ３０を形成する。更に、第１層間絶縁膜２６及び
セルコンタクト・プラグ３０上に第２層間絶縁膜３２を
成膜し、更に第２層間絶縁膜３２上にＷＮ膜３３、Ｗ膜
３４、及びシリコン窒化膜３６の積層膜の配線とシリコ
ン窒化膜サイドウォール４０とを有するビット線３８を
形成する。これにより、図５（ｃ）に示す断面構造の中
間体を形成することができる。
【００４７】本実施形態例では、実施形態例２の方法と
は異なり、図１２（ａ）に示すように、基板全面にＬＰ
−ＣＶＤ法によって膜厚１００Åのブランケットシリコ
ン窒化膜８２（Ｓｉ3 Ｎ4 膜）を成膜する。次いで、図
１２（ｂ）に示すように、第３層間絶縁膜４２を基板全
面に成膜してＳｉ3 Ｎ4 膜８２で覆われたビット線３８
を埋設し、Ｓｉ3 Ｎ4 膜８２に対して選択的なエッチン
グ法によって第３層間絶縁膜４２をエッチングして、容
量コンタクト形成用のコンタクトホール４４を形成する
と共にコンタクトホール４４の底部にＳｉ3 Ｎ4 膜８２
を露出させる。次いで、図１２（ｃ）に示すように、コ
ンタクトホール４４の底部に露出したＳｉ3 Ｎ4 膜８２
を選択的にエッチングして第２層間絶縁膜３２をコンタ
クトホール４４の底部に露出させる。
は異なり、図１２（ａ）に示すように、基板全面にＬＰ
−ＣＶＤ法によって膜厚１００Åのブランケットシリコ
ン窒化膜８２（Ｓｉ3 Ｎ4 膜）を成膜する。次いで、図
１２（ｂ）に示すように、第３層間絶縁膜４２を基板全
面に成膜してＳｉ3 Ｎ4 膜８２で覆われたビット線３８
を埋設し、Ｓｉ3 Ｎ4 膜８２に対して選択的なエッチン
グ法によって第３層間絶縁膜４２をエッチングして、容
量コンタクト形成用のコンタクトホール４４を形成する
と共にコンタクトホール４４の底部にＳｉ3 Ｎ4 膜８２
を露出させる。次いで、図１２（ｃ）に示すように、コ
ンタクトホール４４の底部に露出したＳｉ3 Ｎ4 膜８２
を選択的にエッチングして第２層間絶縁膜３２をコンタ
クトホール４４の底部に露出させる。
【００４８】次に、図１３（ｄ）に示すように、更に、
コンタクトホール４４の底部に露出した第２層間絶縁膜
３２をエッチングしてコンタクトホール４４をセルコン
タクト・プラグ３０に連通させる。続いて、図１３
（ｅ）に示すように、基板上にＤＯＰＯＳ膜、タングス
テン膜等の導電性材料の膜を成膜してコンタクトホール
４４を導電性材料で埋め込み、次いで全面エッチバック
又はＣＭＰ法を適用して第３層間絶縁膜４２上の導電性
材料膜を除去して、セルコンタクト・プラグ３０に接続
した導電性材料からなる容量コンタクト・プラグ４６を
形成する。次に、図１３（ｆ）に示すように、第３層間
絶縁膜４２及び容量コンタクト・プラグ４６上にシリン
ダー型キャパシタ形成のための第４層間絶縁膜４８を形
成し、パターニングして、深い凹部状のシリンダー型キ
ャパシタ形成部５０を形成すると共に容量コンタクト・
プラグ４６を露出させる。以下、実施形態例２の方法と
同様にして、下部電極、容量絶縁膜、及び上部電極を形
成する。
コンタクトホール４４の底部に露出した第２層間絶縁膜
３２をエッチングしてコンタクトホール４４をセルコン
タクト・プラグ３０に連通させる。続いて、図１３
（ｅ）に示すように、基板上にＤＯＰＯＳ膜、タングス
テン膜等の導電性材料の膜を成膜してコンタクトホール
４４を導電性材料で埋め込み、次いで全面エッチバック
又はＣＭＰ法を適用して第３層間絶縁膜４２上の導電性
材料膜を除去して、セルコンタクト・プラグ３０に接続
した導電性材料からなる容量コンタクト・プラグ４６を
形成する。次に、図１３（ｆ）に示すように、第３層間
絶縁膜４２及び容量コンタクト・プラグ４６上にシリン
ダー型キャパシタ形成のための第４層間絶縁膜４８を形
成し、パターニングして、深い凹部状のシリンダー型キ
ャパシタ形成部５０を形成すると共に容量コンタクト・
プラグ４６を露出させる。以下、実施形態例２の方法と
同様にして、下部電極、容量絶縁膜、及び上部電極を形
成する。
【００４９】実施形態例１のＤＲＡＭ６０では、カーボ
ン拡散防止膜として形成されたＳｉ 3 Ｎ4 膜６２（梨地
で表示）は、図１４に示すように、セルコンタクト・プ
ラグ３０を形成したコンタクトホール２８の底部を除く
全ての領域、つまりワード線２２上のみならず拡散層
上、ＳＴＩ１４上及びワード線２２間の領域に形成され
ている。図１４は実施形態例１のＤＲＡＭ６０の構造を
図１の上から見た平面図である。一方、従来のＤＲＡＭ
１０では、ワード線２２上のみにシリコン窒化膜２４が
形成されている。従って、実施形態例１のＤＲＡＭ６０
は、従来のＤＲＡＭ１０に比べてシリコン基板１２のシ
リコン窒化膜による被覆率が著しく高く、またシリコン
窒化膜の膜質が緻密であるから、キャパシタ部の容量絶
縁膜としてＴａ2 Ｏ5 膜を成膜する際に生じるカーボン
のシリコン基板への拡散を効果的に防止することができ
る。実施形態例１のＤＲＡＭ６０の構成を備えたＤＲＡ
Ｍ試作品のトランジスタ部の電流−電圧特性は、図１５
に示すように、設計値通りの特性を示し、しきい値電圧
も低い。
ン拡散防止膜として形成されたＳｉ 3 Ｎ4 膜６２（梨地
で表示）は、図１４に示すように、セルコンタクト・プ
ラグ３０を形成したコンタクトホール２８の底部を除く
全ての領域、つまりワード線２２上のみならず拡散層
上、ＳＴＩ１４上及びワード線２２間の領域に形成され
ている。図１４は実施形態例１のＤＲＡＭ６０の構造を
図１の上から見た平面図である。一方、従来のＤＲＡＭ
１０では、ワード線２２上のみにシリコン窒化膜２４が
形成されている。従って、実施形態例１のＤＲＡＭ６０
は、従来のＤＲＡＭ１０に比べてシリコン基板１２のシ
リコン窒化膜による被覆率が著しく高く、またシリコン
窒化膜の膜質が緻密であるから、キャパシタ部の容量絶
縁膜としてＴａ2 Ｏ5 膜を成膜する際に生じるカーボン
のシリコン基板への拡散を効果的に防止することができ
る。実施形態例１のＤＲＡＭ６０の構成を備えたＤＲＡ
Ｍ試作品のトランジスタ部の電流−電圧特性は、図１５
に示すように、設計値通りの特性を示し、しきい値電圧
も低い。
【００５０】図１４では、実施形態例１のＤＲＡＭ６０
を例にしてシリコン窒化膜の被覆率を説明したが、実施
形態例２のＤＲＡＭ７０及び実施形態例３のＤＲＡＭ８
０でも、シリコン基板１２のシリコン窒化膜による被覆
態様及び被覆率は、実施形態例１のＤＲＡＭ６０とほぼ
同じである。また、実施形態例２のＤＲＡＭ７０及び実
施形態例３のＤＲＡＭ８０のそれぞれの構成を備えたＤ
ＲＡＭ試作品を作製し、電流−電圧特性を測定したとこ
ろ、実施形態例１のＤＲＡＭ６０の試作品と同様の結果
を得た。
を例にしてシリコン窒化膜の被覆率を説明したが、実施
形態例２のＤＲＡＭ７０及び実施形態例３のＤＲＡＭ８
０でも、シリコン基板１２のシリコン窒化膜による被覆
態様及び被覆率は、実施形態例１のＤＲＡＭ６０とほぼ
同じである。また、実施形態例２のＤＲＡＭ７０及び実
施形態例３のＤＲＡＭ８０のそれぞれの構成を備えたＤ
ＲＡＭ試作品を作製し、電流−電圧特性を測定したとこ
ろ、実施形態例１のＤＲＡＭ６０の試作品と同様の結果
を得た。
【００５１】
【発明の効果】本発明によれば、カーボンを含む原料ガ
スを使って成膜した絶縁膜、例えばＴａ（ＯＣ2 Ｈ5 ）
5 を使って成膜したＴａ2 Ｏ5 膜を有するトランジスタ
構造をシリコン基板上に備えた半導体装置において、カ
ーボン拡散防止膜として、シリコン窒化膜をＴａ2 Ｏ5
膜とシリコン基板との間に形成することにより、Ｔａ2
Ｏ5 膜を成膜する際に発生するカーボンのシリコン基板
側への拡散を効果的に防止することができる。これによ
り、半導体装置のトランジスタ特性が所期の値より低下
することを防止して、所期の良好なトランジスタ特性を
維持することができる。本発明方法は、本発明に係る半
導体装置の好適な製造方法を実現している。
スを使って成膜した絶縁膜、例えばＴａ（ＯＣ2 Ｈ5 ）
5 を使って成膜したＴａ2 Ｏ5 膜を有するトランジスタ
構造をシリコン基板上に備えた半導体装置において、カ
ーボン拡散防止膜として、シリコン窒化膜をＴａ2 Ｏ5
膜とシリコン基板との間に形成することにより、Ｔａ2
Ｏ5 膜を成膜する際に発生するカーボンのシリコン基板
側への拡散を効果的に防止することができる。これによ
り、半導体装置のトランジスタ特性が所期の値より低下
することを防止して、所期の良好なトランジスタ特性を
維持することができる。本発明方法は、本発明に係る半
導体装置の好適な製造方法を実現している。
【図１】実施形態例１のＤＲＡＭの要部の構成を示す断
面図である。
面図である。
【図２】図２（ａ）から図２（ｃ）は、それぞれ、実施
形態例１の製造方法に従って実施形態例１のＤＲＡＭを
製造する際の各工程毎の断面図である。
形態例１の製造方法に従って実施形態例１のＤＲＡＭを
製造する際の各工程毎の断面図である。
【図３】図３（ｄ）から図３（ｆ）は、それぞれ、図２
（ｃ）に引き続いて、実施形態例１の製造方法に従って
実施形態例１のＤＲＡＭを製造する際の各工程毎の断面
図である。
（ｃ）に引き続いて、実施形態例１の製造方法に従って
実施形態例１のＤＲＡＭを製造する際の各工程毎の断面
図である。
【図４】実施形態例２のＤＲＡＭの構成を示す断面図で
ある。
ある。
【図５】図５（ａ）から図５（ｃ）は、それぞれ、実施
形態例２の製造方法に従って実施形態例２のＤＲＡＭを
製造する際の各工程毎の断面図である。
形態例２の製造方法に従って実施形態例２のＤＲＡＭを
製造する際の各工程毎の断面図である。
【図６】図６（ｄ）から図６（ｆ）は、それぞれ、図５
（ｃ）に引き続いて、実施形態例２の製造方法に従って
実施形態例２のＤＲＡＭを製造する際の各工程毎の断面
図である。
（ｃ）に引き続いて、実施形態例２の製造方法に従って
実施形態例２のＤＲＡＭを製造する際の各工程毎の断面
図である。
【図７】図７（ｇ）から図７（ｉ）は、それぞれ、図６
（ｆ）に引き続いて、実施形態例２の製造方法に従って
実施形態例２のＤＲＡＭを製造する際の各工程毎の断面
図である。
（ｆ）に引き続いて、実施形態例２の製造方法に従って
実施形態例２のＤＲＡＭを製造する際の各工程毎の断面
図である。
【図８】図８（ｊ）から図８（ｌ）は、それぞれ、図７
（ｉ）に引き続いて、実施形態例２の製造方法に従って
実施形態例２のＤＲＡＭを製造する際の各工程毎の断面
図である。
（ｉ）に引き続いて、実施形態例２の製造方法に従って
実施形態例２のＤＲＡＭを製造する際の各工程毎の断面
図である。
【図９】図９（ａ）から図９（ｃ）は、それぞれ、実施
形態例３の製造方法に従って実施形態例２のＤＲＡＭを
製造する際の各工程毎の断面図である。
形態例３の製造方法に従って実施形態例２のＤＲＡＭを
製造する際の各工程毎の断面図である。
【図１０】図１０は、図９（ｃ）に引き続いて、実施形
態例３の製造方法に従って実施形態例２のＤＲＡＭを製
造する際の工程毎の断面図である。
態例３の製造方法に従って実施形態例２のＤＲＡＭを製
造する際の工程毎の断面図である。
【図１１】実施形態例３のＤＲＡＭの構成を示す断面図
である。
である。
【図１２】図１２（ａ）から図１２（ｃ）は、それぞ
れ、実施形態例４の製造方法に従って実施形態例３のＤ
ＲＡＭを製造する際の各工程毎の断面図である。
れ、実施形態例４の製造方法に従って実施形態例３のＤ
ＲＡＭを製造する際の各工程毎の断面図である。
【図１３】図１３（ｄ）から図１３（ｆ）は、それぞ
れ、図１２（ｃ）に引き続いて、実施形態例４の製造方
法に従って実施形態例３のＤＲＡＭを製造する際の各工
程毎の断面図である。
れ、図１２（ｃ）に引き続いて、実施形態例４の製造方
法に従って実施形態例３のＤＲＡＭを製造する際の各工
程毎の断面図である。
【図１４】実施形態例１のＤＲＡＭの構造を図１の上か
ら見た平面図である。
ら見た平面図である。
【図１５】電流−電圧特性曲線である。
【図１６】図１６（ａ）は従来のＤＲＡＭの基板上のワ
ード線層に直交する縦断面を示す断面図、及び図１６
（ｂ）のワード線層に平行な縦断面を示す断面図であ
る。
ード線層に直交する縦断面を示す断面図、及び図１６
（ｂ）のワード線層に平行な縦断面を示す断面図であ
る。
【図１７】ワード線層上のビット線層及びシリンダー型
キャパシタ部の垂直縦断面を示す断面図である。
キャパシタ部の垂直縦断面を示す断面図である。
【図１８】図１８（ａ）から（ｃ）は、従来の方法に従
ってＤＲＡＭのシリンダー型キャパシタ部を作製する際
の工程毎のワード線に直交する縦断面図である。
ってＤＲＡＭのシリンダー型キャパシタ部を作製する際
の工程毎のワード線に直交する縦断面図である。
【図１９】図１９（ｄ）と（ｅ）は、それぞれ、図１８
（ｃ）に続いて、従来の方法に従ってＤＲＡＭのシリン
ダー型キャパシタ部を作製する際の工程毎のワード線に
直交する縦断面図及びワード線に平行な縦断面図であ
る。
（ｃ）に続いて、従来の方法に従ってＤＲＡＭのシリン
ダー型キャパシタ部を作製する際の工程毎のワード線に
直交する縦断面図及びワード線に平行な縦断面図であ
る。
【図２０】図２０（ｆ）から（ｈ）は、それぞれ、図１
９に続いて、従来の方法に従ってＤＲＡＭのシリンダー
型キャパシタ部を作製する際の工程毎のワード線に平行
で、かつビット線に直交する縦断面図である。
９に続いて、従来の方法に従ってＤＲＡＭのシリンダー
型キャパシタ部を作製する際の工程毎のワード線に平行
で、かつビット線に直交する縦断面図である。
【図２１】図２１（ｉ）から（ｋ）は、それぞれ、図２
０（ｈ）に続いて、従来の方法に従ってＤＲＡＭのシリ
ンダー型キャパシタ部を作製する際の工程毎のワード線
に平行で、かつビット線に直交する縦断面図である。
０（ｈ）に続いて、従来の方法に従ってＤＲＡＭのシリ
ンダー型キャパシタ部を作製する際の工程毎のワード線
に平行で、かつビット線に直交する縦断面図である。
１０ 従来のＤＲＡＭ
１２ シリコン基板
１４ ＳＴＩ（Shallow Trench Isolation、浅素子分離
溝） １６ リン・ドープト・ポリシリコン膜（ＤＯＰＯＳ
膜） １８ ＷＳｉ膜 ２０ シリコン窒化膜 ２２ ワード線 ２４ シリコン窒化膜サイドウォール ２６ 第１層間絶縁膜 ２８ セルコンタクトホール ３０ セルコンタクト・プラグ ３２ 第２層間絶縁膜 ３３ 窒化タングステン（ＷＮ）膜 ３４ タングステン（Ｗ）膜 ３６ シリコン窒化膜 ３８ ビット線 ４０ シリコン窒化膜サイドウォール ４２ 第３層間絶縁膜 ４４ コンタクトホール ４６ 容量コンタクト・プラグ ４８ 第４層間絶縁膜 ５０ シリンダー型キャパシタ形成部 ５２ 下部電極 ５４ 容量絶縁膜 ５６ 上部電極 ５８ キャパシタ部 ６０ 実施形態例１のＤＲＡＭ ６２ カーボン拡散防止膜としてのＳｉ3 Ｎ4 膜 ７０ 実施形態例２のＤＲＡＭ ７２ カーボン拡散防止膜としてのＳｉ3 Ｎ4 膜 ８０ 実施形態例３のＤＲＡＭ ８２ カーボン拡散防止膜としてのＳｉ3 Ｎ4 膜
溝） １６ リン・ドープト・ポリシリコン膜（ＤＯＰＯＳ
膜） １８ ＷＳｉ膜 ２０ シリコン窒化膜 ２２ ワード線 ２４ シリコン窒化膜サイドウォール ２６ 第１層間絶縁膜 ２８ セルコンタクトホール ３０ セルコンタクト・プラグ ３２ 第２層間絶縁膜 ３３ 窒化タングステン（ＷＮ）膜 ３４ タングステン（Ｗ）膜 ３６ シリコン窒化膜 ３８ ビット線 ４０ シリコン窒化膜サイドウォール ４２ 第３層間絶縁膜 ４４ コンタクトホール ４６ 容量コンタクト・プラグ ４８ 第４層間絶縁膜 ５０ シリンダー型キャパシタ形成部 ５２ 下部電極 ５４ 容量絶縁膜 ５６ 上部電極 ５８ キャパシタ部 ６０ 実施形態例１のＤＲＡＭ ６２ カーボン拡散防止膜としてのＳｉ3 Ｎ4 膜 ７０ 実施形態例２のＤＲＡＭ ７２ カーボン拡散防止膜としてのＳｉ3 Ｎ4 膜 ８０ 実施形態例３のＤＲＡＭ ８２ カーボン拡散防止膜としてのＳｉ3 Ｎ4 膜
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 27/108
Claims (10)
- 【請求項１】 シリコン基板上に、カーボンを含む原料
ガスを使って成膜した絶縁膜を有する半導体装置におい
て、 カーボンが前記シリコン基板側に拡散するのを防止する
膜として、５ｎｍ以上２０ｎｍ未満の膜厚を有するシリ
コン窒化膜が、前記絶縁膜と前記シリコン基板との間に
形成されていることを特徴とする半導体装置。 - 【請求項２】 前記絶縁膜がタンタルオキサイド（Ｔａ
2 Ｏ5 ）膜であることを特徴とする請求項１に記載の半
導体装置。 - 【請求項３】 半導体装置がトランジスタ部とキャパシ
タ部を備えるＤＲＡＭであって、前記タンタルオキサイ
ド膜が前記キャパシタ部の容量絶縁膜であることを特徴
とする請求項２に記載の半導体装置。 - 【請求項４】 層間絶縁膜を貫通して、シリコン基板内
に形成された拡散層と接続するコンタクトを備え、 カーボン拡散防止膜として、シリコン窒化膜が、前記コ
ンタクトと前記拡散層との接続部を除いた領域を横断し
て前記シリコン基板上に成膜されていることを特徴とす
る請求項３に記載の半導体装置。 - 【請求項５】 第１層間絶縁膜を貫通して、シリコン基
板内に形成された拡散層と接続するコンタクトと、キャ
パシタ部の下部電極と前記コンタクトとの間に第２及び
第３層間絶縁膜を貫通して介在し、前記下部電極を前記
コンタクトに接続する容量コンタクトとを備え、 シリコン窒化膜が、カーボン拡散防止膜として、前記下
部電極と前記容量コンタクトとの接続部を除いた領域を
横断して前記第３層間絶縁膜上に成膜されていることを
特徴とする請求項３に記載の半導体装置。 - 【請求項６】 第１層間絶縁膜を貫通して、シリコン基
板内に形成された拡散層と接続するコンタクトと、キャ
パシタ部の下部電極と前記コンタクトとの間に第２及び
第３層間絶縁膜を貫通して介在し、前記下部電極を前記
コンタクトに接続する容量コンタクトとを備え、 シリコン窒化膜が、カーボン拡散防止膜として、前記容
量コンタクトを除いた領域を横断して前記第３層間絶縁
膜中に成膜されていることを特徴とする請求項３に記載
の半導体装置。 - 【請求項７】 シリコン基板上にワード線を形成した
後、カーボン拡散防止膜として５ｎｍ以上２０ｎｍ未満
の膜厚を有するシリコン窒化膜を基板全面に成膜する工
程と、 前記シリコン窒化膜上に第１層間絶縁膜を成膜して前記
ワード線を埋設した後、前記シリコン窒化膜に対して選
択的なエッチング法によって前記第１層間絶縁膜をエッ
チングしてセルコンタクトホールを開口し、前記セルコ
ンタクトホールの底部に前記シリコン窒化膜を露出させ
る工程と、 前記セルコンタクトホールの底部に露出した前記シリコ
ン窒化膜を選択的にエッチングして除去し、前記シリコ
ン基板を露出させる工程と、 前記セルコンタクトホールを埋め込み、前記シリコン基
板の拡散層に接続するセルコンタクト・プラグを形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項８】 シリコン基板上にワード線を形成し、次
いで第１層間絶縁膜を成膜してワード線を埋設した後、
前記第１層間絶縁膜を貫通して前記シリコン基板の拡散
層に接続するセルコンタクト・プラグを形成する工程
と、 前記第１層間絶縁膜上に、第２層間絶縁膜、更にビット
線を形成し、続いて第３層間絶縁膜を基板全面に成膜し
て前記ビット線を埋設した後、前記第３層間絶縁膜及び
第２層間絶縁膜を貫通し、前記セルコンタクト・プラグ
に接続する容量コンタクト・プラグを形成する工程と、 前記第３層間絶縁膜及び前記容量コンタクト・プラグ上
にカーボン拡散防止膜として５ｎｍ以上２０ｎｍ未満の
膜厚を有するシリコン窒化膜を成膜する工程と、 前記シリコン窒化膜上に第４層間絶縁膜を形成し、次い
でパターニングして前記第４層間絶縁膜を貫通して前記
シリコン窒化膜を露出させた凹部状のシリンダー型キャ
パシタ形成部を開口し、前記シリンダー型キャパシタ形
成部の底部に露出した前記シリコン窒化膜を選択的にエ
ッチングして除去する工程とを備えていることを特徴と
する半導体装置の製造方法。 - 【請求項９】 シリコン基板上にワード線を形成し、次
いで第１層間絶縁膜を成膜してワード線を埋設した後、
前記第１層間絶縁膜を貫通して前記シリコン基板の拡散
層に接続するセルコンタクト・プラグを形成する工程
と、 前記第１層間絶縁膜上に、第２層間絶縁膜、更にビット
線を形成し、続いて第３層間絶縁膜を基板全面に成膜し
て前記ビット線を埋設した後、前記第３層間絶縁膜上に
カーボン拡散防止膜として５ｎｍ以上２０ｎｍ未満の膜
厚を有するシリコン窒化膜を成膜する工程と、 前記シリコン窒化膜、前記第３層間絶縁膜及び前記第２
層間絶縁膜を貫通し、前記セルコンタクト・プラグに接
続する容量コンタクト・プラグを形成する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項１０】 シリコン基板上にワード線を形成し、
次いで第１層間絶縁膜を成膜してワード線を埋設した
後、前記第１層間絶縁膜を貫通して前記シリコン基板の
拡散層に接続するセルコンタクト・プラグを形成する工
程と、 前記第１層間絶縁膜上に、第２層間絶縁膜、更にビット
線を形成し、更に基板全面にカーボン拡散防止膜として
５ｎｍ以上２０ｎｍ未満の膜厚を有するシリコン窒化膜
を成膜する工程と、 第３層間絶縁膜を基板全面に成膜して前記シリコン窒化
膜で覆われたビット線を埋設し、前記シリコン窒化膜に
対して選択的なエッチング法によって前記第３層間絶縁
膜をエッチングして、容量コンタクト形成用のコンタク
トホールを形成して前記コンタクトホールの底部に前記
シリコン窒化膜を露出させ、更に前記シリコン窒化膜を
選択的にエッチングして前記第２層間絶縁膜を前記コン
タクトホールの底部に露出させる工程と、 前記コンタクトホールの底部に露出した前記第２層間絶
縁膜をエッチングして、前記コンタクトホールを前記セ
ルコンタクト・プラグに連通させ、続いて前記コンタク
トホールを導電性材料で埋め込んで前記セルコンタクト
・プラグに接続した容量コンタクト・プラグを形成する
工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (3)
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|---|---|---|---|
| JP2000320402A JP3476428B2 (ja) | 2000-10-20 | 2000-10-20 | 半導体装置及び半導体装置の製造方法 |
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| KR1020010064874A KR20020031083A (ko) | 2000-10-20 | 2001-10-20 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000320402A JP3476428B2 (ja) | 2000-10-20 | 2000-10-20 | 半導体装置及び半導体装置の製造方法 |
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|---|---|
| JP2002134714A JP2002134714A (ja) | 2002-05-10 |
| JP3476428B2 true JP3476428B2 (ja) | 2003-12-10 |
Family
ID=18798690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000320402A Expired - Fee Related JP3476428B2 (ja) | 2000-10-20 | 2000-10-20 | 半導体装置及び半導体装置の製造方法 |
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|---|---|
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| JP (1) | JP3476428B2 (ja) |
| KR (1) | KR20020031083A (ja) |
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| US7582901B2 (en) * | 2004-03-26 | 2009-09-01 | Hitachi, Ltd. | Semiconductor device comprising metal insulator metal (MIM) capacitor |
| US8309407B2 (en) * | 2008-07-15 | 2012-11-13 | Sandisk 3D Llc | Electronic devices including carbon-based films having sidewall liners, and methods of forming such devices |
| KR101168530B1 (ko) * | 2011-01-06 | 2012-07-27 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성방법 |
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|---|---|---|---|---|
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| JP2000114522A (ja) * | 1998-10-08 | 2000-04-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP5112577B2 (ja) * | 1999-10-13 | 2013-01-09 | ソニー株式会社 | 半導体装置の製造方法 |
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- 2000-10-20 JP JP2000320402A patent/JP3476428B2/ja not_active Expired - Fee Related
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2001
- 2001-10-17 US US09/981,402 patent/US20020079582A1/en not_active Abandoned
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|---|---|
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