JP2000114522A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】ポリシリコンと金属とを含む積層構造からなる
ゲート電極が欠損または劣化することがない半導体装置
及びその製造方法を提供する。 【解決手段】この半導体装置は、ポリシリコン１３及び
タングステン１４を含む積層構造からなるゲート電極
と、このゲート電極上に形成された、シリコン酸化膜１
５とシリコン窒化膜１６を含む絶縁膜からなる前記ゲー
ト電極を保護するためのキャップ絶縁膜と、前記ゲート
電極の側面に形成された、シリコン窒化膜１７とシリコ
ン酸化膜１８を含む絶縁膜からなる前記ゲート電極を保
護するためのゲート側壁１９とを有する。
ゲート電極が欠損または劣化することがない半導体装置
及びその製造方法を提供する。 【解決手段】この半導体装置は、ポリシリコン１３及び
タングステン１４を含む積層構造からなるゲート電極
と、このゲート電極上に形成された、シリコン酸化膜１
５とシリコン窒化膜１６を含む絶縁膜からなる前記ゲー
ト電極を保護するためのキャップ絶縁膜と、前記ゲート
電極の側面に形成された、シリコン窒化膜１７とシリコ
ン酸化膜１８を含む絶縁膜からなる前記ゲート電極を保
護するためのゲート側壁１９とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、ポリシリコンと金
属とを含む積層構造のゲート電極を有するＭＯＳ電界効
果トランジスタが搭載された半導体装置及びその製造方
法に関するものである。
属とを含む積層構造のゲート電極を有するＭＯＳ電界効
果トランジスタが搭載された半導体装置及びその製造方
法に関するものである。
【０００２】
【従来の技術】近年、ＭＯＳ電界効果トランジスタ（以
下ＭＯＳ−ＦＥＴと記す）においては、ますます微細
化、高速化が推進されている。この高速化に伴い、信号
遅延、すなわちゲート遅延の問題が発生する。このゲー
ト遅延は、ゲート配線の容量と抵抗の積に依存すること
から、ゲート遅延を低減するために、ポリシリコンと金
属とを含む積層構造、例えばポリシリコン、タングステ
ン（Ｗ）の積層構造からなるゲート電極が用いられてい
る。
下ＭＯＳ−ＦＥＴと記す）においては、ますます微細
化、高速化が推進されている。この高速化に伴い、信号
遅延、すなわちゲート遅延の問題が発生する。このゲー
ト遅延は、ゲート配線の容量と抵抗の積に依存すること
から、ゲート遅延を低減するために、ポリシリコンと金
属とを含む積層構造、例えばポリシリコン、タングステ
ン（Ｗ）の積層構造からなるゲート電極が用いられてい
る。
【０００３】図３１は、従来のポリシリコン、タングス
テンの積層構造からなるゲート電極を有する半導体装置
の構造を示す断面図である。
テンの積層構造からなるゲート電極を有する半導体装置
の構造を示す断面図である。
【０００４】図３１に示すように、半導体基板１００上
にはゲート絶縁膜１０１が形成され、このゲート絶縁膜
１０１上にはポリシリコン１０２、タングステン１０３
の積層構造からなるゲート電極が形成されている。この
ようなポリシリコン１０２、タングステン１０３の積層
構造からなるゲート電極を有する半導体装置は、後の工
程でタングステン１０３が酸化雰囲気中で酸化された
り、硫酸と過酸化水素系の処理液に溶解したりするのを
防ぐため、シリコン窒化膜からなるキャップ膜１０４及
びゲート側壁１０５で被覆された構造となっている。
にはゲート絶縁膜１０１が形成され、このゲート絶縁膜
１０１上にはポリシリコン１０２、タングステン１０３
の積層構造からなるゲート電極が形成されている。この
ようなポリシリコン１０２、タングステン１０３の積層
構造からなるゲート電極を有する半導体装置は、後の工
程でタングステン１０３が酸化雰囲気中で酸化された
り、硫酸と過酸化水素系の処理液に溶解したりするのを
防ぐため、シリコン窒化膜からなるキャップ膜１０４及
びゲート側壁１０５で被覆された構造となっている。
【０００５】例えば、一般的にＡｌによる配線工程以前
の工程ではリソグラフィ法によるエッチング工程後のレ
ジスト剥離工程で、硫酸と過酸化水素水の混合液を用い
てレジストの剥離が行われる。
の工程ではリソグラフィ法によるエッチング工程後のレ
ジスト剥離工程で、硫酸と過酸化水素水の混合液を用い
てレジストの剥離が行われる。
【０００６】また、半導体装置の微細化を進めて集積度
を上げ、かつ高速で動作させるためには、寄生抵抗の低
減が重要である。そこで、拡散層抵抗及びコンタクト抵
抗の低減に効果があるサリサイド技術が用いられてい
る。このサリサイド技術は、拡散層にチタニウム（Ｔ
ｉ）、コバルト（Ｃｏ）などの金属を堆積させたあと熱
処理を加えて、拡散層のシリコンと前記金属を反応さ
せ、拡散層にシリサイド膜を形成するものである。
を上げ、かつ高速で動作させるためには、寄生抵抗の低
減が重要である。そこで、拡散層抵抗及びコンタクト抵
抗の低減に効果があるサリサイド技術が用いられてい
る。このサリサイド技術は、拡散層にチタニウム（Ｔ
ｉ）、コバルト（Ｃｏ）などの金属を堆積させたあと熱
処理を加えて、拡散層のシリコンと前記金属を反応さ
せ、拡散層にシリサイド膜を形成するものである。
【０００７】前記サリサイド技術を用いる場合、熱処理
によって形成されたシリサイドを残し、未反応の金属を
選択的に除去する選択エッチングの工程が含まれ、この
選択エッチングには硫酸と過酸化水素水の混合液が用い
られる。
によって形成されたシリサイドを残し、未反応の金属を
選択的に除去する選択エッチングの工程が含まれ、この
選択エッチングには硫酸と過酸化水素水の混合液が用い
られる。
【０００８】このように、ポリシリコン、タングステン
の積層構造のゲート電極に対して、後の工程で用いられ
る過酸化水素水を含む薬液はタングステンを溶解させる
ため、上述したようにゲート電極のタングステンを絶縁
膜で被覆することが必要である。
の積層構造のゲート電極に対して、後の工程で用いられ
る過酸化水素水を含む薬液はタングステンを溶解させる
ため、上述したようにゲート電極のタングステンを絶縁
膜で被覆することが必要である。
【０００９】このとき被覆する絶縁膜には、タングステ
ンが耐酸化性に乏しいことから、還元雰囲気で堆積で
き、かつ後の熱工程で酸化剤の侵入を阻止できるものが
好ましく、通常、シリコン窒化膜が用いられている。
ンが耐酸化性に乏しいことから、還元雰囲気で堆積で
き、かつ後の熱工程で酸化剤の侵入を阻止できるものが
好ましく、通常、シリコン窒化膜が用いられている。
【００１０】
【発明が解決しようとする課題】しかしながら、シリコ
ン窒化膜には応力によりピンホール等の欠陥が形成され
やすい。したがって通常、ゲート電極を被覆する前記シ
リコン窒化膜にはピンホール等の欠陥が存在する場合が
多いため、後のソース、ドレイン（拡散層）のシリサイ
ド化における硫酸と過酸化水素水の混合液による選択エ
ッチング工程において、ピンホールから前記混合液が侵
入してタングステンを溶解させるのを防止することは困
難である。また、同様にパターニングに用いたレジスト
膜を剥離する剥離液がゲート保護膜（キャップ膜及びゲ
ート側壁）として用いられたシリコン窒化膜のピンホー
ルから侵入し、タングステンが溶解してゲート電極の断
線を引き起こすという問題がある。
ン窒化膜には応力によりピンホール等の欠陥が形成され
やすい。したがって通常、ゲート電極を被覆する前記シ
リコン窒化膜にはピンホール等の欠陥が存在する場合が
多いため、後のソース、ドレイン（拡散層）のシリサイ
ド化における硫酸と過酸化水素水の混合液による選択エ
ッチング工程において、ピンホールから前記混合液が侵
入してタングステンを溶解させるのを防止することは困
難である。また、同様にパターニングに用いたレジスト
膜を剥離する剥離液がゲート保護膜（キャップ膜及びゲ
ート側壁）として用いられたシリコン窒化膜のピンホー
ルから侵入し、タングステンが溶解してゲート電極の断
線を引き起こすという問題がある。
【００１１】また、前記タングステン上にキャップ膜と
なるシリコン窒化膜を堆積する際に、雰囲気中の酸化剤
によりタングステンが酸化し、その表面がモフォロジー
劣化してしまうという問題がある。
なるシリコン窒化膜を堆積する際に、雰囲気中の酸化剤
によりタングステンが酸化し、その表面がモフォロジー
劣化してしまうという問題がある。
【００１２】また、ゲート電極の側面にゲート側壁とな
るシリコン窒化膜を堆積する際に、キャップ膜として用
いられたシリコン窒化膜のピンホール等の欠陥から雰囲
気中の酸化剤が進入し、ゲート電極に用いられているタ
ングステンが酸化してしまうという問題がある。
るシリコン窒化膜を堆積する際に、キャップ膜として用
いられたシリコン窒化膜のピンホール等の欠陥から雰囲
気中の酸化剤が進入し、ゲート電極に用いられているタ
ングステンが酸化してしまうという問題がある。
【００１３】そこで本発明は、前記問題点を解決するた
めになされたものであり、ポリシリコンと金属とを含む
積層構造からなるゲート電極が欠損または劣化するのを
低減することができる半導体装置及びその製造方法を提
供することを目的とする。
めになされたものであり、ポリシリコンと金属とを含む
積層構造からなるゲート電極が欠損または劣化するのを
低減することができる半導体装置及びその製造方法を提
供することを目的とする。
【００１４】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係る半導体装置は、ポリシリコン及び金属
を含む積層構造からなるゲート電極と、シリコン酸化物
系の膜とシリコン窒化膜を含む絶縁膜からなる前記ゲー
ト電極を保護するための保護膜とを具備することを特徴
とする。
に、本発明に係る半導体装置は、ポリシリコン及び金属
を含む積層構造からなるゲート電極と、シリコン酸化物
系の膜とシリコン窒化膜を含む絶縁膜からなる前記ゲー
ト電極を保護するための保護膜とを具備することを特徴
とする。
【００１５】また、本発明に係る半導体装置は、ポリシ
リコン及び金属を含む積層構造からなるゲート電極と、
このゲート電極上に形成され、シリコン酸化物系の膜と
シリコン窒化膜を含む絶縁膜からなる前記ゲート電極を
保護するためのキャップ絶縁膜とを具備することを特徴
とする。
リコン及び金属を含む積層構造からなるゲート電極と、
このゲート電極上に形成され、シリコン酸化物系の膜と
シリコン窒化膜を含む絶縁膜からなる前記ゲート電極を
保護するためのキャップ絶縁膜とを具備することを特徴
とする。
【００１６】また、本発明に係る半導体装置は、ポリシ
リコン及び金属を含む積層構造からなるゲート電極と、
このゲート電極の側面に形成され、シリコン酸化物系の
膜とシリコン窒化膜を含む絶縁膜からなる前記ゲート電
極を保護するための側壁絶縁膜とを具備することを特徴
とする。
リコン及び金属を含む積層構造からなるゲート電極と、
このゲート電極の側面に形成され、シリコン酸化物系の
膜とシリコン窒化膜を含む絶縁膜からなる前記ゲート電
極を保護するための側壁絶縁膜とを具備することを特徴
とする。
【００１７】また、本発明に係る半導体装置は、ポリシ
リコン及び金属を含む積層構造からなるゲート電極と、
このゲート電極上に形成され、シリコン窒化膜を含む絶
縁膜からなるキャップ絶縁膜と、前記ゲート電極の側面
に形成され、シリコン窒化膜からなる第１の側壁絶縁膜
と、前記キャップ絶縁膜及び第１の側壁絶縁膜を覆うよ
うに形成されたシリコン窒化膜と、前記ゲート電極の側
面の前記シリコン窒化膜の外側に形成され、シリコン酸
化物系の膜からなる第２の側壁絶縁膜とを具備すること
を特徴とする。
リコン及び金属を含む積層構造からなるゲート電極と、
このゲート電極上に形成され、シリコン窒化膜を含む絶
縁膜からなるキャップ絶縁膜と、前記ゲート電極の側面
に形成され、シリコン窒化膜からなる第１の側壁絶縁膜
と、前記キャップ絶縁膜及び第１の側壁絶縁膜を覆うよ
うに形成されたシリコン窒化膜と、前記ゲート電極の側
面の前記シリコン窒化膜の外側に形成され、シリコン酸
化物系の膜からなる第２の側壁絶縁膜とを具備すること
を特徴とする。
【００１８】また、本発明に係る半導体装置の製造方法
は、半導体基板上に形成されたゲート絶縁膜上にポリシ
リコン及び金属を含むゲート電極となる積層膜を形成す
る工程と、前記積層膜上に第１のシリコン窒化膜を含む
絶縁膜を形成する工程と、前記積層膜及び前記絶縁膜を
加工してゲート電極を形成する工程と、前記ゲート電極
が形成された半導体基板上に第２のシリコン窒化膜を成
膜する工程と、前記第２のシリコン窒化膜を異方性エッ
チングして前記ゲート電極の側面に前記第２のシリコン
窒化膜を残存させる工程と、前記第２のシリコン窒化膜
が残存する半導体基板上に第３のシリコン窒化膜を成膜
する工程と、前記第３のシリコン窒化膜上にシリコン酸
化物系の膜を成膜する工程と、前記シリコン酸化物系の
膜を異方性エッチングして前記ゲート電極の側面に前記
シリコン酸化膜を残存させる工程とを具備することを特
徴とする。
は、半導体基板上に形成されたゲート絶縁膜上にポリシ
リコン及び金属を含むゲート電極となる積層膜を形成す
る工程と、前記積層膜上に第１のシリコン窒化膜を含む
絶縁膜を形成する工程と、前記積層膜及び前記絶縁膜を
加工してゲート電極を形成する工程と、前記ゲート電極
が形成された半導体基板上に第２のシリコン窒化膜を成
膜する工程と、前記第２のシリコン窒化膜を異方性エッ
チングして前記ゲート電極の側面に前記第２のシリコン
窒化膜を残存させる工程と、前記第２のシリコン窒化膜
が残存する半導体基板上に第３のシリコン窒化膜を成膜
する工程と、前記第３のシリコン窒化膜上にシリコン酸
化物系の膜を成膜する工程と、前記シリコン酸化物系の
膜を異方性エッチングして前記ゲート電極の側面に前記
シリコン酸化膜を残存させる工程とを具備することを特
徴とする。
【００１９】また、本発明に係る半導体装置の製造方法
は、半導体基板上に形成されたゲート絶縁膜上にポリシ
リコン及び金属を含むゲート電極となる積層膜を形成す
る工程と、前記積層膜上に第１のシリコン酸化膜、第１
のシリコン窒化膜の順序で積層された絶縁膜を形成する
工程と、前記積層膜及び前記絶縁膜を加工してゲート電
極を形成する工程と、前記ゲート電極が形成された半導
体基板上に第２のシリコン酸化膜を成膜する工程と、前
記第２のシリコン酸化膜上に第２のシリコン窒化膜を成
膜する工程と、前記第２のシリコン窒化膜を異方性エッ
チングして前記ゲート電極の側面に前記第２のシリコン
窒化膜を残存させる工程とを具備することを特徴とす
る。
は、半導体基板上に形成されたゲート絶縁膜上にポリシ
リコン及び金属を含むゲート電極となる積層膜を形成す
る工程と、前記積層膜上に第１のシリコン酸化膜、第１
のシリコン窒化膜の順序で積層された絶縁膜を形成する
工程と、前記積層膜及び前記絶縁膜を加工してゲート電
極を形成する工程と、前記ゲート電極が形成された半導
体基板上に第２のシリコン酸化膜を成膜する工程と、前
記第２のシリコン酸化膜上に第２のシリコン窒化膜を成
膜する工程と、前記第２のシリコン窒化膜を異方性エッ
チングして前記ゲート電極の側面に前記第２のシリコン
窒化膜を残存させる工程とを具備することを特徴とす
る。
【００２０】また、本発明に係る半導体装置の製造方法
は、半導体基板上に形成されたゲート絶縁膜上にポリシ
リコン及び金属を含むゲート電極となる積層膜を形成す
る工程と、前記積層膜上に第１のシリコン窒化膜、第１
のシリコン酸化膜、第２のシリコン窒化膜の順序で積層
された絶縁膜を形成する工程と、前記積層膜及び前記絶
縁膜を加工してゲート電極を形成する工程と、前記ゲー
ト電極が形成された半導体基板上に第３のシリコン窒化
膜を成膜する工程と、前記第３のシリコン窒化膜を異方
性エッチングして前記ゲート電極の側面に前記第３のシ
リコン窒化膜を残存させる工程と、前記第３のシリコン
窒化膜が残存する半導体基板上に第２のシリコン酸化膜
を成膜する工程と、前記第２のシリコン酸化膜上に第４
のシリコン窒化膜を成膜する工程と、前記第４のシリコ
ン窒化膜を異方性エッチングして、前記ゲート電極の側
面の前記第２のシリコン酸化膜上に前記第４のシリコン
窒化膜を残存させる工程とを具備することを特徴とす
る。
は、半導体基板上に形成されたゲート絶縁膜上にポリシ
リコン及び金属を含むゲート電極となる積層膜を形成す
る工程と、前記積層膜上に第１のシリコン窒化膜、第１
のシリコン酸化膜、第２のシリコン窒化膜の順序で積層
された絶縁膜を形成する工程と、前記積層膜及び前記絶
縁膜を加工してゲート電極を形成する工程と、前記ゲー
ト電極が形成された半導体基板上に第３のシリコン窒化
膜を成膜する工程と、前記第３のシリコン窒化膜を異方
性エッチングして前記ゲート電極の側面に前記第３のシ
リコン窒化膜を残存させる工程と、前記第３のシリコン
窒化膜が残存する半導体基板上に第２のシリコン酸化膜
を成膜する工程と、前記第２のシリコン酸化膜上に第４
のシリコン窒化膜を成膜する工程と、前記第４のシリコ
ン窒化膜を異方性エッチングして、前記ゲート電極の側
面の前記第２のシリコン酸化膜上に前記第４のシリコン
窒化膜を残存させる工程とを具備することを特徴とす
る。
【００２１】すなわち、本発明に係る半導体装置及びそ
の製造方法においては、ゲート電極をシリコン酸化物系
の膜及びシリコン窒化膜の積層膜で被覆することによ
り、シリコン窒化膜に存在するピンホール等の欠陥から
薬液や酸化剤が侵入するのを防ぎ、タングステン等の金
属が溶解したり、酸化したりするのを抑止する。
の製造方法においては、ゲート電極をシリコン酸化物系
の膜及びシリコン窒化膜の積層膜で被覆することによ
り、シリコン窒化膜に存在するピンホール等の欠陥から
薬液や酸化剤が侵入するのを防ぎ、タングステン等の金
属が溶解したり、酸化したりするのを抑止する。
【００２２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。
施の形態について説明する。
【００２３】まず、本発明の第１の実施の形態の半導体
装置の構造について説明する。以下にｎチャネルＭＯＳ
トランジスタ（以下ｎＭＯＳと記す）を示し説明する
が、この第１の実施の形態はｐチャネルＭＯＳトランジ
スタ（以下ｐＭＯＳと記す）を含むＣＭＯＳトランジス
タに適用可能である。
装置の構造について説明する。以下にｎチャネルＭＯＳ
トランジスタ（以下ｎＭＯＳと記す）を示し説明する
が、この第１の実施の形態はｐチャネルＭＯＳトランジ
スタ（以下ｐＭＯＳと記す）を含むＣＭＯＳトランジス
タに適用可能である。
【００２４】図１は、第１の実施の形態の半導体装置の
構造を示す断面図である。
構造を示す断面図である。
【００２５】この図１に示すように、シリコン半導体基
板１０には素子領域を分離する素子分離領域１１が形成
され、前記素子領域上にはシリコン酸化膜（ＳｉＯ2 ）
からなるゲート絶縁膜１２が形成されている。
板１０には素子領域を分離する素子分離領域１１が形成
され、前記素子領域上にはシリコン酸化膜（ＳｉＯ2 ）
からなるゲート絶縁膜１２が形成されている。
【００２６】前記素子領域のゲート絶縁膜１２上には、
膜厚１００ｎｍ程度のポリシリコン１３、金属、例えば
膜厚１００ｎｍ程度のタングステン１４の積層構造から
なるゲート電極が形成されている。前記ゲート電極上に
は、膜厚２００ｎｍ程度のシリコン窒化膜１５が形成さ
れ、このシリコン窒化膜１５上にはさらに膜厚８０ｎｍ
程度のシリコン窒化膜１６が形成されている。前記シリ
コン窒化膜１５、１６により、ゲート保護膜としてのキ
ャップ膜を構成している。
膜厚１００ｎｍ程度のポリシリコン１３、金属、例えば
膜厚１００ｎｍ程度のタングステン１４の積層構造から
なるゲート電極が形成されている。前記ゲート電極上に
は、膜厚２００ｎｍ程度のシリコン窒化膜１５が形成さ
れ、このシリコン窒化膜１５上にはさらに膜厚８０ｎｍ
程度のシリコン窒化膜１６が形成されている。前記シリ
コン窒化膜１５、１６により、ゲート保護膜としてのキ
ャップ膜を構成している。
【００２７】また、前記ゲート電極及びキャップ膜の側
面には、膜厚１０ｎｍ程度のシリコン窒化膜１７が形成
され、さらにこのシリコン窒化膜１７の外側には前記膜
厚８０ｎｍ程度のシリコン窒化膜１６、及びシリコン酸
化物系の膜、すなわちシリコン酸化膜（あるいはＢＰＳ
Ｇ膜、ＰＳＧ膜）１８が順に形成されている。これらシ
リコン窒化膜１７、１６及びシリコン酸化膜（あるいは
ＢＰＳＧ膜、ＰＳＧ膜）１８により、ゲート保護膜とし
てのゲート側壁１９を構成している。
面には、膜厚１０ｎｍ程度のシリコン窒化膜１７が形成
され、さらにこのシリコン窒化膜１７の外側には前記膜
厚８０ｎｍ程度のシリコン窒化膜１６、及びシリコン酸
化物系の膜、すなわちシリコン酸化膜（あるいはＢＰＳ
Ｇ膜、ＰＳＧ膜）１８が順に形成されている。これらシ
リコン窒化膜１７、１６及びシリコン酸化膜（あるいは
ＢＰＳＧ膜、ＰＳＧ膜）１８により、ゲート保護膜とし
てのゲート側壁１９を構成している。
【００２８】また、前記ゲート電極の両側の半導体基板
１０内には、ソース、ドレインであるｎエクステンショ
ン２０と不図示のｐエクステンションがｎＭＯＳとｐＭ
ＯＳのそれぞれに選択的に形成され、さらにこのｎエク
ステンション２０、ｐエクステンションの外側にはｎ+
拡散層２１、不図示のｐ+ 拡散層がそれぞれ形成されて
いる。以上のような構造を第１の実施の形態は有する。
１０内には、ソース、ドレインであるｎエクステンショ
ン２０と不図示のｐエクステンションがｎＭＯＳとｐＭ
ＯＳのそれぞれに選択的に形成され、さらにこのｎエク
ステンション２０、ｐエクステンションの外側にはｎ+
拡散層２１、不図示のｐ+ 拡散層がそれぞれ形成されて
いる。以上のような構造を第１の実施の形態は有する。
【００２９】また、前記第１の実施の形態の変形例とし
て、図２に示すように、キャップ膜であるシリコン窒化
膜１５とシリコン窒化膜１６の間にシリコン酸化物系の
膜２２が形成され、さらに、ゲート側壁であるシリコン
窒化膜１７とシリコン窒化膜１６の間にシリコン酸化物
系の膜（以下酸化膜）２２が形成された構成としてもよ
い。
て、図２に示すように、キャップ膜であるシリコン窒化
膜１５とシリコン窒化膜１６の間にシリコン酸化物系の
膜２２が形成され、さらに、ゲート側壁であるシリコン
窒化膜１７とシリコン窒化膜１６の間にシリコン酸化物
系の膜（以下酸化膜）２２が形成された構成としてもよ
い。
【００３０】次に、前記第１の実施の形態及びその変形
例の半導体装置の製造方法について説明する。
例の半導体装置の製造方法について説明する。
【００３１】図３〜図１３は、第１の実施の形態及びそ
の変形例の半導体装置の製造方法を示す各製造工程の断
面図である。
の変形例の半導体装置の製造方法を示す各製造工程の断
面図である。
【００３２】図３に示すように、シリコン半導体基板１
０に埋め込み酸化法により素子分離領域１１を形成し、
ウェル、チャネルなどのイオン注入を行う。続いて、前
記半導体基板１０に対して高温酸化雰囲気中で熱酸化を
行うことにより、半導体基板１０上にシリコン酸化膜か
らなるゲート絶縁膜１２を形成する。
０に埋め込み酸化法により素子分離領域１１を形成し、
ウェル、チャネルなどのイオン注入を行う。続いて、前
記半導体基板１０に対して高温酸化雰囲気中で熱酸化を
行うことにより、半導体基板１０上にシリコン酸化膜か
らなるゲート絶縁膜１２を形成する。
【００３３】続いて、図４に示すように、前記ゲート絶
縁膜１２上に、ＣＶＤ法により積層構造を有するゲート
電極の最下層となるポリシリコン１３を１００ｎｍ堆積
する。イオン注入により、例えばリン（Ｐ）を５×１０
15［ｃｍ-2］、１０［ｋｅＶ］の条件でこのポリシリコ
ン１３中にドープし、窒素雰囲気中で８５０℃、３０分
のアニールを行い、ポリシリコン１３中に拡散する。こ
のとき、リソグラフィ法を用いることにより、ｎＭＯＳ
の形成領域には例えばリンを、ｐＭＯＳの形成領域には
例えばボロン（Ｂ）を、それぞれ選択的にイオン注入し
てもよい。
縁膜１２上に、ＣＶＤ法により積層構造を有するゲート
電極の最下層となるポリシリコン１３を１００ｎｍ堆積
する。イオン注入により、例えばリン（Ｐ）を５×１０
15［ｃｍ-2］、１０［ｋｅＶ］の条件でこのポリシリコ
ン１３中にドープし、窒素雰囲気中で８５０℃、３０分
のアニールを行い、ポリシリコン１３中に拡散する。こ
のとき、リソグラフィ法を用いることにより、ｎＭＯＳ
の形成領域には例えばリンを、ｐＭＯＳの形成領域には
例えばボロン（Ｂ）を、それぞれ選択的にイオン注入し
てもよい。
【００３４】続いて、前記ポリシリコン１３上に、金
属、例えばタングステン（Ｗ）１４をスパッタ法により
膜厚１００ｎｍ堆積する。さらに、ゲート電極のキャッ
プ膜となるシリコン窒化膜１５をＣＶＤ法により膜厚２
００ｎｍ堆積する。そして、リソグラフィ法を用いてこ
れら積層膜をパターニングし、図５に示すようにゲート
電極を形成する。この後、水蒸気と水素を含む雰囲気で
ポリシリコン１３のみを酸化する選択後酸化を行う。
属、例えばタングステン（Ｗ）１４をスパッタ法により
膜厚１００ｎｍ堆積する。さらに、ゲート電極のキャッ
プ膜となるシリコン窒化膜１５をＣＶＤ法により膜厚２
００ｎｍ堆積する。そして、リソグラフィ法を用いてこ
れら積層膜をパターニングし、図５に示すようにゲート
電極を形成する。この後、水蒸気と水素を含む雰囲気で
ポリシリコン１３のみを酸化する選択後酸化を行う。
【００３５】次に、図６に示すように、ゲート電極の側
面、キャップ膜のシリコン窒化膜１５上、及びその他の
半導体基板１０上にシリコン窒化膜１７をＣＶＤ法によ
り膜厚１０ｎｍ堆積する。続いて、リソグラフィ法を用
いてソース、ドレインとなるｎエクステンション２０及
び不図示のｐエクステンションを、ｎＭＯＳ及びｐＭＯ
Ｓのそれぞれに選択的にイオン注入により形成する。な
お、ここでは、シリコン窒化膜１７を堆積した後、ｎエ
クステンション２０及び不図示のｐエクステンションを
形成したが、先にｎエクステンション２０及び不図示の
ｐエクステンションを形成し、その後、シリコン窒化膜
１７を堆積してもよい。
面、キャップ膜のシリコン窒化膜１５上、及びその他の
半導体基板１０上にシリコン窒化膜１７をＣＶＤ法によ
り膜厚１０ｎｍ堆積する。続いて、リソグラフィ法を用
いてソース、ドレインとなるｎエクステンション２０及
び不図示のｐエクステンションを、ｎＭＯＳ及びｐＭＯ
Ｓのそれぞれに選択的にイオン注入により形成する。な
お、ここでは、シリコン窒化膜１７を堆積した後、ｎエ
クステンション２０及び不図示のｐエクステンションを
形成したが、先にｎエクステンション２０及び不図示の
ｐエクステンションを形成し、その後、シリコン窒化膜
１７を堆積してもよい。
【００３６】続いて、レジスト膜のマスクパターンを用
いずに、反応性エッチング（ＲＩＥ）法により前記シリ
コン窒化膜１７を異方性エッチングして、図７に示すよ
うにゲート電極の側面にシリコン窒化膜１７を残す。こ
こで、第１の実施の形態の半導体装置の製造では、ゲー
ト電極の側面のシリコン窒化膜１７上及びキャップ膜上
に、シリコン酸化物系の膜が形成されないような条件に
て前記異方性エッチングを行う。一方、第１の実施の形
態の変形例の半導体装置の製造では、ゲート電極の側面
のシリコン窒化膜１７上及びキャップ膜上に、膜厚１ｎ
ｍ程度の酸化膜２２が形成されるような条件にて前記異
方性エッチングを行う。
いずに、反応性エッチング（ＲＩＥ）法により前記シリ
コン窒化膜１７を異方性エッチングして、図７に示すよ
うにゲート電極の側面にシリコン窒化膜１７を残す。こ
こで、第１の実施の形態の半導体装置の製造では、ゲー
ト電極の側面のシリコン窒化膜１７上及びキャップ膜上
に、シリコン酸化物系の膜が形成されないような条件に
て前記異方性エッチングを行う。一方、第１の実施の形
態の変形例の半導体装置の製造では、ゲート電極の側面
のシリコン窒化膜１７上及びキャップ膜上に、膜厚１ｎ
ｍ程度の酸化膜２２が形成されるような条件にて前記異
方性エッチングを行う。
【００３７】さらに、図８に示すように、ゲート電極の
側面のシリコン窒化膜１７上、キャップ膜のシリコン窒
化膜１５上、及びその他の半導体基板１０上にシリコン
窒化膜１６をＣＶＤ法により膜厚８０ｎｍ堆積する。さ
らに、前記シリコン窒化膜１６上にシリコン酸化膜（あ
るいはＢＰＳＧ膜、ＰＳＧ膜）１８を堆積する。
側面のシリコン窒化膜１７上、キャップ膜のシリコン窒
化膜１５上、及びその他の半導体基板１０上にシリコン
窒化膜１６をＣＶＤ法により膜厚８０ｎｍ堆積する。さ
らに、前記シリコン窒化膜１６上にシリコン酸化膜（あ
るいはＢＰＳＧ膜、ＰＳＧ膜）１８を堆積する。
【００３８】そして、図１に示すように、前記シリコン
酸化膜１８を異方性エッチングする。これにより、前記
シリコン窒化膜１７、１６及びシリコン酸化膜１８から
なるゲート側壁１９を形成する。さらに、リソグラフィ
法を用いたイオン注入により、ソース、ドレインとなる
ｎ+ 拡散層２１及び不図示のｐ+ 拡散層を、ｎＭＯＳ及
びｐＭＯＳのそれぞれに選択的に形成する。以上の工程
により、本第１の実施の形態の特徴であるゲート電極部
分の製造が終了する。
酸化膜１８を異方性エッチングする。これにより、前記
シリコン窒化膜１７、１６及びシリコン酸化膜１８から
なるゲート側壁１９を形成する。さらに、リソグラフィ
法を用いたイオン注入により、ソース、ドレインとなる
ｎ+ 拡散層２１及び不図示のｐ+ 拡散層を、ｎＭＯＳ及
びｐＭＯＳのそれぞれに選択的に形成する。以上の工程
により、本第１の実施の形態の特徴であるゲート電極部
分の製造が終了する。
【００３９】一方、第１の実施の形態の変形例の製造で
は、ゲート電極を覆うように膜厚１ｎｍ程度の前記酸化
膜２２を形成した後、第１の実施の形態と同様に、この
酸化膜２２上にシリコン窒化膜１６をＣＶＤ法により膜
厚８０ｎｍ堆積し、さらに、前記シリコン窒化膜１６上
にシリコン酸化膜（あるいはＢＰＳＧ膜、ＰＳＧ膜）１
８を堆積する。
は、ゲート電極を覆うように膜厚１ｎｍ程度の前記酸化
膜２２を形成した後、第１の実施の形態と同様に、この
酸化膜２２上にシリコン窒化膜１６をＣＶＤ法により膜
厚８０ｎｍ堆積し、さらに、前記シリコン窒化膜１６上
にシリコン酸化膜（あるいはＢＰＳＧ膜、ＰＳＧ膜）１
８を堆積する。
【００４０】そして、図２に示すように、前記シリコン
酸化膜１８を異方性エッチングして、前記シリコン窒化
膜１７、酸化膜２２、シリコン窒化膜１６及びシリコン
酸化膜１８からなるゲート側壁２３を形成する。さら
に、リソグラフィ法を用いたイオン注入により、ソー
ス、ドレインとなるｎ+ 拡散層２１及び不図示のｐ+ 拡
散層を、ｎＭＯＳ及びｐＭＯＳのそれぞれに選択的に形
成する。
酸化膜１８を異方性エッチングして、前記シリコン窒化
膜１７、酸化膜２２、シリコン窒化膜１６及びシリコン
酸化膜１８からなるゲート側壁２３を形成する。さら
に、リソグラフィ法を用いたイオン注入により、ソー
ス、ドレインとなるｎ+ 拡散層２１及び不図示のｐ+ 拡
散層を、ｎＭＯＳ及びｐＭＯＳのそれぞれに選択的に形
成する。
【００４１】この後は、第１の実施の形態及びその変形
例の半導体装置とも、通常のＭＯＳ−ＦＥＴの製造工程
に従ってその製造が行われる。
例の半導体装置とも、通常のＭＯＳ−ＦＥＴの製造工程
に従ってその製造が行われる。
【００４２】例えば、第１の実施の形態に対するその後
の製造工程の一例は次のようになる。まず、図９に示す
ように、ゲート電極上のみにレジストパターン２４を形
成し、図１０に示すように、ゲート電極近傍以外のシリ
コン窒化膜１６をエッチングする。その後、図１１に示
すように、前記レジストパターン２４を剥離する。
の製造工程の一例は次のようになる。まず、図９に示す
ように、ゲート電極上のみにレジストパターン２４を形
成し、図１０に示すように、ゲート電極近傍以外のシリ
コン窒化膜１６をエッチングする。その後、図１１に示
すように、前記レジストパターン２４を剥離する。
【００４３】次に、希フッ酸処理によりｎ+ 拡散層２１
上のゲート絶縁膜１２を除去した後、チタンを膜厚２０
ｎｍ、窒化チタンを膜厚７０ｎｍ順次堆積し、窒素雰囲
気中で６５０℃、３０秒のランプアニールを行ってシリ
コン半導体基板１０とチタンを反応させ、チタンシリサ
イド膜を形成する。続いて、硫酸と過酸化水素水の混合
液で未反応のチタン及び窒化チタンを選択的に除去す
る。さらに、８００℃、３０秒のランプアニールにより
前記チタンシリサイド膜に相変化を起こさせ、図１２に
示すように、低抵抗のＣ５４相２５を形成する。
上のゲート絶縁膜１２を除去した後、チタンを膜厚２０
ｎｍ、窒化チタンを膜厚７０ｎｍ順次堆積し、窒素雰囲
気中で６５０℃、３０秒のランプアニールを行ってシリ
コン半導体基板１０とチタンを反応させ、チタンシリサ
イド膜を形成する。続いて、硫酸と過酸化水素水の混合
液で未反応のチタン及び窒化チタンを選択的に除去す
る。さらに、８００℃、３０秒のランプアニールにより
前記チタンシリサイド膜に相変化を起こさせ、図１２に
示すように、低抵抗のＣ５４相２５を形成する。
【００４４】この後、ＢＰＳＧ膜などの層間絶縁膜を膜
厚７００ｎｍ堆積し、この層間絶縁膜を開口してコンタ
クトホールを形成する。さらに、導電膜を全面に堆積
し、この導電膜をパターニングして配線を形成する。
厚７００ｎｍ堆積し、この層間絶縁膜を開口してコンタ
クトホールを形成する。さらに、導電膜を全面に堆積
し、この導電膜をパターニングして配線を形成する。
【００４５】ここで、セルフアライメント（自己整合）
を用いて前記コンタクトホールを形成し、さらに配線を
形成した場合を図１３に示す。ただし、図１３ではエク
ステンション及びシリサイド膜を形成していない構造を
示している。２つのゲート電極間のＢＰＳＧ膜２６はコ
ンタクトホール開口時に除去され、ｎ+ 拡散層２１が露
出される。その後、金属等の導電膜が前記コンタクトホ
ール内を含む全面に堆積される。そして、導電膜がパタ
ーニングされてｎ+ 拡散層２１に接続された配線２７が
形成される。
を用いて前記コンタクトホールを形成し、さらに配線を
形成した場合を図１３に示す。ただし、図１３ではエク
ステンション及びシリサイド膜を形成していない構造を
示している。２つのゲート電極間のＢＰＳＧ膜２６はコ
ンタクトホール開口時に除去され、ｎ+ 拡散層２１が露
出される。その後、金属等の導電膜が前記コンタクトホ
ール内を含む全面に堆積される。そして、導電膜がパタ
ーニングされてｎ+ 拡散層２１に接続された配線２７が
形成される。
【００４６】次に、第１の実施の形態の半導体装置の別
の製造方法について説明する。
の製造方法について説明する。
【００４７】図１４〜図１８は、第１の実施の形態の半
導体装置の別の製造方法を示す各製造工程の断面図であ
る。
導体装置の別の製造方法を示す各製造工程の断面図であ
る。
【００４８】シリコン半導体基板１０上のゲート絶縁膜
１２上に形成されたポリシリコン１３、タングステン１
４、シリコン窒化膜１５からなる積層膜をゲート電極に
加工した後、ソース、ドレインのｎエクステンション２
０と、ゲート側壁となる膜厚２０ｎｍ程度の薄いシリコ
ン窒化膜１７を形成し異方性エッチングを行うことによ
り、前述した図７と同様の構造を得る。続いて、図１４
に示すように、膜厚１５０ｎｍのシリコン窒化膜１６を
ｎエクステンション２０上及びゲート電極を覆うように
形成する。
１２上に形成されたポリシリコン１３、タングステン１
４、シリコン窒化膜１５からなる積層膜をゲート電極に
加工した後、ソース、ドレインのｎエクステンション２
０と、ゲート側壁となる膜厚２０ｎｍ程度の薄いシリコ
ン窒化膜１７を形成し異方性エッチングを行うことによ
り、前述した図７と同様の構造を得る。続いて、図１４
に示すように、膜厚１５０ｎｍのシリコン窒化膜１６を
ｎエクステンション２０上及びゲート電極を覆うように
形成する。
【００４９】この後、半導体基板１０の全面にレジスト
２８を塗布し、エッチバックすることにより、図１５に
示すように、ゲートが半分以上レジスト２８から突出
し、かつソース、ドレインのｎエクステンション２０上
がレジスト２８に覆われている状態を形成する。
２８を塗布し、エッチバックすることにより、図１５に
示すように、ゲートが半分以上レジスト２８から突出
し、かつソース、ドレインのｎエクステンション２０上
がレジスト２８に覆われている状態を形成する。
【００５０】続いて、図１６に示すように、液相選択成
長によってシリコン酸化膜２９をレジスト２８に覆われ
ていない部分に選択的に堆積する。この後、図１７に示
すように、レジスト２８をアッシャーで剥離し、ＣＤＥ
あるいはホット燐酸によってシリコン窒化膜１６をエッ
チングする。これにより、キャップ膜のシリコン窒化膜
１５とゲート側壁のシリコン窒化膜１７を、継ぎ目のな
いシリコン窒化膜１６で覆うような構造を形成する。こ
こでは、等方性エッチングを用いてシリコン窒化膜１６
をエッチングする例を示したが、異方性エッチングを用
いてもよい。
長によってシリコン酸化膜２９をレジスト２８に覆われ
ていない部分に選択的に堆積する。この後、図１７に示
すように、レジスト２８をアッシャーで剥離し、ＣＤＥ
あるいはホット燐酸によってシリコン窒化膜１６をエッ
チングする。これにより、キャップ膜のシリコン窒化膜
１５とゲート側壁のシリコン窒化膜１７を、継ぎ目のな
いシリコン窒化膜１６で覆うような構造を形成する。こ
こでは、等方性エッチングを用いてシリコン窒化膜１６
をエッチングする例を示したが、異方性エッチングを用
いてもよい。
【００５１】続いて、半導体基板１０の全面に、シリコ
ン酸化膜（あるいはＢＰＳＧ膜、ＰＳＧ膜）１８をＣＶ
Ｄ法によって６０ｎｍ堆積し、図１８に示すように、異
方性エッチングによりエッチバックしてゲート側壁を形
成する。
ン酸化膜（あるいはＢＰＳＧ膜、ＰＳＧ膜）１８をＣＶ
Ｄ法によって６０ｎｍ堆積し、図１８に示すように、異
方性エッチングによりエッチバックしてゲート側壁を形
成する。
【００５２】さらに、リソグラフィ法を用いてｎＭＯＳ
領域に、選択的にヒ素（Ａｓ）を４５［ｋｅＶ］の加速
エネルギー、５×１０15［ｃｍ-2］のドーズ量でイオン
注入する。また、ｐＭＯＳ領域に選択的にＢＦ2 ＋を３
５［ｋｅＶ］の加速エネルギー、３．５×１０15［ｃｍ
-2］のドーズ量でイオン注入する。さらに、９５０℃、
１０秒の熱処理を加えて、図１８に示すように、ソー
ス、ドレインとなるｎ+拡散層２１を形成する。以下、
前述の図１２、図１３に示した製造方法と同様に、サリ
サイド技術を用いて、ｎ+ 拡散層２１上にシリサイド膜
を形成し、さらにＢＰＳＧ膜２６などの層間絶縁膜を堆
積した後、配線２７の形成を行う。
領域に、選択的にヒ素（Ａｓ）を４５［ｋｅＶ］の加速
エネルギー、５×１０15［ｃｍ-2］のドーズ量でイオン
注入する。また、ｐＭＯＳ領域に選択的にＢＦ2 ＋を３
５［ｋｅＶ］の加速エネルギー、３．５×１０15［ｃｍ
-2］のドーズ量でイオン注入する。さらに、９５０℃、
１０秒の熱処理を加えて、図１８に示すように、ソー
ス、ドレインとなるｎ+拡散層２１を形成する。以下、
前述の図１２、図１３に示した製造方法と同様に、サリ
サイド技術を用いて、ｎ+ 拡散層２１上にシリサイド膜
を形成し、さらにＢＰＳＧ膜２６などの層間絶縁膜を堆
積した後、配線２７の形成を行う。
【００５３】以上に説明した製造方法によれば、前述の
図３〜図１３に示した製造方法に比べてリソグラフィ工
程の回数を１回減らすことができる。
図３〜図１３に示した製造方法に比べてリソグラフィ工
程の回数を１回減らすことができる。
【００５４】前記第１の実施の形態では、未反応のチタ
ン及び窒化チタンを選択的に除去する工程等において、
ゲート電極を構成するタングステン１４をゲート側壁で
あるシリコン酸化膜１８で被覆しているため、その他の
ゲート側壁であるシリコン窒化膜１６、１７にピンホー
ル等の欠陥が存在しても、硫酸と過酸化水素水の混合液
がゲート電極まで侵入するのを防止でき、タングステン
１４を溶解させることはない。
ン及び窒化チタンを選択的に除去する工程等において、
ゲート電極を構成するタングステン１４をゲート側壁で
あるシリコン酸化膜１８で被覆しているため、その他の
ゲート側壁であるシリコン窒化膜１６、１７にピンホー
ル等の欠陥が存在しても、硫酸と過酸化水素水の混合液
がゲート電極まで侵入するのを防止でき、タングステン
１４を溶解させることはない。
【００５５】前記第１の実施の形態の変形例では、未反
応のチタン及び窒化チタンを選択的に除去する工程にお
いて、同様にゲート電極を構成するタングステン１４を
ゲート側壁であるシリコン酸化膜１８、２２で被覆して
いるため、その他のゲート側壁であるシリコン窒化膜１
６、１７にピンホール等の欠陥が存在しても、硫酸と過
酸化水素水の混合液がゲート電極まで侵入するのを防止
でき、タングステン１４を溶解させることはない。さら
に、前記タングステン１４をキャップ膜であるシリコン
酸化膜２２で被覆しているため、その他のキャップ膜で
あるシリコン窒化膜１５、１６にピンホール等の欠陥が
存在しても、硫酸と過酸化水素水の混合液がゲート電極
まで侵入するのを防止でき、タングステン１４を溶解さ
せることはない。
応のチタン及び窒化チタンを選択的に除去する工程にお
いて、同様にゲート電極を構成するタングステン１４を
ゲート側壁であるシリコン酸化膜１８、２２で被覆して
いるため、その他のゲート側壁であるシリコン窒化膜１
６、１７にピンホール等の欠陥が存在しても、硫酸と過
酸化水素水の混合液がゲート電極まで侵入するのを防止
でき、タングステン１４を溶解させることはない。さら
に、前記タングステン１４をキャップ膜であるシリコン
酸化膜２２で被覆しているため、その他のキャップ膜で
あるシリコン窒化膜１５、１６にピンホール等の欠陥が
存在しても、硫酸と過酸化水素水の混合液がゲート電極
まで侵入するのを防止でき、タングステン１４を溶解さ
せることはない。
【００５６】また、上述したセルフアライメントを用い
てコンタクトホールを形成する工程では、前記ゲート電
極上にはゲート保護膜（キャップ膜）であるシリコン窒
化膜１６が形成されており、このシリコン窒化膜１６が
ゲート電極上でエッチングストッパとして働くため、前
記ゲート電極が侵食されることはない。
てコンタクトホールを形成する工程では、前記ゲート電
極上にはゲート保護膜（キャップ膜）であるシリコン窒
化膜１６が形成されており、このシリコン窒化膜１６が
ゲート電極上でエッチングストッパとして働くため、前
記ゲート電極が侵食されることはない。
【００５７】以上説明したように本第１の実施の形態に
よれば、ソース、ドレイン（拡散層）のシリサイド化
（サリサイド技術）における硫酸と過酸化水素水の混合
液による選択エッチング工程において、ゲート保護膜
（キャップ膜及びゲート側壁）としてのシリコン窒化膜
に存在するピンホール等の欠陥から前記混合液が侵入し
て、ゲート電極のタングステンを溶解させるのを低減す
ることができる。また、同様にパターニング工程に用い
たレジストを剥離するレジスト剥離工程において、レジ
ストを剥離するための剥離液がゲート保護膜（キャップ
膜及びゲート側壁）であるシリコン窒化膜のピンホール
等の欠陥から侵入して、タングステンを溶解させるのを
低減することができる。
よれば、ソース、ドレイン（拡散層）のシリサイド化
（サリサイド技術）における硫酸と過酸化水素水の混合
液による選択エッチング工程において、ゲート保護膜
（キャップ膜及びゲート側壁）としてのシリコン窒化膜
に存在するピンホール等の欠陥から前記混合液が侵入し
て、ゲート電極のタングステンを溶解させるのを低減す
ることができる。また、同様にパターニング工程に用い
たレジストを剥離するレジスト剥離工程において、レジ
ストを剥離するための剥離液がゲート保護膜（キャップ
膜及びゲート側壁）であるシリコン窒化膜のピンホール
等の欠陥から侵入して、タングステンを溶解させるのを
低減することができる。
【００５８】なお、前記第１の実施の形態及びその変形
例では、ポリシリコンとタングステンの積層構造のゲー
ト電極について説明したが、これに限るわけではなく、
ポリシリコンとその他の金属との積層構造からなるその
他のポリメタル構造のゲート電極であっても同様に適用
することができる。
例では、ポリシリコンとタングステンの積層構造のゲー
ト電極について説明したが、これに限るわけではなく、
ポリシリコンとその他の金属との積層構造からなるその
他のポリメタル構造のゲート電極であっても同様に適用
することができる。
【００５９】次に、本発明の第２、第３の実施の形態の
半導体装置について説明する。本発明は、以下に説明す
る第２、第３の実施の形態とすることにより、上述した
第１の実施の形態による効果に加えて、さらなる効果を
得ることができる。
半導体装置について説明する。本発明は、以下に説明す
る第２、第３の実施の形態とすることにより、上述した
第１の実施の形態による効果に加えて、さらなる効果を
得ることができる。
【００６０】まず、本発明の第２の実施の形態の半導体
装置の構造について説明する。以下にｎチャネルＭＯＳ
トランジスタ（以下ｎＭＯＳと記す）を示し説明する
が、この第２の実施の形態はｐチャネルＭＯＳトランジ
スタ（以下ｐＭＯＳと記す）を含むＣＭＯＳトランジス
タに適用可能である。
装置の構造について説明する。以下にｎチャネルＭＯＳ
トランジスタ（以下ｎＭＯＳと記す）を示し説明する
が、この第２の実施の形態はｐチャネルＭＯＳトランジ
スタ（以下ｐＭＯＳと記す）を含むＣＭＯＳトランジス
タに適用可能である。
【００６１】図１９は、第２の実施の形態の半導体装置
の構造を示す断面図である。
の構造を示す断面図である。
【００６２】この図１９に示すように、半導体基板３０
には素子領域を分離する素子分離領域３１が形成され、
前記素子領域上にはシリコン酸化膜（ＳｉＯ2 ）からな
るゲート絶縁膜３２が形成されている。
には素子領域を分離する素子分離領域３１が形成され、
前記素子領域上にはシリコン酸化膜（ＳｉＯ2 ）からな
るゲート絶縁膜３２が形成されている。
【００６３】前記素子領域のゲート絶縁膜３２上には、
ポリシリコン３３、金属、例えばタングステン３４の積
層構造からなるゲート電極が形成され、さらにこのゲー
ト電極上には膜厚１０〜５０ｎｍ程度のシリコン酸化膜
３５、シリコン窒化膜３６、及び膜厚１０〜２０ｎｍ程
度のシリコン酸化膜３７の順序で下層側から積層された
ゲート保護膜としてのキャップ膜が形成されている。
ポリシリコン３３、金属、例えばタングステン３４の積
層構造からなるゲート電極が形成され、さらにこのゲー
ト電極上には膜厚１０〜５０ｎｍ程度のシリコン酸化膜
３５、シリコン窒化膜３６、及び膜厚１０〜２０ｎｍ程
度のシリコン酸化膜３７の順序で下層側から積層された
ゲート保護膜としてのキャップ膜が形成されている。
【００６４】また、前記ゲート電極及びキャップ膜の側
面には前記膜厚１０〜２０ｎｍ程度のシリコン酸化膜３
７が形成され、さらにこのシリコン酸化膜３７の外側に
はシリコン窒化膜３８が形成されている。これらシリコ
ン酸化膜３７及びシリコン窒化膜３８により、ゲート保
護膜としてのゲート側壁３９を構成している。
面には前記膜厚１０〜２０ｎｍ程度のシリコン酸化膜３
７が形成され、さらにこのシリコン酸化膜３７の外側に
はシリコン窒化膜３８が形成されている。これらシリコ
ン酸化膜３７及びシリコン窒化膜３８により、ゲート保
護膜としてのゲート側壁３９を構成している。
【００６５】また、前記ゲート電極の両側の半導体基板
３０内には、ソース、ドレインのｎエクステンション４
０及び不図示のｐエクステンションがｎＭＯＳ及びｐＭ
ＯＳのそれぞれに選択的に形成され、さらにこのｎエク
ステンション４０、ｐエクステンションの外側にはｎ+
拡散層４１、不図示のｐ+ 拡散層がそれぞれ形成されて
いる。以上のような構造を第２の実施の形態は有する。
３０内には、ソース、ドレインのｎエクステンション４
０及び不図示のｐエクステンションがｎＭＯＳ及びｐＭ
ＯＳのそれぞれに選択的に形成され、さらにこのｎエク
ステンション４０、ｐエクステンションの外側にはｎ+
拡散層４１、不図示のｐ+ 拡散層がそれぞれ形成されて
いる。以上のような構造を第２の実施の形態は有する。
【００６６】次に、前記第２の実施の形態の半導体装置
の製造方法について説明する。
の製造方法について説明する。
【００６７】図１９〜図２４は、第２の実施の形態の半
導体装置の製造方法を示す各製造工程の断面図である。
導体装置の製造方法を示す各製造工程の断面図である。
【００６８】図２０に示すように、シリコン半導体基板
３０に埋め込み酸化法により素子分離領域３１を形成
し、ウェル、チャネルなどのイオン注入を行う。続い
て、前記半導体基板３０に対して高温酸化雰囲気中で熱
酸化を行うことにより、半導体基板３０上にシリコン酸
化膜からなるゲート絶縁膜３２を形成する。
３０に埋め込み酸化法により素子分離領域３１を形成
し、ウェル、チャネルなどのイオン注入を行う。続い
て、前記半導体基板３０に対して高温酸化雰囲気中で熱
酸化を行うことにより、半導体基板３０上にシリコン酸
化膜からなるゲート絶縁膜３２を形成する。
【００６９】続いて、図２１に示すように、前記ゲート
絶縁膜３２上に、ＣＶＤ法により積層構造を有するゲー
ト電極の最下層となるポリシリコン３３を１００ｎｍ堆
積する。イオン注入により、例えばリン（Ｐ）を５×１
０15［ｃｍ-2］、１０［ｋｅＶ］の条件でこのポリシリ
コン３３中にドープし、窒素雰囲気中で８５０℃、３０
分のアニールを行い、ポリシリコン３３中に拡散する。
このとき、リソグラフィ法を用いることにより、ｎＭＯ
Ｓの形成領域には例えばリンを、ｐＭＯＳの形成領域に
は例えばボロン（Ｂ）を、それぞれ選択的にイオン注入
してもよい。
絶縁膜３２上に、ＣＶＤ法により積層構造を有するゲー
ト電極の最下層となるポリシリコン３３を１００ｎｍ堆
積する。イオン注入により、例えばリン（Ｐ）を５×１
０15［ｃｍ-2］、１０［ｋｅＶ］の条件でこのポリシリ
コン３３中にドープし、窒素雰囲気中で８５０℃、３０
分のアニールを行い、ポリシリコン３３中に拡散する。
このとき、リソグラフィ法を用いることにより、ｎＭＯ
Ｓの形成領域には例えばリンを、ｐＭＯＳの形成領域に
は例えばボロン（Ｂ）を、それぞれ選択的にイオン注入
してもよい。
【００７０】続いて、前記ポリシリコン３３上に、金
属、例えばタングステン（Ｗ）３４を１００ｎｍ堆積
し、さらに、高周波（ＲＦ）スパッタ法により低温かつ
非酸化雰囲気中にてキャップ膜となるシリコン酸化膜３
５を堆積する。このシリコン酸化膜３５を堆積すること
により、タングステン３４の表面は物理的に被覆されて
押さえられるため、次工程のシリコン窒化膜３６の堆積
中に前記タングステン３４の酸化に伴って発生する表面
モフォロジーの荒れは起こらない。また、前記シリコン
酸化膜３５の堆積中においては、処理室の雰囲気が高真
空となる前記ＲＦスパッタ法を用いることにより、タン
グステン３４が酸化されることはない。
属、例えばタングステン（Ｗ）３４を１００ｎｍ堆積
し、さらに、高周波（ＲＦ）スパッタ法により低温かつ
非酸化雰囲気中にてキャップ膜となるシリコン酸化膜３
５を堆積する。このシリコン酸化膜３５を堆積すること
により、タングステン３４の表面は物理的に被覆されて
押さえられるため、次工程のシリコン窒化膜３６の堆積
中に前記タングステン３４の酸化に伴って発生する表面
モフォロジーの荒れは起こらない。また、前記シリコン
酸化膜３５の堆積中においては、処理室の雰囲気が高真
空となる前記ＲＦスパッタ法を用いることにより、タン
グステン３４が酸化されることはない。
【００７１】さらに、前記シリコン酸化膜３５上に、Ｃ
ＶＤ法によりキャップ膜となるシリコン窒化膜３６を堆
積する。そして、図２２に示すように、リソグラフィ法
を用いてこれら積層膜をパターニングして、ゲート電極
を形成する。
ＶＤ法によりキャップ膜となるシリコン窒化膜３６を堆
積する。そして、図２２に示すように、リソグラフィ法
を用いてこれら積層膜をパターニングして、ゲート電極
を形成する。
【００７２】次に、図２３に示すように、ＲＦスパッタ
法により低温かつ非酸化雰囲気中にて、ゲート保護膜の
シリコン窒化膜３６上、ゲート電極の側面、及びその他
の半導体基板１０上にシリコン酸化膜３７を堆積する。
このシリコン酸化膜３７を堆積することにより、前記シ
リコン窒化膜３６に存在するピンホールなどの欠陥を封
じ、次工程のシリコン窒化膜３８を堆積する際に酸化剤
が侵入するのを防ぐ。またこのとき、前記シリコン酸化
膜３７を堆積する処理室の雰囲気は高真空であるため、
シリコン窒化膜３６にピンホール等が存在してもタング
ステン３４が酸化されることはない。
法により低温かつ非酸化雰囲気中にて、ゲート保護膜の
シリコン窒化膜３６上、ゲート電極の側面、及びその他
の半導体基板１０上にシリコン酸化膜３７を堆積する。
このシリコン酸化膜３７を堆積することにより、前記シ
リコン窒化膜３６に存在するピンホールなどの欠陥を封
じ、次工程のシリコン窒化膜３８を堆積する際に酸化剤
が侵入するのを防ぐ。またこのとき、前記シリコン酸化
膜３７を堆積する処理室の雰囲気は高真空であるため、
シリコン窒化膜３６にピンホール等が存在してもタング
ステン３４が酸化されることはない。
【００７３】続いて、リソグラフィ法を用いてソース、
ドレインのｎエクステンション４０及び不図示のｐエク
ステンションを、ｎＭＯＳ及びｐＭＯＳのそれぞれに選
択的にイオン注入により形成する。
ドレインのｎエクステンション４０及び不図示のｐエク
ステンションを、ｎＭＯＳ及びｐＭＯＳのそれぞれに選
択的にイオン注入により形成する。
【００７４】その後、公知の選択後酸化技術を用い、水
蒸気と水素雰囲気中で前記タングステン３４などの金属
は酸化せずにシリコン酸化膜３７のみを選択的に酸化す
る。この酸化により、トランジスタ動作時のゲート端で
のゲート絶縁膜にかかる電場集中が緩和されるのと同時
に、ＲＦスパッタ法にて堆積されたシリコン酸化膜３７
は、より緻密な膜になる。さらに、図２４に示すよう
に、前記シリコン酸化膜３７上にＣＶＤ法によりシリコ
ン窒化膜３８を８０ｎｍ堆積する。
蒸気と水素雰囲気中で前記タングステン３４などの金属
は酸化せずにシリコン酸化膜３７のみを選択的に酸化す
る。この酸化により、トランジスタ動作時のゲート端で
のゲート絶縁膜にかかる電場集中が緩和されるのと同時
に、ＲＦスパッタ法にて堆積されたシリコン酸化膜３７
は、より緻密な膜になる。さらに、図２４に示すよう
に、前記シリコン酸化膜３７上にＣＶＤ法によりシリコ
ン窒化膜３８を８０ｎｍ堆積する。
【００７５】続いて、レジスト膜のマスクパターンを用
いずに、反応性エッチング（ＲＩＥ）法により前記シリ
コン窒化膜３８を異方性エッチングして、図２４に示す
ようにゲート電極の側面にシリコン窒化膜３８を残す。
これにより、前記シリコン酸化膜３７及びシリコン窒化
膜３８からなるゲート側壁３９を形成する。さらに、リ
ソグラフィ法を用いたイオン注入により、ソース、ドレ
インとなるｎ+ 拡散層４１及び不図示のｐ+ 拡散層を、
ｎＭＯＳ及びｐＭＯＳのそれぞれに選択的に形成する。
いずに、反応性エッチング（ＲＩＥ）法により前記シリ
コン窒化膜３８を異方性エッチングして、図２４に示す
ようにゲート電極の側面にシリコン窒化膜３８を残す。
これにより、前記シリコン酸化膜３７及びシリコン窒化
膜３８からなるゲート側壁３９を形成する。さらに、リ
ソグラフィ法を用いたイオン注入により、ソース、ドレ
インとなるｎ+ 拡散層４１及び不図示のｐ+ 拡散層を、
ｎＭＯＳ及びｐＭＯＳのそれぞれに選択的に形成する。
【００７６】以上の工程により、本第２の実施の形態の
特徴であるゲート電極部分の製造が終了する。この後
は、通常のＭＯＳ−ＦＥＴの製造工程に従い、半導体装
置の製造が行われる。
特徴であるゲート電極部分の製造が終了する。この後
は、通常のＭＯＳ−ＦＥＴの製造工程に従い、半導体装
置の製造が行われる。
【００７７】例えば、その後の製造工程の一例を簡単に
説明すると次のようになる。前記第１の実施の形態と同
様に、ゲート電極上のみにレジストパターンを形成し、
ゲート電極近傍以外のシリコン酸化膜３７、ゲート絶縁
膜３２をエッチングした後、前記レジストパターンを剥
離する。次に、チタンを膜厚２０ｎｍ、窒化チタンを膜
厚７０ｎｍ順次堆積し、窒素雰囲気中で６５０℃、３０
秒のランプアニールを行ってシリコン半導体基板３０と
チタンを反応させ、チタンシリサイド膜を形成する。続
いて、硫酸と過酸化水素水の混合液で未反応のチタン及
び窒化チタンを選択的に除去する。さらに、８００℃、
３０秒のランプアニールにより前記チタンシリサイド膜
に相変化を起こさせ、低抵抗のＣ５４相を形成する。
説明すると次のようになる。前記第１の実施の形態と同
様に、ゲート電極上のみにレジストパターンを形成し、
ゲート電極近傍以外のシリコン酸化膜３７、ゲート絶縁
膜３２をエッチングした後、前記レジストパターンを剥
離する。次に、チタンを膜厚２０ｎｍ、窒化チタンを膜
厚７０ｎｍ順次堆積し、窒素雰囲気中で６５０℃、３０
秒のランプアニールを行ってシリコン半導体基板３０と
チタンを反応させ、チタンシリサイド膜を形成する。続
いて、硫酸と過酸化水素水の混合液で未反応のチタン及
び窒化チタンを選択的に除去する。さらに、８００℃、
３０秒のランプアニールにより前記チタンシリサイド膜
に相変化を起こさせ、低抵抗のＣ５４相を形成する。
【００７８】この後、ＢＰＳＧ膜などの層間絶縁膜を膜
厚７００ｎｍ堆積し、この層間絶縁膜を開口してコンタ
クトホールを形成する。さらに、導電膜を全面に堆積
し、この導電膜をパターニングして配線を形成する。
厚７００ｎｍ堆積し、この層間絶縁膜を開口してコンタ
クトホールを形成する。さらに、導電膜を全面に堆積
し、この導電膜をパターニングして配線を形成する。
【００７９】ここで、この第２の実施の形態では、未反
応のチタン及び窒化チタンを選択的に除去する工程にお
いて、ゲート電極を構成するタングステン３４をキャッ
プ膜であるシリコン酸化膜３５、シリコン酸化膜３７と
ゲート側壁であるシリコン酸化膜３７で被覆しているた
め、その他のキャップ膜及びゲート側壁であるシリコン
窒化膜３６及びシリコン窒化膜３８にピンホール等の欠
陥が存在しても、硫酸と過酸化水素水の混合液がゲート
電極まで侵入することはなく、前記混合液の侵入による
タングステン３４の溶解を防止できる。
応のチタン及び窒化チタンを選択的に除去する工程にお
いて、ゲート電極を構成するタングステン３４をキャッ
プ膜であるシリコン酸化膜３５、シリコン酸化膜３７と
ゲート側壁であるシリコン酸化膜３７で被覆しているた
め、その他のキャップ膜及びゲート側壁であるシリコン
窒化膜３６及びシリコン窒化膜３８にピンホール等の欠
陥が存在しても、硫酸と過酸化水素水の混合液がゲート
電極まで侵入することはなく、前記混合液の侵入による
タングステン３４の溶解を防止できる。
【００８０】また、前記タングステン３４の上面はシリ
コン酸化膜３５で被覆されているため、タングステン３
４上にキャップ膜となるシリコン窒化膜３６を堆積する
際に、雰囲気中の酸化剤によりタングステン３４が酸化
し、その表面がモフォロジー劣化してしまうのを防止で
きる。
コン酸化膜３５で被覆されているため、タングステン３
４上にキャップ膜となるシリコン窒化膜３６を堆積する
際に、雰囲気中の酸化剤によりタングステン３４が酸化
し、その表面がモフォロジー劣化してしまうのを防止で
きる。
【００８１】さらに、ゲート電極を構成するタングステ
ン３４の側面はシリコン酸化膜３７で被覆され、タング
ステン３４の上部はシリコン酸化膜３５、３７で被覆さ
れているため、ゲート電極の側面にゲート側壁となるシ
リコン窒化膜３８を堆積する際に、キャップ膜として用
いられたシリコン窒化膜３６のピンホール等の欠陥から
雰囲気中の酸化剤が進入し、ゲート電極に用いられてい
る前記タングステン３４が酸化してしまうのを防止でき
る。
ン３４の側面はシリコン酸化膜３７で被覆され、タング
ステン３４の上部はシリコン酸化膜３５、３７で被覆さ
れているため、ゲート電極の側面にゲート側壁となるシ
リコン窒化膜３８を堆積する際に、キャップ膜として用
いられたシリコン窒化膜３６のピンホール等の欠陥から
雰囲気中の酸化剤が進入し、ゲート電極に用いられてい
る前記タングステン３４が酸化してしまうのを防止でき
る。
【００８２】また、上述したセルフアライメントを用い
てコンタクトホールを形成する工程では、前記ゲート電
極上にはゲート保護膜（キャップ膜）であるシリコン窒
化膜３６が形成されており、このシリコン窒化膜３６が
ゲート電極上でエッチングストッパとして働くため、前
記ゲート電極が侵食されることはない。
てコンタクトホールを形成する工程では、前記ゲート電
極上にはゲート保護膜（キャップ膜）であるシリコン窒
化膜３６が形成されており、このシリコン窒化膜３６が
ゲート電極上でエッチングストッパとして働くため、前
記ゲート電極が侵食されることはない。
【００８３】以上説明したように本第２の実施の形態に
よれば、ソース、ドレイン（拡散層）のシリサイド化
（サリサイド技術）における硫酸と過酸化水素水の混合
液による選択エッチング工程において、ゲート保護膜
（キャップ膜及びゲート側壁）としてのシリコン窒化膜
に存在するピンホール等の欠陥から前記混合液が侵入し
て、ゲート電極のタングステンを溶解させるのを低減す
ることができる。また、同様にパターニング工程に用い
たレジストを剥離するレジスト剥離工程において、レジ
ストを剥離するための剥離液がゲート保護膜（キャップ
膜及びゲート側壁）であるシリコン窒化膜のピンホール
等の欠陥から侵入して、タングステンを溶解させるのを
低減することができる。
よれば、ソース、ドレイン（拡散層）のシリサイド化
（サリサイド技術）における硫酸と過酸化水素水の混合
液による選択エッチング工程において、ゲート保護膜
（キャップ膜及びゲート側壁）としてのシリコン窒化膜
に存在するピンホール等の欠陥から前記混合液が侵入し
て、ゲート電極のタングステンを溶解させるのを低減す
ることができる。また、同様にパターニング工程に用い
たレジストを剥離するレジスト剥離工程において、レジ
ストを剥離するための剥離液がゲート保護膜（キャップ
膜及びゲート側壁）であるシリコン窒化膜のピンホール
等の欠陥から侵入して、タングステンを溶解させるのを
低減することができる。
【００８４】また、ゲート電極を構成するタングステン
の上面をシリコン酸化膜で被覆することにより、タング
ステン上にキャップ膜となるシリコン窒化膜を堆積する
際に、雰囲気中の酸化剤によりタングステンが酸化し、
その表面がモフォロジー劣化するのを防止できる。
の上面をシリコン酸化膜で被覆することにより、タング
ステン上にキャップ膜となるシリコン窒化膜を堆積する
際に、雰囲気中の酸化剤によりタングステンが酸化し、
その表面がモフォロジー劣化するのを防止できる。
【００８５】また、ゲート電極を構成するタングステン
の側面及び上面をシリコン酸化膜で被覆することによ
り、ゲート電極の側面にゲート側壁となるシリコン窒化
膜を堆積する際に、キャップ膜として用いられたシリコ
ン窒化膜のピンホール等の欠陥から雰囲気中の酸化剤が
進入し、ゲート電極である前記タングステンが酸化する
のを防止できる。
の側面及び上面をシリコン酸化膜で被覆することによ
り、ゲート電極の側面にゲート側壁となるシリコン窒化
膜を堆積する際に、キャップ膜として用いられたシリコ
ン窒化膜のピンホール等の欠陥から雰囲気中の酸化剤が
進入し、ゲート電極である前記タングステンが酸化する
のを防止できる。
【００８６】さらに、本第２の実施の形態では、ゲート
電極とシリコン窒化膜との間に誘電率の低いシリコン酸
化膜を形成することにより、寄生容量のうち、オーバー
ラップキャパシタンスを低減することができる。また、
活性領域であるｎ+ 拡散層をシリコン酸化膜で覆うこと
により、シリコン窒化膜を反応性エッチングで加工して
ゲート側壁を形成するときに、前記活性領域がプラズマ
に直接さらされるのを防ぐことができる。これにより、
活性領域に前記反応性エッチングに起因した不純物の混
入やダメージが入るのを抑制することができる。
電極とシリコン窒化膜との間に誘電率の低いシリコン酸
化膜を形成することにより、寄生容量のうち、オーバー
ラップキャパシタンスを低減することができる。また、
活性領域であるｎ+ 拡散層をシリコン酸化膜で覆うこと
により、シリコン窒化膜を反応性エッチングで加工して
ゲート側壁を形成するときに、前記活性領域がプラズマ
に直接さらされるのを防ぐことができる。これにより、
活性領域に前記反応性エッチングに起因した不純物の混
入やダメージが入るのを抑制することができる。
【００８７】なお、この第２の実施の形態では、ポリシ
リコンとタングステンの積層構造のゲート電極について
説明したが、これに限るわけではなく、ポリシリコンと
その他の金属との積層構造からなるその他のポリメタル
構造のゲート電極であっても同様に適用することができ
る。
リコンとタングステンの積層構造のゲート電極について
説明したが、これに限るわけではなく、ポリシリコンと
その他の金属との積層構造からなるその他のポリメタル
構造のゲート電極であっても同様に適用することができ
る。
【００８８】また、前記シリコン酸化膜の堆積法として
は、前記に述べた高周波（ＲＦ）スパッタ法以外に、常
圧ＣＶＤ法やマグネトロンスパッタ法など酸化の起こら
ない低温、またプラズマ誘起ＣＶＤ法など真空雰囲気中
で行われる堆積方法を用いることにより、同様の効果を
得ることができる。
は、前記に述べた高周波（ＲＦ）スパッタ法以外に、常
圧ＣＶＤ法やマグネトロンスパッタ法など酸化の起こら
ない低温、またプラズマ誘起ＣＶＤ法など真空雰囲気中
で行われる堆積方法を用いることにより、同様の効果を
得ることができる。
【００８９】次に、本発明の第３の実施の形態の半導体
装置の構造について説明する。以下にｎＭＯＳを示し説
明するが、この第３の実施の形態はｐＭＯＳを含むＣＭ
ＯＳトランジスタに適用可能である。
装置の構造について説明する。以下にｎＭＯＳを示し説
明するが、この第３の実施の形態はｐＭＯＳを含むＣＭ
ＯＳトランジスタに適用可能である。
【００９０】図２５は、第３の実施の形態の半導体装置
の構造を示す断面図である。
の構造を示す断面図である。
【００９１】この図２５に示すように、半導体基板５０
には素子領域を分離する素子分離領域５１が形成され、
この半導体基板５０上にはシリコン酸化膜（ＳｉＯ2 ）
からなるゲート絶縁膜５２が形成されている。
には素子領域を分離する素子分離領域５１が形成され、
この半導体基板５０上にはシリコン酸化膜（ＳｉＯ2 ）
からなるゲート絶縁膜５２が形成されている。
【００９２】前記素子領域のゲート絶縁膜５２上には、
膜厚１００ｎｍ程度のポリシリコン５３、及び金属、例
えば膜厚１００ｎｍ程度のタングステン５４の積層構造
からなるゲート電極が形成され、さらにこのゲート電極
上には膜厚５０ｎｍ程度のシリコン窒化膜５５、膜厚１
０ｎｍ程度のシリコン酸化膜５６、膜厚１００ｎｍ程度
のシリコン窒化膜５７、及び膜厚１０ｎｍ程度のシリコ
ン酸化膜５８の順序で下層側から積層されたゲート保護
膜としてのキャップ膜が形成されている。
膜厚１００ｎｍ程度のポリシリコン５３、及び金属、例
えば膜厚１００ｎｍ程度のタングステン５４の積層構造
からなるゲート電極が形成され、さらにこのゲート電極
上には膜厚５０ｎｍ程度のシリコン窒化膜５５、膜厚１
０ｎｍ程度のシリコン酸化膜５６、膜厚１００ｎｍ程度
のシリコン窒化膜５７、及び膜厚１０ｎｍ程度のシリコ
ン酸化膜５８の順序で下層側から積層されたゲート保護
膜としてのキャップ膜が形成されている。
【００９３】また、前記ゲート電極、及びシリコン窒化
膜５５、シリコン酸化膜５６、シリコン窒化膜５７の側
面にはシリコン窒化膜５９が形成され、さらにこのシリ
コン窒化膜５９の外側には前記シリコン酸化膜５８、シ
リコン窒化膜６０が形成されている。これらシリコン窒
化膜５９、シリコン酸化膜５８、及びシリコン窒化膜６
０により、ゲート側壁６１を構成している。
膜５５、シリコン酸化膜５６、シリコン窒化膜５７の側
面にはシリコン窒化膜５９が形成され、さらにこのシリ
コン窒化膜５９の外側には前記シリコン酸化膜５８、シ
リコン窒化膜６０が形成されている。これらシリコン窒
化膜５９、シリコン酸化膜５８、及びシリコン窒化膜６
０により、ゲート側壁６１を構成している。
【００９４】また、前記ゲート電極の両側の半導体基板
５０内には、ソース、ドレインのｎエクステンション６
２及び不図示のｐエクステンションがｎＭＯＳ及びｐＭ
ＯＳのそれぞれに選択的に形成され、さらにこのｎエク
ステンション６２、ｐエクステンションの外側にはｎ+
拡散層６３、不図示のｐ+ 拡散層がそれぞれ形成されて
いる。
５０内には、ソース、ドレインのｎエクステンション６
２及び不図示のｐエクステンションがｎＭＯＳ及びｐＭ
ＯＳのそれぞれに選択的に形成され、さらにこのｎエク
ステンション６２、ｐエクステンションの外側にはｎ+
拡散層６３、不図示のｐ+ 拡散層がそれぞれ形成されて
いる。
【００９５】次に、前記第３の実施の形態の半導体装置
の製造方法について説明する。
の製造方法について説明する。
【００９６】図２５〜図３０は、第３の実施の形態の半
導体装置の製造方法を示す各製造工程の断面図である。
導体装置の製造方法を示す各製造工程の断面図である。
【００９７】図２６に示すように、シリコン半導体基板
５０に埋め込み酸化法により素子分離領域５１を形成
し、ウェル、チャネルなどのイオン注入を行う。続い
て、前記半導体基板５０に対して高温酸化雰囲気中で熱
酸化を行うことにより、半導体基板５０上にシリコン酸
化膜からなるゲート絶縁膜５２を形成する。
５０に埋め込み酸化法により素子分離領域５１を形成
し、ウェル、チャネルなどのイオン注入を行う。続い
て、前記半導体基板５０に対して高温酸化雰囲気中で熱
酸化を行うことにより、半導体基板５０上にシリコン酸
化膜からなるゲート絶縁膜５２を形成する。
【００９８】さらに、図２７に示すように、前記ゲート
絶縁膜５２上に、ＣＶＤ法により積層構造を有するゲー
ト電極の最下層となるポリシリコン５３を１００ｎｍ堆
積する。イオン注入により、例えばリン（Ｐ）を５×１
０15［ｃｍ-2］、１０［ｋｅＶ］の条件でこのポリシリ
コン３３中にドープし、窒素雰囲気中で８５０℃、３０
分のアニールを行い、ポリシリコン５３中に拡散する。
このとき、リソグラフィ法を用いることにより、ｎＭＯ
Ｓの形成領域にはリンを、ｐＭＯＳの形成領域にはボロ
ン（Ｂ）を、それぞれ選択的にイオン注入してもよい。
絶縁膜５２上に、ＣＶＤ法により積層構造を有するゲー
ト電極の最下層となるポリシリコン５３を１００ｎｍ堆
積する。イオン注入により、例えばリン（Ｐ）を５×１
０15［ｃｍ-2］、１０［ｋｅＶ］の条件でこのポリシリ
コン３３中にドープし、窒素雰囲気中で８５０℃、３０
分のアニールを行い、ポリシリコン５３中に拡散する。
このとき、リソグラフィ法を用いることにより、ｎＭＯ
Ｓの形成領域にはリンを、ｐＭＯＳの形成領域にはボロ
ン（Ｂ）を、それぞれ選択的にイオン注入してもよい。
【００９９】続いて、前記ポリシリコン５３上に、金
属、例えばタングステン（Ｗ）５４をスパッタ法により
１００ｎｍ堆積する。さらに、ＣＶＤ法によりキャップ
膜となるシリコン窒化膜５５を５０ｎｍ、シリコン酸化
膜５６を１０ｎｍ、及びシリコン窒化膜５７を１００ｎ
ｍ、それぞれ順に堆積する。そして、図２８に示すよう
に、リソグラフィ法を用いてこれら積層膜をパターニン
グして、ゲート電極を形成する。
属、例えばタングステン（Ｗ）５４をスパッタ法により
１００ｎｍ堆積する。さらに、ＣＶＤ法によりキャップ
膜となるシリコン窒化膜５５を５０ｎｍ、シリコン酸化
膜５６を１０ｎｍ、及びシリコン窒化膜５７を１００ｎ
ｍ、それぞれ順に堆積する。そして、図２８に示すよう
に、リソグラフィ法を用いてこれら積層膜をパターニン
グして、ゲート電極を形成する。
【０１００】次に、図２９に示すように、ＣＶＤ法によ
りシリコン窒化膜５９を１０ｎｍ堆積し、図３０に示す
ように、反応性エッチング（ＲＩＥ）法により前記シリ
コン窒化膜５９を異方性エッチングして、ゲート電極の
側面にシリコン窒化膜５９を残す。その後、リソグラフ
ィ法を用いてソース、ドレインのｎエクステンション６
２及び不図示のｐエクステンションを、ｎＭＯＳ及びｐ
ＭＯＳのそれぞれに選択的にイオン注入により形成す
る。
りシリコン窒化膜５９を１０ｎｍ堆積し、図３０に示す
ように、反応性エッチング（ＲＩＥ）法により前記シリ
コン窒化膜５９を異方性エッチングして、ゲート電極の
側面にシリコン窒化膜５９を残す。その後、リソグラフ
ィ法を用いてソース、ドレインのｎエクステンション６
２及び不図示のｐエクステンションを、ｎＭＯＳ及びｐ
ＭＯＳのそれぞれに選択的にイオン注入により形成す
る。
【０１０１】続いて、ＣＶＤ法によりシリコン酸化膜５
８を１０ｎｍ堆積し、さらにシリコン窒化膜６０を８０
ｎｍ堆積する。さらに、レジスト膜のマスクパターンを
用いずに、反応性エッチング（ＲＩＥ）法により前記シ
リコン窒化膜６０を異方性エッチングして、図２５に示
すようにゲート電極の側面にシリコン窒化膜６０を残
す。これにより、ゲート電極側から前記シリコン窒化膜
５９、シリコン酸化膜５８、及びシリコン窒化膜６０か
らなるゲート側壁６１を形成する。さらに、リソグラフ
ィ法を用いたイオン注入により、ソース、ドレインとな
るｎ+ 拡散層６３及び及び不図示のｐ+ 拡散層を、ｎＭ
ＯＳ及びｐＭＯＳのそれぞれに選択的に形成する。
８を１０ｎｍ堆積し、さらにシリコン窒化膜６０を８０
ｎｍ堆積する。さらに、レジスト膜のマスクパターンを
用いずに、反応性エッチング（ＲＩＥ）法により前記シ
リコン窒化膜６０を異方性エッチングして、図２５に示
すようにゲート電極の側面にシリコン窒化膜６０を残
す。これにより、ゲート電極側から前記シリコン窒化膜
５９、シリコン酸化膜５８、及びシリコン窒化膜６０か
らなるゲート側壁６１を形成する。さらに、リソグラフ
ィ法を用いたイオン注入により、ソース、ドレインとな
るｎ+ 拡散層６３及び及び不図示のｐ+ 拡散層を、ｎＭ
ＯＳ及びｐＭＯＳのそれぞれに選択的に形成する。
【０１０２】以上の工程により、本第３の実施の形態の
特徴であるゲート電極部分の製造が終了する。この後
は、通常のＭＯＳ−ＦＥＴの製造工程に従い、半導体装
置の製造が行われる。
特徴であるゲート電極部分の製造が終了する。この後
は、通常のＭＯＳ−ＦＥＴの製造工程に従い、半導体装
置の製造が行われる。
【０１０３】例えば、その後の製造工程の一例を簡単に
説明すると次のようになる。前記第２の実施の形態と同
様に、ゲート電極上のみにレジストパターンを形成し、
ゲート電極近傍以外のシリコン酸化膜５８、ゲート絶縁
膜５２をエッチングした後、前記レジストパターンを剥
離する。次に、チタンを膜厚２０ｎｍ、窒化チタンを膜
厚７０ｎｍ順次堆積し、窒素雰囲気中で６５０℃、３０
秒のランプアニールを行ってシリコン半導体基板５０と
チタンを反応させ、チタンシリサイド膜を形成する。続
いて、硫酸と過酸化水素水の混合液で未反応のチタン及
び窒化チタンを選択的に除去する。さらに、８００℃、
３０秒のランプアニールにより前記チタンシリサイド膜
に相変化を起こさせ、低抵抗のＣ５４相を形成する。
説明すると次のようになる。前記第２の実施の形態と同
様に、ゲート電極上のみにレジストパターンを形成し、
ゲート電極近傍以外のシリコン酸化膜５８、ゲート絶縁
膜５２をエッチングした後、前記レジストパターンを剥
離する。次に、チタンを膜厚２０ｎｍ、窒化チタンを膜
厚７０ｎｍ順次堆積し、窒素雰囲気中で６５０℃、３０
秒のランプアニールを行ってシリコン半導体基板５０と
チタンを反応させ、チタンシリサイド膜を形成する。続
いて、硫酸と過酸化水素水の混合液で未反応のチタン及
び窒化チタンを選択的に除去する。さらに、８００℃、
３０秒のランプアニールにより前記チタンシリサイド膜
に相変化を起こさせ、低抵抗のＣ５４相を形成する。
【０１０４】この後、ＢＰＳＧ膜などの層間絶縁膜を膜
厚７００ｎｍ堆積し、この層間絶縁膜を開口してコンタ
クトホールを形成する。さらに、導電膜を全面に堆積
し、この導電膜をパターニングして配線を形成する。
厚７００ｎｍ堆積し、この層間絶縁膜を開口してコンタ
クトホールを形成する。さらに、導電膜を全面に堆積
し、この導電膜をパターニングして配線を形成する。
【０１０５】ここで、この第３の実施の形態では、未反
応のチタン及び窒化チタンを選択的に除去する工程にお
いて、ゲート電極を構成するタングステン５４をキャッ
プ膜であるシリコン酸化膜５６、シリコン酸化膜５８と
ゲート側壁であるシリコン酸化膜５８で被覆しているた
め、その他のキャップ膜及びゲート側壁であるシリコン
窒化膜５５、シリコン窒化膜５７及びシリコン窒化膜６
０にピンホール等の欠陥が存在しても、硫酸と過酸化水
素水の混合液がゲート電極まで侵入することはなく、前
記混合液の侵入によるタングステン５４の溶解を防止で
きる。
応のチタン及び窒化チタンを選択的に除去する工程にお
いて、ゲート電極を構成するタングステン５４をキャッ
プ膜であるシリコン酸化膜５６、シリコン酸化膜５８と
ゲート側壁であるシリコン酸化膜５８で被覆しているた
め、その他のキャップ膜及びゲート側壁であるシリコン
窒化膜５５、シリコン窒化膜５７及びシリコン窒化膜６
０にピンホール等の欠陥が存在しても、硫酸と過酸化水
素水の混合液がゲート電極まで侵入することはなく、前
記混合液の侵入によるタングステン５４の溶解を防止で
きる。
【０１０６】さらに、ゲート電極を構成するタングステ
ン５４の側面はシリコン酸化膜５８で被覆され、タング
ステン５４の上部はシリコン酸化膜５６、５８で被覆さ
れているため、ゲート電極の側面にゲート側壁となるシ
リコン窒化膜６０を堆積する際に、キャップ膜として用
いられたシリコン窒化膜５５、シリコン窒化膜５７のピ
ンホール等の欠陥から雰囲気中の酸化剤が進入し、ゲー
ト電極に用いられている前記タングステン５４が酸化し
てしまうのを防止できる。
ン５４の側面はシリコン酸化膜５８で被覆され、タング
ステン５４の上部はシリコン酸化膜５６、５８で被覆さ
れているため、ゲート電極の側面にゲート側壁となるシ
リコン窒化膜６０を堆積する際に、キャップ膜として用
いられたシリコン窒化膜５５、シリコン窒化膜５７のピ
ンホール等の欠陥から雰囲気中の酸化剤が進入し、ゲー
ト電極に用いられている前記タングステン５４が酸化し
てしまうのを防止できる。
【０１０７】また、上述したセルフアライメントを用い
てコンタクトホールを形成する工程では、前記ゲート電
極上にはゲート保護膜（キャップ膜）であるシリコン窒
化膜５７が形成されており、このシリコン窒化膜５７が
ゲート電極上でエッチングストッパとして働くため、前
記ゲート電極が侵食されることはない。
てコンタクトホールを形成する工程では、前記ゲート電
極上にはゲート保護膜（キャップ膜）であるシリコン窒
化膜５７が形成されており、このシリコン窒化膜５７が
ゲート電極上でエッチングストッパとして働くため、前
記ゲート電極が侵食されることはない。
【０１０８】以上説明したように本第３の実施の形態に
よれば、ソース、ドレイン（拡散層）のシリサイド化
（サリサイド技術）における硫酸と過酸化水素水の混合
液による選択エッチング工程において、ゲート保護膜
（キャップ膜及びゲート側壁）としてのシリコン窒化膜
に存在するピンホール等の欠陥から前記混合液が侵入し
て、ゲート電極のタングステンを溶解させるのを低減す
ることができる。また、同様にパターニング工程に用い
たレジストを剥離するレジスト剥離工程において、レジ
ストを剥離するための剥離液がゲート保護膜（キャップ
膜及びゲート側壁）であるシリコン窒化膜のピンホール
等の欠陥から侵入して、タングステンを溶解させるのを
低減することができる。
よれば、ソース、ドレイン（拡散層）のシリサイド化
（サリサイド技術）における硫酸と過酸化水素水の混合
液による選択エッチング工程において、ゲート保護膜
（キャップ膜及びゲート側壁）としてのシリコン窒化膜
に存在するピンホール等の欠陥から前記混合液が侵入し
て、ゲート電極のタングステンを溶解させるのを低減す
ることができる。また、同様にパターニング工程に用い
たレジストを剥離するレジスト剥離工程において、レジ
ストを剥離するための剥離液がゲート保護膜（キャップ
膜及びゲート側壁）であるシリコン窒化膜のピンホール
等の欠陥から侵入して、タングステンを溶解させるのを
低減することができる。
【０１０９】また、ゲート電極を構成するタングステン
の側面及び上面をシリコン酸化膜で被覆することによ
り、ゲート電極の側面にゲート側壁となるシリコン窒化
膜を堆積する際に、キャップ膜として用いられたシリコ
ン窒化膜のピンホール等の欠陥から雰囲気中の酸化剤が
進入し、ゲート電極である前記タングステンが酸化する
のを防止できる。
の側面及び上面をシリコン酸化膜で被覆することによ
り、ゲート電極の側面にゲート側壁となるシリコン窒化
膜を堆積する際に、キャップ膜として用いられたシリコ
ン窒化膜のピンホール等の欠陥から雰囲気中の酸化剤が
進入し、ゲート電極である前記タングステンが酸化する
のを防止できる。
【０１１０】さらに、本第３の実施の形態では、活性領
域であるｎ+ 拡散層をシリコン酸化膜で覆うことによ
り、シリコン窒化膜を反応性エッチングで加工してゲー
ト側壁を形成するときに、前記活性領域がプラズマに直
接さらされるのを防ぐことができる。これにより、活性
領域に前記反応性エッチングに起因した不純物の混入や
ダメージが入るのを抑制することができる。
域であるｎ+ 拡散層をシリコン酸化膜で覆うことによ
り、シリコン窒化膜を反応性エッチングで加工してゲー
ト側壁を形成するときに、前記活性領域がプラズマに直
接さらされるのを防ぐことができる。これにより、活性
領域に前記反応性エッチングに起因した不純物の混入や
ダメージが入るのを抑制することができる。
【０１１１】なお、この第３の実施の形態では、ポリシ
リコンとタングステンの積層構造のゲート電極について
説明したが、これに限るわけではなく、ポリシリコンと
その他の金属との積層構造からなるその他のポリメタル
構造のゲート電極であっても同様に適用することができ
る。
リコンとタングステンの積層構造のゲート電極について
説明したが、これに限るわけではなく、ポリシリコンと
その他の金属との積層構造からなるその他のポリメタル
構造のゲート電極であっても同様に適用することができ
る。
【０１１２】
【発明の効果】以上述べたように本発明によれば、ポリ
シリコンと金属とを含む積層構造からなるゲート電極が
欠損または劣化しない半導体装置及びその製造方法を提
供することができる。
シリコンと金属とを含む積層構造からなるゲート電極が
欠損または劣化しない半導体装置及びその製造方法を提
供することができる。
【図１】第１の実施の形態の半導体装置の構造を示す断
面図である。
面図である。
【図２】第１の実施の形態の変形例の半導体装置の構造
を示す断面図である。
を示す断面図である。
【図３】第１の実施の形態及びその変形例の半導体装置
の製造方法を示す各製造工程の断面図である。
の製造方法を示す各製造工程の断面図である。
【図４】第１の実施の形態及びその変形例の半導体装置
の製造方法を示す各製造工程の断面図である。
の製造方法を示す各製造工程の断面図である。
【図５】第１の実施の形態及びその変形例の半導体装置
の製造方法を示す各製造工程の断面図である。
の製造方法を示す各製造工程の断面図である。
【図６】第１の実施の形態及びその変形例の半導体装置
の製造方法を示す各製造工程の断面図である。
の製造方法を示す各製造工程の断面図である。
【図７】第１の実施の形態及びその変形例の半導体装置
の製造方法を示す各製造工程の断面図である。
の製造方法を示す各製造工程の断面図である。
【図８】第１の実施の形態及びその変形例の半導体装置
の製造方法を示す各製造工程の断面図である。
の製造方法を示す各製造工程の断面図である。
【図９】第１の実施の形態及びその変形例の半導体装置
の製造方法を示す各製造工程の断面図である。
の製造方法を示す各製造工程の断面図である。
【図１０】第１の実施の形態及びその変形例の半導体装
置の製造方法を示す各製造工程の断面図である。
置の製造方法を示す各製造工程の断面図である。
【図１１】第１の実施の形態及びその変形例の半導体装
置の製造方法を示す各製造工程の断面図である。
置の製造方法を示す各製造工程の断面図である。
【図１２】第１の実施の形態及びその変形例の半導体装
置の製造方法を示す各製造工程の断面図である。
置の製造方法を示す各製造工程の断面図である。
【図１３】第１の実施の形態の半導体装置の製造方法を
示す各製造工程の断面図である。
示す各製造工程の断面図である。
【図１４】第１の実施の形態の半導体装置の別の製造方
法を示す各製造工程の断面図である。
法を示す各製造工程の断面図である。
【図１５】第１の実施の形態の半導体装置の別の製造方
法を示す各製造工程の断面図である。
法を示す各製造工程の断面図である。
【図１６】第１の実施の形態の半導体装置の別の製造方
法を示す各製造工程の断面図である。
法を示す各製造工程の断面図である。
【図１７】第１の実施の形態の半導体装置の別の製造方
法を示す各製造工程の断面図である。
法を示す各製造工程の断面図である。
【図１８】第１の実施の形態の半導体装置の別の製造方
法を示す各製造工程の断面図である。
法を示す各製造工程の断面図である。
【図１９】第２の実施の形態の半導体装置の構造を示す
断面図である。
断面図である。
【図２０】第２の実施の形態の半導体装置の製造方法を
示す各製造工程の断面図である。
示す各製造工程の断面図である。
【図２１】第２の実施の形態の半導体装置の製造方法を
示す各製造工程の断面図である。
示す各製造工程の断面図である。
【図２２】第２の実施の形態の半導体装置の製造方法を
示す各製造工程の断面図である。
示す各製造工程の断面図である。
【図２３】第２の実施の形態の半導体装置の製造方法を
示す各製造工程の断面図である。
示す各製造工程の断面図である。
【図２４】第２の実施の形態の半導体装置の製造方法を
示す各製造工程の断面図である。
示す各製造工程の断面図である。
【図２５】第３の実施の形態の半導体装置の構造を示す
断面図である。
断面図である。
【図２６】第３の実施の形態の半導体装置の製造方法を
示す各製造工程の断面図である。
示す各製造工程の断面図である。
【図２７】第３の実施の形態の半導体装置の製造方法を
示す各製造工程の断面図である。
示す各製造工程の断面図である。
【図２８】第３の実施の形態の半導体装置の製造方法を
示す各製造工程の断面図である。
示す各製造工程の断面図である。
【図２９】第３の実施の形態の半導体装置の製造方法を
示す各製造工程の断面図である。
示す各製造工程の断面図である。
【図３０】第３の実施の形態の半導体装置の製造方法を
示す各製造工程の断面図である。
示す各製造工程の断面図である。
【図３１】従来の半導体装置の構造を示す断面図であ
る。
る。
１０、３０、５０…半導体基板 １１、３１、５１…素子分離領域 １２、３２、５２…ゲート絶縁膜 １３、３３、５３…ポリシリコン １４、３４、５４…タングステン １５、１６、１７、３６、３８、５５、５７、５９、６
０…シリコン窒化膜 １８…シリコン酸化膜（あるいはＢＰＳＧ膜、ＰＳＧ
膜） １９、２３、３９、６１…ゲート側壁 ２０、４０、６２…ｎエクステンション ２１、４１、６３…ｎ+ 拡散層 ２２…シリコン酸化物系の膜（酸化膜） ２４…レジストパターン ２５…Ｃ５４相 ２６…ＢＰＳＧ膜 ２７…配線 ２８…レジスト ２９、３５、３７、５６、５８…シリコン酸化膜
０…シリコン窒化膜 １８…シリコン酸化膜（あるいはＢＰＳＧ膜、ＰＳＧ
膜） １９、２３、３９、６１…ゲート側壁 ２０、４０、６２…ｎエクステンション ２１、４１、６３…ｎ+ 拡散層 ２２…シリコン酸化物系の膜（酸化膜） ２４…レジストパターン ２５…Ｃ５４相 ２６…ＢＰＳＧ膜 ２７…配線 ２８…レジスト ２９、３５、３７、５６、５８…シリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB18 BB25 CC01 CC05 DD02 DD08 DD16 DD41 DD78 DD79 DD80 DD84 GG09 GG10 5F040 DC01 EC02 EC07 EC12 EF02 EH07 EK05 FA03 FA07 FA09 FA10 FB02 FB04 FC19 FC21 5F058 BA20 BD01 BD04 BD10 BF02 BF14 BF29 BF30 BH12 BJ07
Claims (21)
- 【請求項１】 ポリシリコン及び金属を含む積層構造か
らなるゲート電極と、 シリコン酸化物系の膜とシリコン窒化膜を含む絶縁膜か
らなる前記ゲート電極を保護するための保護膜と、 を具備することを特徴とする半導体装置。 - 【請求項２】 ポリシリコン及び金属を含む積層構造か
らなるゲート電極と、 このゲート電極上に形成され、シリコン酸化物系の膜と
シリコン窒化膜を含む絶縁膜からなる前記ゲート電極を
保護するためのキャップ絶縁膜と、 を具備することを特徴とする半導体装置。 - 【請求項３】 前記キャップ絶縁膜は、前記ゲート電極
上に形成されたシリコン酸化膜と、このシリコン酸化膜
上に形成されたシリコン窒化膜とを有することを特徴と
する請求項２記載の半導体装置。 - 【請求項４】 前記キャップ絶縁膜は、前記ゲート電極
上に形成されたシリコン窒化膜と、このシリコン窒化膜
上に形成されたシリコン酸化膜と、このシリコン酸化膜
上に形成されたシリコン窒化膜とを有することを特徴と
する請求項２記載の半導体装置。 - 【請求項５】 ポリシリコン及び金属を含む積層構造か
らなるゲート電極と、 このゲート電極の側面に形成され、シリコン酸化物系の
膜とシリコン窒化膜を含む絶縁膜からなる前記ゲート電
極を保護するための側壁絶縁膜と、 を具備することを特徴とする半導体装置。 - 【請求項６】 前記側壁絶縁膜は、前記ゲート電極の側
面に形成されたシリコン酸化膜と、このシリコン酸化膜
上に形成されたシリコン窒化膜とを有することを特徴と
する請求項５記載の半導体装置。 - 【請求項７】 前記側壁絶縁膜は、前記ゲート電極の側
面に形成されたシリコン窒化膜と、このシリコン窒化膜
上に形成されたシリコン酸化膜と、このシリコン酸化膜
上に形成されたシリコン窒化膜とを有することを特徴と
する請求項５記載の半導体装置。 - 【請求項８】 ポリシリコン及び金属を含む積層構造か
らなるゲート電極と、 このゲート電極上に形成され、シリコン窒化膜を含む絶
縁膜からなるキャップ絶縁膜と、 前記ゲート電極の側面に形成され、シリコン窒化膜から
なる第１の側壁絶縁膜と、 前記キャップ絶縁膜及び第１の側壁絶縁膜を覆うように
形成されたシリコン窒化膜と、 前記ゲート電極の側面の前記シリコン窒化膜の外側に形
成され、シリコン酸化物系の膜からなる第２の側壁絶縁
膜と、 を具備することを特徴とする半導体装置。 - 【請求項９】 前記キャップ絶縁膜及び前記第１の側壁
絶縁膜と、これらキャップ絶縁膜及び第１の側壁絶縁膜
を覆うように形成されたシリコン窒化膜との間には、さ
らにシリコン酸化物系の膜が形成されることを特徴とす
る請求項８記載の半導体装置。 - 【請求項１０】 前記シリコン酸化物系の膜は、シリコ
ン酸化膜であることを特徴とする請求項１、２、５、
８、９のいずれかに記載の半導体装置。 - 【請求項１１】 前記シリコン酸化物系の膜は、ＢＰＳ
Ｇ膜あるいはＰＳＧ膜であることを特徴とする請求項
１、２、５、８のいずれかに記載の半導体装置。 - 【請求項１２】 前記金属は、タングステンであること
を特徴とする請求項１乃至１１のいずれかに記載の半導
体装置。 - 【請求項１３】 半導体基板上に形成されたゲート絶縁
膜上にポリシリコン及び金属を含むゲート電極となる積
層膜を形成する工程と、 前記積層膜上に第１のシリコン窒化膜を含む絶縁膜を形
成する工程と、 前記積層膜及び前記絶縁膜を加工してゲート電極を形成
する工程と、 前記ゲート電極が形成された半導体基板上に第２のシリ
コン窒化膜を成膜する工程と、 前記第２のシリコン窒化膜を異方性エッチングして前記
ゲート電極の側面に前記第２のシリコン窒化膜を残存さ
せる工程と、 前記第２のシリコン窒化膜が残存する半導体基板上に第
３のシリコン窒化膜を成膜する工程と、 前記第３のシリコン窒化膜上にシリコン酸化物系の膜を
成膜する工程と、 前記シリコン酸化物系の膜を異方性エッチングして前記
ゲート電極の側面に前記シリコン酸化膜を残存させる工
程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１４】 前記シリコン酸化物系の膜は、シリコ
ン酸化膜であることを特徴とする請求項１３に記載の半
導体装置の製造方法。 - 【請求項１５】 前記シリコン酸化物系の膜は、ＢＰＳ
Ｇ膜あるいはＰＳＧ膜であることを特徴とする請求項１
３に記載の半導体装置の製造方法。 - 【請求項１６】 前記第２のシリコン窒化膜を異方性エ
ッチングして前記ゲート電極の側面に前記第２のシリコ
ン窒化膜を残存させる工程は、前記第２のシリコン窒化
膜をエッチングするとともに、前記ゲート電極上に形成
された前記絶縁膜上、及び残存する前記第２のシリコン
窒化膜上に酸化膜を形成する工程であることを特徴とす
る請求項１３に記載の半導体装置の製造方法。 - 【請求項１７】 半導体基板上に形成されたゲート絶縁
膜上にポリシリコン及び金属を含むゲート電極となる積
層膜を形成する工程と、 前記積層膜上に第１のシリコン酸化膜、第１のシリコン
窒化膜の順序で積層された絶縁膜を形成する工程と、 前記積層膜及び前記絶縁膜を加工してゲート電極を形成
する工程と、 前記ゲート電極が形成された半導体基板上に第２のシリ
コン酸化膜を成膜する工程と、 前記第２のシリコン酸化膜上に第２のシリコン窒化膜を
成膜する工程と、 前記第２のシリコン窒化膜を異方性エッチングして前記
ゲート電極の側面に前記第２のシリコン窒化膜を残存さ
せる工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１８】 前記第１、第２のシリコン酸化膜を非
酸化雰囲気中で形成することを特徴とする請求項１７に
記載の半導体装置の製造方法。 - 【請求項１９】 前記第１、第２のシリコン酸化膜を高
周波（ＲＦ）スパッタ法により形成することを特徴とす
る請求項１７又は１８に記載の半導体装置の製造方法。 - 【請求項２０】 半導体基板上に形成されたゲート絶縁
膜上にポリシリコン及び金属を含むゲート電極となる積
層膜を形成する工程と、 前記積層膜上に第１のシリコン窒化膜、第１のシリコン
酸化膜、第２のシリコン窒化膜の順序で積層された絶縁
膜を形成する工程と、 前記積層膜及び前記絶縁膜を加工してゲート電極を形成
する工程と、 前記ゲート電極が形成された半導体基板上に第３のシリ
コン窒化膜を成膜する工程と、 前記第３のシリコン窒化膜を異方性エッチングして前記
ゲート電極の側面に前記第３のシリコン窒化膜を残存さ
せる工程と、 前記第３のシリコン窒化膜が残存する半導体基板上に第
２のシリコン酸化膜を成膜する工程と、 前記第２のシリコン酸化膜上に第４のシリコン窒化膜を
成膜する工程と、 前記第４のシリコン窒化膜を異方性エッチングして、前
記ゲート電極の側面の前記第２のシリコン酸化膜上に前
記第４のシリコン窒化膜を残存させる工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２１】 前記金属は、タングステンであること
を特徴とする請求項１３乃至２０のいずれかに記載の半
導体装置の製造方法。
Priority Applications (5)
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