KR100701679B1 - 에스램 소자의 트랜지스터 제조방법 - Google Patents
에스램 소자의 트랜지스터 제조방법Info
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Abstract
본 발명은 에스램 소자의 트랜지스터 제조방법에 관한 것으로, 소자 분리막이 형성된 반도체 기판을 제공하는 단계와, 상기 반도체 기판 상부에 게이트 절연막과 도핑되지 않은 실리콘막을 차례로 증착하는 단계와, 상기 도핑되지 않은 실리콘막상에 불순물 이온주입을 진행하여 도핑된 실리콘막을 형성하는 단계와, 상기 도핑된 실리콘막 상부에 금속 질화막 및 금속막을 차례로 증착하는 단계와, 상기 금속막, 금속 질화막, 도핑된 실리콘막 및 게이트 절연막을 차례로 식각하여 게이트를 형성하는 단계와, 상기 게이트가 형성된 결과물 전면상에 질화공정을 수행하는 단계 및 상기 질화공정 후의 게이트 양측면에 스페이서를 형성하는 단계를 포함함으로서, 게이트 형성시, 플라즈마 데미지를 입은 도핑된 실리콘막 및 게이트 절연막에 대한 보상을 할 수 있다.
Description
도 1a 내지 도 1e는 본 발명에 따른 에스램 소자의 트랜지스터 제조방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호설명 *
11 : 반도체 기판 12 : 소자분리막
13 : 게이트 절연막 14 : 도핑되지 않은 실리콘막
14a : 도핑된 실리콘막 15 : 텅스텐 질화막
16 : 텅스텐막 17 : 박막 질화막
18 : 스페이서 19 : 콘택홀
20 : 층간절연막 21 : 배리어 금속막
22 : 플러그 금속막
본 발명은 에스램(SRAM) 소자의 트랜지스터 제조방법에 관한 것으로, 보다 구체적으로는, 공정 단순화 및 전기적 특성을 향상시킬 수 있는 에스램 소자의 트 랜지스터 제조방법에 관한 것이다.
종래의 에스램 소자의 게이트를 형성함에 있어서, NMOS 및 PMOS 영역을 포함하는 반도체 기판 상부에 게이트 절연막, 불순물 이온주입을 통한 도핑된 폴리실리콘막 및 그 상부에 금속막, 바람직하게 텅스텐막을 형성하고, 이어서 공지된 기술에 따라 패터닝 공정을 수행하여 게이트를 형성한다.
이 때, 게이트 형성시에 데미지를 받은 도핑된 폴리실리콘막과 게이트 절연막을 보상하기 위하여 상기 텅스텐막을 산화시키지 않는 선택적 산화(Selective Oxidation) 공정을 추가하여 게이트를 형성함으로써 에스램 소자의 트랜지스터를 제조한다.
상기한 바와같이 종래의 에스램 소자의 트랜지스터 제조방법은 다음과 같은 문제점이 있다.
종래 에스램 소자의 트랜지스터 제조방법은 상기 선택적 산화공정시 900℃ 이상의 고온공정으로 진행한다. 이에, 서피스(surface) 채널 PMOS 영역을 형성하기 위한 불순물, 즉 보론 이온의 침투 및 디플리션(depletion) 현상이 발생하여 상기 게이트 절연막을 어텍(attack)하거나, 전기적 특성에 있어서 많은 문제점을 야기하고 있다.
또한, 금속배선과 워드라인의 접합부분 형성시 절연성 부산물인 텅스텐 산화막(WO3) 등의 산화물이 형성되어 접합저항 상승이 유발된다. 이를 억제하기 위해 텅 스텐 질화막(WNx)을 추가로 증착하거나 캡핑 폴리실리콘 박막을 증착하는 등 복잡한 증착과정을 거치게 되는 문제점이 있다.
이에, 본 발명은 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, 게이트 형성시 데미지를 보상할 수 있고, 전기적 특성을 향상시킬 수 있는 에스램 소자의 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 에스램 소자의 트랜지스터 제조방법은, 소자 분리막이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상부에 게이트 절연막과 도핑되지 않은 실리콘막을 차례로 증착하는 단계; 상기 도핑되지 않은 실리콘막상에 불순물 이온주입을 진행하여 도핑된 실리콘막을 형성하는 단계; 상기 도핑된 실리콘막 상부에 금속 질화막 및 금속막을 차례로 증착하는 단계; 상기 금속막, 금속 질화막, 도핑된 실리콘막 및 게이트 절연막을 차례로 식각하여 게이트를 형성하는 단계; 상기 게이트가 형성된 결과물 전면상에 질화공정을 수행하는 단계; 및 상기 질화공정 후의 게이트 양측면에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1e는 본 발명에 따른 에스램 소자의 트랜지스터 제조방법을 설명하기 위한 단면도이다.
도 1a에 도시된 바와같이, 반도체 기판(11)상에 소자분리막(12)을 형성한다. 상기 소자분리막(12)은 STI(Shallow Trench Isolation) 공정을 적용하여 상기 반도체 기판(11)상에 활성(active) 영역의 마진을 최대화 시킨다.
이어서, 상기 반도체 기판(11) 상부에 게이트 절연막(13)과 듀얼(dual) 게이트 적용을 위해 도핑되지 않은 실리콘막(14)을 차례로 적층한다.
이 때, 상기 게이트 절연막(13)은 습식산화 공정 및 열처리를 진행하여 두께 40 ~ 100Å 범위로 증착한다. 상기 습식산화 공정은 수소(H2) 및 산소(O2)를 이용하여 온도 750 ~ 800℃ 범위에서 진행하고, 상기 열처리는 질소(N2)가스 분위기에서 온도 800 ~ 950℃를 유지하면서 20 ~ 30분간 진행한다.
또한, 상기 도핑되지 않은 실리콘막(14)은 저압화학기상증착법에 의해 증착되는데, 상기 저압화학기상증착법은 온도 510 ~ 550℃를 유지하며 압력 0.1 ~ 3.0Torr 하에서 SiH4 및 SiH6 등의 실리콘 소오스 가스 중 어느 하나를 이용하여 진행한다.
이 때, 상기 도핑되지 않은 실리콘막(14)은 700Å 이상, 바람직하게는, 700 ∼ 1500Å의 두께로 증착하여, 후속 공정인 불순물 이온주입 공정시, 이온주입 범위의 마진을 확보한다.
그 다음, 도 1b에 도시된 바와같이, 상기 도핑되지 않은 실리콘막(14) 상면에 불순물 이온주입을 진행하여 도핑된 실리콘막(14a)을 형성한다.
이 때, 도시되지 않았지만, 상기 불순물 이온주입은 NMOS 및 배리드 (buried) 채널 PMOS 영역(미도시)에 대하여 N+ 이온주입을 실시하고, 서피스(surface) 채널 PMOS 영역에 대하여 P+ 이온주입을 실시한다.
이어서, 상기 도핑된 실리콘막(14a) 상부에 금속 질화막 및 금속막, 바람직하게는, 텅스텐 질화막(15) 및 텅스텐막(16)을 차례로 증착한다.
그 다음, 도 1c에 도시된 바와같이, 상기 반도체 기판(11)의 소정부분이 노출되도록 상기 텅스텐막(16), 텅스텐 질화막(15), 도핑된 실리콘막(14a) 및 게이트 절연막(13)을 차례로 식각하여 게이트를 형성한다.
이어서, 도 1d에 도시된 바와같이, 상기 게이트가 형성된 전체구조 상면에 질화공정을 실시한다.
이 때, 상기 질화공정은 동일 챔버내에 질소(N2)를 주입하고 N+ 플라즈마를 발생시켜 진행하는데, RF 파워를 100 ~ 1000와트 인가하고, 13.56MHz의 파형을 갖는 고효율성 RF 플라즈마를 이용하여 진행한다.
또한, 상기 질화공정시 플라즈마의 안정성을 확보하기 위해 공정압력 2 ~ 8mTorr 하에서 유속 10 ~ 50sccm범위로 하여 진행한다.
이러한 질화공정을 통해 반응되는 텅스텐막(16), 도핑된 실리콘막(14a) 및 게이트 절연막(13)상 각각에 텅스텐 질화막(WNx), 실리콘 질화막(SiNx) 및 산화실리콘 질화막(SiOxNy)의 박막 질화막(17)을 형성한다.
상기 박막 질화막(17)을 형성함으로써, 에스램 소자의 게이트 형성후 진행하는 종래 기술의 선택적 산화방식을 대체하여 플라즈마 데미지를 입은 도핑된 실리콘막(14a) 및 게이트 절연막(13)에 대한 보상을 할 수 있다.
또한, 상기 텅스텐막(16) 상부에 형성되는 텅스텐 질화막(WNx)은 텅스텐막(16)이 산소(O2)에 노출될 때, 급속하게 성장하는 텅스텐 산화막(WO3)의 형성을 억제할 수 있어 텅스텐막(16)의 손실을 방지할 수 있게 된다.
그 다음, 도시되지 않았지만, 상기 질화공정이 수행된 전체 구조물 상면에 스페이서용 질화막(미도시)을 형성한다. 이 때, 상기 스페이서용 질화막은 저압화학기상증착법에 의해 증착하고, 바람직하게 800Å 두께로 증착한다.
이 때, 상기 저압화학기상증착법은 600 ~ 700℃의 온도 및 1Torr 이하, 바람직하게, 0.1 ~ 1Torr의 압력 조건에서 NH3 및 DCS(SiH2Cl2) 가스를 이용하여 진행한다.
이어서, 상기 게이트를 절연하기 위해 상기 스페이서용 질화막을 등방성 식각하여 도 1e에 도시된 바와같이, 게이트 양측벽에 스페이서(18)를 형성한다.
그 다음, 상기 스페이서(18)가 형성된 전체 구조 상면에 금속배선을 위한 콘택홀(19)을 구비하는 층간절연막(20)을 증착한다.
이어서, 상기 콘택홀(19)을 구비하는 층간절연막(20) 상에 배리어 금속막(21)을 증착한다. 이 때, 상기 배리어 금속막(21)은 바람직하게 Ti/TiN막으로 형성한다.
그 다음, 상기 콘택홀(19)을 매립하도록 플러그 금속막(22), 예컨대, 텅스텐막을 형성한다.
이 때, 공지된 기술에 의해 상기 배리어 금속막(21) 및 텅스텐막을 증착한 다음, 상기 층간 절연막이 노출되도록 상기 텅스텐막 및 배리어 금속막(21)을 연마하여 플러그 금속막(22)을 형성한다.
이어서, 상기 결과물 상부에 금속 배선용 금속막(도시되지 않음)을 형성하여 에스램 소자의 금속 배선을 형성한다.
상기 설명한 바와같이, 본 발명에 따른 에스램 소자의 트랜지스터 제조방법은 다음과 같은 효과가 있다.
상기 질화공정을 통해 반응되는 텅스텐막(16), 도핑된 실리콘막(14a) 및 게이트 절연막(13)상 각각에 박막 질화막(17)을 형성한다. 이에, 에스램 소자의 게이트 형성후 진행하는 종래 기술의 선택적 산화방식을 대체하여 플라즈마 데미지를 입은 도핑된 실리콘막(14a) 및 게이트 절연막(13)에 대한 보상을 함으로써, 종래 선택적 산화 후의 복잡한 공정들을 제거할 수 있다.
또한, 상기 텅스텐막(16) 상부에 형성되는 텅스텐 질화막(WNx)은 텅스텐막(16)이 산소(O2)에 노출될 때, 급속하게 성장하는 텅스텐 산화막(WO3)의 형성을 억제할 수 있어 텅스텐막(16)의 손실을 방지할 수 있게 된다.
이에의해, 공정 단순화 및 전기적 특성을 향상시킬 수 있으며, 또한 수율 증대의 효과가 기대된다.
한편, 본 발명의 요지를 벗어나지 않는 범위내에서 다양하게 변경하여 실시할 수 있다.
Claims (19)
- 소자 분리막이 형성된 반도체 기판을 제공하는 단계;상기 반도체 기판 상부에 게이트 절연막과 도핑되지 않은 실리콘막을 차례로 증착하는 단계;상기 도핑되지 않은 실리콘막상에 불순물 이온주입을 진행하여 도핑된 실리콘막을 형성하는 단계;상기 도핑된 실리콘막 상부에 금속 질화막 및 금속막을 차례로 증착하는 단계;상기 금속막, 금속 질화막, 도핑된 실리콘막 및 게이트 절연막을 차례로 식각하여 게이트를 형성하는 단계;상기 게이트가 형성된 결과물 전면상에 질화공정을 수행하는 단계; 및상기 질화공정 후의 게이트 양측면에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 에스램 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 게이트 절연막은 습식산화 공정 및 열처리를 수행하여 형성하는 것을 특징으로 하는 에스램 소자의 트랜지스터 제조방법.
- 제 2항에 있어서,상기 습식산화 공정은 수소(H2) 및 산소(O2)를 이용하여 온도 750 ~ 800℃ 범위에서 진행하는 것을 특징으로 하는 에스램 소자의 트랜지스터 제조방법.
- 제 2항에 있어서,상기 열처리는 질소(N2)가스 분위기에서 온도 800 ~ 950℃를 유지하면서 20 ~ 30분간 진행하는 것을 특징으로 하는 에스램 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 게이트 절연막은 두께 40 ~ 100Å 범위로 증착하는 것을 특징으로 하는 에스램 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 도핑되지 않은 실리콘막은 저압화학기상증착법을 이용하여 형성하는 것을 특징으로 하는 에스램 소자의 트랜지스터 제조방법.
- 제 6항에 있어서,상기 저압화학기상증착법은 온도 510 ~ 550℃를 유지하며 압력 0.1 ~ 3.0Torr 하에서 SiH4 및 SiH6 등의 실리콘 소오스 가스 중 어느 하나를 이용하여 진행하는 것을 특징으로 하는 에스램 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 도핑되지 않은 실리콘막은 700 ∼ 1500Å의 두께로 증착하는 것을 특징으로 하는 에스램 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 질화공정은 게이트 형성후, 동일 챔버내에 질소(N2)를 주입하고 N+ 플라즈마를 발생시켜 진행하는 것을 특징으로 하는 에스램 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 질화공정을 통해 반응된 금속막, 도핑된 실리콘막 및 게이트 절연막상에 박막 질화막을 형성하는 것을 특징으로 하는 에스램 소자의 트랜지스터 제조방법.
- 제 1항 또는 제 9항에 있어서,상기 질화공정은 RF 파워를 100 ~ 1000와트 인가하고, 13.56MHz의 파형을 갖는 고효율성 RF 플라즈마를 이용하여 진행하는 것을 특징으로 하는 에스램 소자의 트랜지스터 제조방법.
- 제 9항에 있어서,상기 질화공정시 플라즈마의 안정성을 확보하기 위해 공정압력 2 ~ 8mTorr 하에서 유속 10 ~ 50sccm범위로 하여 진행하는 것을 특징으로 하는 에스램 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 금속 질화막과 금속막은 텅스텐 질화막 및 텅스텐막으로 형성하는 것을 특징으로 하는 에스램 소자의 트랜지스터 제조방법.
- 제 13항에 있어서,상기 텅스텐 질화막 및 텅스텐막은 스퍼터링 방식을 이용하여 형성하는 것을 특징으로 하는 에스램 소자의 트랜지스터 제조방법.
- 제 14항에 있어서,상기 텅스텐 질화막 형성을 위한 스퍼터링 방식은 소스가스인 텅스텐에 아르곤 및 질소가스를 흘려주어 진행하는 것을 특징으로 하는 에스램 소자의 트랜지스터 제조방법.
- 제 14항에 있어서,상기 텅스텐막 형성을 위한 스퍼터링 방식은 소스가스인 텅스텐에 아르곤 가스를 흘려주어 진행하는 것을 특징으로 하는 에스램 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 스페이서는 게이트 형성 후의 결과물 상에 스페이서용 질화막을 100 ~ 800Å 두께로 증착하고, 이를 등방성 식각하여 형성하는 것을 특징으로 하는 에스램 소자의 트랜지스터 제조방법.
- 제 17항에 있어서,상기 스페이서용 질화막은 저압화학기상증착법을 이용하여 형성하는 것을 특징으로 하는 에스램 소자의 트랜지스터 제조방법.
- 제 18항에 있어서,상기 저압화학기상증착법은 600 ~ 700℃의 온도 및 0.1 ~ 1Torr의 압력 조건에서 NH3 및 DCS(SiH2Cl2) 가스를 이용하여 진행하는 것을 특징으로 하는 에스램 소자의 트랜지스터 제조방법.
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| JP2000114522A (ja) * | 1998-10-08 | 2000-04-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR20000043217A (ko) * | 1998-12-28 | 2000-07-15 | 김영환 | 반도체소자의 트랜지스터 형성방법 |
| KR20020033851A (ko) * | 2000-10-30 | 2002-05-08 | 박종섭 | 반도체소자의 게이트전극 제조 방법 |
-
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980026871A (ko) * | 1996-10-11 | 1998-07-15 | 김광호 | 텅스텐 실리사이드층(WSi layer)의 산화 방지 방법 |
| JP2000114522A (ja) * | 1998-10-08 | 2000-04-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR20000043217A (ko) * | 1998-12-28 | 2000-07-15 | 김영환 | 반도체소자의 트랜지스터 형성방법 |
| KR20020033851A (ko) * | 2000-10-30 | 2002-05-08 | 박종섭 | 반도체소자의 게이트전극 제조 방법 |
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