KR20050067534A - 플러그이온주입을 포함하는 반도체소자의 콘택 형성 방법 - Google Patents

플러그이온주입을 포함하는 반도체소자의 콘택 형성 방법 Download PDF

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Abstract

본 발명은 콘택저항 개선을 위해 도입된 플러그이온주입시 49BF2 이온을 이용함에 따른 고온 공정의 써멀에 의한 콘택저항 증가를 방지하고, 레시듀얼 스트레스로 인한 리프레시 특성 저하를 방지하며, 에지효과에 의한 균일성 불량을 방지하는데 적합한 반도체소자의 콘택 형성 방법을 제공하기 위한 것으로, 본 발명은 p형 소스/드레인 접합에 추가로 30BF 이온을 이온주입하여 플러그이온주입을 진행하므로써 불소함유량을 줄여 리세듀얼 결함 감소 및 결함형성층을 얕게 형성하여 콘택저항을 개선하고 드레인전류 개선하고 시트저항 개선할 수 있는 효과가 있다.

Description

플러그이온주입을 포함하는 반도체소자의 콘택 형성 방법{METHOD FOR FORMING CONTACT OF SEMICONDUCTOR DEVICE INCLUDING PLUG-IMPLANTATION}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 콘택 형성 방법에 관한 것이다.
최근에 반도체 소자의 생산성 향상을 위한 높은 수율과 고집적화가 요구됨에 다라 트랜지스터의 안정적 동작을 위한 트랜지스터 특성을 확보하면서도 빠른 동작과 저전력 소모를 위한 저항 발생을 최소화하는 것이 요구되고 있다. 특히, 빠른 동작속도를 요구하는 주변영역의 트랜지스터들은 극도로 얕은 접합(ultra shallow junction)과 낮은 콘택저항이 필수적이다.
예컨대, 0.15㎛ 이하의 고집적 메모리 소자에서는 주변영역에 형성된 pMOSFET의 소스/드레인접합을 금속배선과 연결시키는 콘택홀의 크기가 0.04㎛ 이하로 매우 작아지므로 소스/드레인 접합 형성 및 콘택홀 형성후 추가 이온주입과정을 수행하여 콘택저항을 낮춘다.
이와 같은 추가 이온주입과정은 플러그 이온 주입(plug implantation) 공정이라고도 일컬으며, 일반적으로 반도체 소자의 금속 콘택 형성 공정에서 소스/드레인 접합 형성후 콘택홀을 형성하고, 금속 배선을 형성하기 전에 소스/드레인접합의 콘택 저항을 낮추기 위하여 소스/드레인 접합과 동일한 형태의 도펀트로 추가 이온 주입 공정을 실시한다. 즉, 추가 이온주입 공정후에 급속열처리법(RTA)을 진행하여 도펀트를 활성화(Activation)시키므로써 콘택저항을 낮추는 방법이다.
도 1a 및 도 1b는 종래 기술에 따른 PMOSFET의 콘택 형성 방법을 간략히 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정영역에 소자분리막인 필드산화막(12)을 형성한 후 반도체 기판(11) 내에 pMOS 영역을 정의하는 n형 웰(13)을 형성하고, 반도체 기판(11)의 선택된 영역상에 게이트절연막(14) 및 게이트전극(15)을 포함하는 게이트 구조를 공지의 방법으로 형성한다.
다음에, 반도체 기판(11) 상부에 절연층을 증착한 후, 전면식각을 진행하여 게이트전극(15)의 양측벽에 스페이서(16)를 형성한다. 그 다음, 스페이서(16) 외측의 반도체 기판(11)에 p형 도펀트, 예를들어, 붕소 이온 또는 붕소화합물이온을 주입하여 p형 소스/드레인 접합(17)을 형성한다.
그후, 반도체 기판(11) 상부에 식각배리어막(18)과 층간절연막(19)을 증착한 후, 층간절연막(19) 상에 p형 소스/드레인 접합(17)을 노출시키기 위한 콘택마스크(도시 생략)을 공지의 포토리소그래피 방식에 의하여 형성한다. 그후, 콘택마스크를 식각마스크로 층간절연막(19)과 식각배리어막(18)을 식각하여 콘택홀(20)을 형성한다. 이때, 콘택홀(20)을 형성하기 위한 식각 공정으로, p형 소스/드레인 접합(17)의 표면이 소정 부분 손상되거나 반도체 기판(11) 표면층이 손상될 수 있다.
다음으로, p형 소스/드레인 접합(17)의 손상 부위를 치유하면서 콘택저항을 확보하기 위하여 플러그 이온주입(21)을 진행하여 플러그 이온주입 영역(22)을 형성하는데, 이때 플러그 이온주입(21)은 49BF2 + 이온을 이온주입한다. 이후, 이온주입된 도펀트의 활성화를 위한 어닐링 공정, 예컨대 급속열처리 공정(RTA)을 진행한다.
그리고 나서, 도 1b에 도시된 바와 같이, 콘택마스크를 제거한 후, 노출된 p형 소스/드레인 접합(17)과 콘택되는 실리사이드막(23)과 확산방지금속막(24)을 형성한 후 금속배선(25)을 형성한다. 예를 들어 실리사이드막(23)은 티타늄막을 증착하여 반도체 기판(11)과 반응시켜 형성한 티타늄실리사이드막(Ti-silicide)이고, 확산방지금속막(24)은 티타늄나이트라이드막(TiN) 또는 티타늄막(Ti)과 티타늄나이트라이드막(TiN)의 적층막이다.
전술한 바와 같이, 종래 기술은 금속배선(25)을 형성하기 전에 p형 소스/드레인접합(17)의 콘택 저항을 낮추기 위하여 p형 소스/드레인 접합(17)과 동일한 형태의 도펀트로 플러그 이온주입(21) 공정을 실시한 후, 급속열처리법(RTA)을 진행하고 있다.
그러나, 반도체 소자가 점차 축소(shrinkage)될수록 콘택저항은 증가되는 것은 당연한 사실이고, 이는 도펀트의 활성화를 위한 어닐링 공정이 보다 높은 온도의 고온 공정을 요구하게 됨을 의미한다.
이와 같이, 고온 공정에 수반되는 활성화 어닐링을 진행하게 되는 경우, 특히 적정 온도 이상의 써멀(Thermal)을 넘게 되는 경우에는, 써멀에 의한 도펀트 활성화가 온도에 비례하여 콘택저항이 감소하지 않을뿐만 아니라 도펀트를 비활성화시켜 콘택저항을 오히려 증가시키고 드레인전류가 감소하는 역효과가 발생하는 문제가 있다.
또한, 보다 높은 써멀이 수반되는 활성화 어닐링 공정에 의해 초래되는 레시듀얼 스트레스(residual stress)가 보다 크게 유발됨에 따라 리프레시 특성을 저하시키게 되는 문제가 있다.
또한, 급속열처리(RTA) 공정에 의해 초래되는 에지효과(edge effect)로 인해웨이퍼내 트랜지스터들의 파라미터 균일성을 확보하기 어렵다. 즉, 웨이퍼내 모든 트랜지스터들은 파라미터가 웨이퍼의 중심부분은 물론 에지부분에서도 모두 균일한 특성을 가져야만 하지만, 에지효과로 인해 균일성이 불량해진다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 고온 공정의 써멀에 의한 콘택저항 증가를 방지하고, 레시듀얼 스트레스로 인한 리프레시 특성 저하를 방지하며, 에지효과에 의한 균일성 불량을 방지하는데 적합한 반도체소자의 콘택 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 콘택 형성 방법은 반도체 기판에 p형 소스/드레인접합을 형성하는 단계, 상기 반도체 기판 상에 층간절연막을 형성하는 단계, 상기 상기 층간절연막을 식각하여 상기 소스/드레인접합의 일부를 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀의 바닥에 노출된 상기 소스/드레인접합에 49BF2 이온에 비해 불소 결합수가 작은 불화붕소 이온을 이온주입하여 플러그이온주입영역을 형성하는 단계, 상기 플러그이온주입영역에 주입된 도펀트의 활성화를 위한 어닐링을 진행하는 단계, 및 상기 콘택홀을 통해 상기 소스/드레인접합과 연결되는 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한 본 발명의 반도체소자의 콘택 형성 방법은 반도체소자의 콘택 형성 방법은 반도체 기판에 p형 소스/드레인접합을 형성하는 단계, 상기 반도체 기판 상에 층간절연막을 형성하는 단계, 상기 상기 층간절연막을 식각하여 상기 소스/드레인접합의 일부를 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀의 바닥에 노출된 상기 소스/드레인접합에 30BF 이온을 이온주입하여 플러그이온주입영역을 형성하는 단계, 상기 플러그이온주입영역에 주입된 도펀트의 활성화를 위한 어닐링을 진행하는 단계, 및 상기 콘택홀을 통해 상기 소스/드레인접합과 연결되는 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체소자의 콘택 형성 방법을 도시한 공정 흐름도이다.
도 2에 도시된 바와 같이, 크게 필드산화막 형성 과정(S1), n형 웰 형성 과정(S2), 게이트절연막 및 게이트전극 형성 과정(S3), p형 소스/드레인 접합 형성 과정(S4), 콘택홀 형성 과정(S5), 30BF 이온을 이용한 플러그 이온주입 과정(S6), 활성화 열처리 과정(S7), 금속배선 형성 과정(S8)으로 이루어진다.
도 2에서, 필드산화막 형성 과정(S1)은 STI 또는 LOCOS법을 통해 이루어지고, n형 웰 형성 과정(S2)은 인(P)과 같은 n형 도펀트를 이온주입하여 이루어지고, 게이트절연막 및 게이트전극 형성 과정(S3)에서 게이트절연막은 열산화막, 질화산화막(oxynitride), 고유전막 또는 산화막/고유전막의 적층막중에서 하나를 선택하여 사용하고, 게이트전극은 폴리실리콘막, 폴리실리콘막과 실리사이드의 적층막, 폴리실리콘막과 금속막의 적층막, 실리콘게르마늄막, 실리콘게르마늄막과 금속막의 적층막 또는 금속막중에서 하나를 선택하여 사용한다.
그리고, p형 소스/드레인 접합 형성 과정(S4)은, 49BF2 이온 또는 11B 이온을 주입하여 p형 소스/드레인접합을 형성하는 것이며, 콘택홀 형성 과정(S5)은 층간절연막을 식각하여 p형 소스/드레인 접합의 일부를 노출시키는 과정이다.
그리고, 30BF 이온을 이용한 플러그 이온주입 과정(S6)은 노출된 p형 소스/드레인 접합에 30BF 이온을 이온주입하는 과정이다.
그리고, 활성화 어닐링 과정(S7)은 플러그이온주입과정후 도펀트를 전기적으로 활성화시키기 위한 어닐링 과정으로서 어닐링중에 플러그이온주입과정시 주입된 불소(F) 이온 중 40% 이상이 외부로 방출되는 효과도 얻는다.
마지막으로, 금속배선 형성 과정(S8)은 p형 소스/드레인 접합에 연결되는 금속배선을 형성하는 과정으로서, 확산방지금속막 상부에 알루미늄, 알루미늄합금, 텅스텐, 구리 또는 구리합금을 증착한 후 패터닝하여 형성한다.
도 2에서 콘택홀 형성후 진행되는 플러그이온주입과정(S6)시 적용하는 30BF 이온은 BF3 가스를 이용하여 이온빔 추출시 이온 질량분류기에서 질량 '30'의 이온을 선택하여 추출된 불화붕소 이온으로서, 49BF2 이온에 비해 불소 결합수가 1/2인 이온이다. 그리고, 30BF 이온은 동일한 이온 주입량에서 49BF2 이온에 비해 불소 이온 주입량이 1/2에 불과하여 과도한 불소 주입으로 인해 후속 어닐링 공정후에 잔류하는 불소 버블(Fluorine bubble) 및 불소화합물의 석출물(precipitates) 등의 발생을 억제한다.
따라서, 30BF 이온의 이온주입을 통해 낮은 불소 이온을 함유한 소스/드레인 접합 또는 콘택 형성이 가능하고, 이로 인해 고농도의 불소 함유로 인한 실리사이드막 형성 방해 및 그로 인한 콘택저항의 불균일화를 방지한다.
도 3a 내지 도 3d는 도 2에 따른 반도체 소자의 콘택 형성 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31)의 소정 영역에 STI(Shallow Trench Isolation)법 또는 LOCOS(Local oxidation of silicon)법을 이용하여 소자분리막인 필드산화막(32)을 형성한다.
다음에, 반도체 기판(31)에 인(Phosphorous; P)과 같은 n형 도펀트를 이온주입하여 n형 웰(33)을 형성한 후, 반도체 기판(31)상에 게이트절연막(34)과 게이트전극(35)을 형성한다.
이때, 게이트절연막(34)으로는 열산화막, 질화산화막(oxynitride), 고유전막 또는 산화막/고유전막의 적층막중에서 하나를 선택하여 사용한다. 그리고, 게이트전극(35)은 폴리실리콘막, 폴리실리콘막과 실리사이드의 적층막, 폴리실리콘막과 금속막의 적층막, 실리콘게르마늄막, 실리콘게르마늄막과 금속막의 적층막 또는 금속막중에서 하나를 선택하여 사용하며, 실리콘질화막과 같은 하드마스크(hard mask)를 최상부에 포함할 수 있다.
그리고, 반도체 기판(31) 상부에 절연층을 증착한 후, 전면식각을 진행하여 게이트전극(35)의 양측벽에 스페이서(36)를 형성한다. 이때, 스페이서(36)를 형성하는 절연층은 실리콘질화막, 실리콘산화막 또는 실리콘질화막과 실리콘산화막의 조합을 이용한다.
그 다음, 스페이서(36) 외측의 반도체 기판(31)에 p형 도펀트, 예를들어, 49BF2 이온 또는 11B 이온을 주입하여 p형 소스/드레인 접합(37)을 형성한다.
다음으로, 반도체 기판(31) 상부에 식각배리어막(38)과 층간절연막(39)을 증착한다. 이때, 식각배리어막(38)은 실리콘질화막이며, 층간절연막(39)은 실리콘산화막 또는 실리콘질화막 상부에 갭필(Gapfill)용 BPSG(Boro Phospho Silicate Glass), HDP CVD(High Density Plasma Chemical Vapor Deposition)막 또는 저유전율막 등이 적층된 막이다.
다음에, 층간절연막(39) 상에 p형 소스/드레인접합(37)을 노출시키기 위한 콘택마스크(도시 생략)을 공지의 포토리소그래피 방식에 의하여 형성한 후, 콘택마스크를 식각마스크로 층간절연막(39)과 식각배리어막(38)을 순차적으로 식각하여 콘택홀(40)을 형성한다. 이때, 콘택홀(40)을 형성하기 위한 식각 공정으로 p형 소스/드레인 접합(37)의 표면은 소정 부분 손상될 수 있다.
도 3b에 도시된 바와 같이, p형 소스/드레인 접합(37)의 손상 부위를 치유하면서 콘택저항을 확보하기 위하여 플러그 이온주입(41)을 진행하는데, p형 소스/드레인 접합(37)에 30BF 이온을 1×1015ions/cm2∼5×1015ions/cm 2의 주입량으로 주입하여 p형 소스/드레인 접합(37)의 표면을 비정질화시킨다. 즉, p형 소스/드레인 접합(37)내에 플러그 이온주입 영역(42)을 형성한다. 그리고, 플러그이온주입시 틸트(tilt)를 0∼60°로 주면서 0°∼90°방향범위에서 0∼4회 로테이션(rotation)하면서 실시한다.
이때, 플러그이온주입(41)시 사용하는 30BF 이온은 49BF2 이온에 비해 불소 결합수가 1/2이므로 동일한 이온주입량에서 49BF2 이온 주입법에 비해 불소 이온 주입량이 1/2에 불과하다. 따라서, 30BF 이온을 주입하여 형성된 플러그 이온주입 영역(42)은 불소 함유량이 적고 얕은 접합(shallow junction)을 이룬다.
또한, 30BF 이온은 40BF 이온에 대비하여 이온주입에너지를 30/49만큼 감소시켜도 40BF 이온주입시와 동일한 Rp(projection of range)을 형성할 수 있다.
도 3c에 도시된 바와 같이, 콘택마스크를 제거한 후, 플러그 이온주입 영역(42)에 주입된 도펀트를 전기적으로 활성화시키기 위한 어닐링(annealing)을 진행한다.
이때, 활성화 어닐링은 실리콘의 용융점인 1414℃보다 낮으면서 플러그 이온주입 영역(42)에 주입된 도펀트를 활성화시키는 온도, 예컨대 650℃∼800℃의 범위에서 진행한다. 이와 같은 어닐링중에 플러그 이온주입 영역(42)내에 주입된 불소(F) 중 40% 이상이 외부로 방출되며, 이로써 후속 실리사이드막 형성시 불소(F) 화합물의 방해를 받지 않으므로 콘택저항이 균일해진다.
결국, 어닐링을 통해 활성화된 플러그 이온주입 영역(42a)은 이온주입된 도펀트들과 실리콘이 안정된 결합을 형성하면서 전기적으로 활성화된 p+ 도핑층으로 개질된다. 즉, 어닐링중에 불소가 방출되고 붕소(B)와 실리콘(Si)이 안정된 결합을 이룬다.
상기한 활성화 어닐링은 급속열처리법(Rapid Thermal Annealing)을 이용하되, 퍼지가스로 질소가스를 1slm∼25slm의 유량으로 흘려주며, 히팅률(heating rate)을 10℃/초∼100℃/초로 한다.
도 3d에 도시된 바와 같이, 콘택홀(40)을 포함한 층간절연막(39) 상에 실리사이드 형성용 금속막(43)과 확산방지금속막(44)을 차례로 증착한 후, 플러그 이온주입 영역(42a)의 실리콘 원자와 실리사이드 형성용 금속막(43)을 이루는 구성물의 반응을 유도하여 실리사이드막(45)을 형성한다.
여기서, 실리사이드 형성용 금속막(43)으로는 공지된 바와 같이 티타늄막(Ti), 티타늄실리콘막(TiSix), 코발트막(Co), 니켈막(Ni) 또는 백금막(Pt)을 이용하고, 금속배선과 p형 소스/드레인 접합(37)간 상호반응을 방지하는 확산방지금속막(44)으로는 티타늄나이트라이드막(TiN) 또는 텅스텐나이트라이드막(WN)을 이용한다.
예컨대, 실리사이드 형성용 금속막(43)으로 티타늄막(Ti)을 이용하고 확산방지금속막(44)으로 티타늄나이트라이드막(TiN)을 이용하는 경우, 실리사이드막(45)의 형성은 650℃∼900℃에서 급속열처리(Rapid Thermal Process; RTP)를 실시하므로써 가능하다. 이러한 급속열처리(RTP) 과정중에 플러그 이온주입 영역(42a)을 이루는 실리콘원자와 실리사이드 형성용 금속막(43)인 티타늄막의 티타늄이 반응하여 티타늄실리사이드막(Ti-silicide)을 형성하는 것이다. 이와 같은 실리사이드막(45)은 잘 알려진 바와 같이 콘택저항 감소를 목적으로 사용하는 오믹콘택(ohmic contact) 형성을 용이하게 하는 역할을 한다.
한편, 티타늄나이트라이드막(TiN)은 확산방지금속막(44)의 역할을 수행함과 동시에 티타늄막(Ti)이 대기 중에 노출되는 것을 방지하여 장기간 노출에 따른 자연 산화막의 형성 및 오염원의 발생으로부터 티타늄막(Ti)을 보호하는 역할도 한다.
실리사이드막(45) 형성후, 확산방지금속막(44) 상부에 알루미늄(Al), 알루미늄합금, 텅스텐(W), 구리(Cu) 또는 구리합금 등의 금속막을 증착한 후, 금속배선을 형성하기 위한 패터닝 과정을 통해 금속배선(46)을 형성한다. 이때, 패터닝과정시 층간절연막(39)상에 형성된 확산방지금속막(44)과 실리사이드 형성용 금속막(43)막도 동시에 패터닝된다.
전술한 실시예에서, p형 소스/드레인 접합(37)은 49BF2 이온 또는 11B 이온을 주입하여 형성하고, 플러그 이온주입 영역(42)은 30BF 이온을 주입하여 형성하고 있다.
도 4a는 49BF2 이온과 30BF 이온을 플러그이온주입한 후의 불소농도프로파일을 도시한 도면이고, 도 4b는 49BF2 이온과 30BF 이온을 플러그이온주입한 후 활성화 어닐링을 진행한후의 불소농도프로파일을 도시한 도면이다.
도 4a에서, 커브C1은 플러그이온주입시 도펀트로 49BF2 이온을 이온주입한후의 불소농도프로파일을 나타낸 것이고, 커브C2는 플러그이온주입시 도펀트로 30BF 이온을 이온주입한 후의 불소농도프로파일을 나타낸 것이다. 여기서, C1의 결과는 49BF2 이온을 2.5E15 도즈량과 15KeV의 이온주입에너지로 주입하여 측정한 것이고, C2는 30BF 이온을 2.5E15 도즈량과 7.3KeV의 이온주입에너지로 주입하여 측정한 것이다. 이때, 30BF 이온주입시 이온주입에너지를 7.3KeV로 낮춘 이유는 49BF2 이온주입과 동일한 Rp(projection of range)를 갖도록 하기 위한 것으로, 이로써 동일한 붕소량을 주입할 수 있다.
도 4a를 참조하면, 플러그이온주입시에 30BF 이온을 주입했을 경우가 49BF2 이온을 주입했을 경우보다 불소농도가 동일 깊이에서 더 작게 분포하는 것을 알 수 있다.
도 4b에서, 커브 C11, C21는 각각 1000℃에서 활성화 어닐링을 진행한후의 불소농도프로파일을 나타낸 것으로, 두가지 모두 불소의 제1피크(P11,P12)와 제2피크(P21, P22)를 갖는다. 이때, 커브 C11에서 제1피크(P11)는 10nm 깊이에 위치하고 제2피크(P12)는 20nm 깊이에 위치하며, 커브 C21에서 제1피크(P21)는 17nm 깊이에 위치하고, 제2피크(P22)는 28nm 깊이에 위치한다.
도 4b를 참조하면, 30BF 이온을 이온주입한후 1000℃에서 활성화 어닐링을 진행하면, 제2피크(P12)의 위치가 기판 표면쪽으로 이동하고 있음을 알 수 있다. 즉, 49BF2이온을 주입한 경우의 불소의 제2피크(P22)가 28nm 부근에서 위치하는데 반해 30BF이온을 이온주입한 경우에는 불소의 제2피크(P12)가 20nm 부근에 위치하고 있다.
이와 같이 30BF이온을 이온주입한 경우에 불소의 제2피크(P12)가 기판 표면쪽으로 이동하게 되면 그만큼 레시듀얼 결함 형성층의 두께가 더욱 얕아지는 것이다. 이는 후속 실리사이드 형성을 용이하게 하여 콘택저항을 개선하는 효과가 있다.
도 5는 플러그이온주입시 30BF 이온을 이용함에 따른 콘택저항 분포를 도시한 도면이다. 도 5에 도시된 바와 같이, 49BF2 이온을 주입하던 것에 비해 면적당 600Ω 정도 콘택저항이 감소하고 있음을 알 수 있다. 즉, 동일한 Rp로 이온주입을 진행했을 경우에는 27% 정도의 콘택저항 낮춤 효과를 얻을 수 있다.
도 6은 플러그이온주입시 30BF 이온을 이용함에 따른 드레인전류(Ids) 특성을 보여주는 도면으로서, 49BF2 이온을 주입하던 것에 비해 10㎂ 정도 드레인전류가 증가함을 알 수 있다.
도 7은 플러그이온주입시 30BF 이온을 이용함에 따른 시트저항(Rs) 특성을 보여주는 도면으로서, 49BF2 이온을 주입하던 것에 비해 개당 25Ω 정도 시트저항이 감소하고 있음을 알 수 있다. 즉, 동일한 Rp로 이온주입을 진행했을 경우에는 7% 정도의 시트저항 낮춤 효과를 얻을 수 있다.
전술한 도 5 내지 도 7의 결과들로부터 본 발명은 플러그이온주입공정시 도펀트로 30BF 이온을 사용하여 49BF2 이온주입시와 동일한 붕소량을 갖도록 하고, 분자량 감소분만큼 동일 Rp를 형성하도록 이온주입에너지를 낮추므로써 플러그이온주입영역내 불소량을 줄여 레시듀얼 결함을 감소시킬 수 있다. 또한, 낮은 이온주입에너지를 적용함에 따라 불소의 제2피크를 기판쪽으로 이동하도록 형성하여 레시듀얼 결함이 형성되는 층을 보다 얕게 형성하고 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 플러그이온주입시 30BF 이온을 주입하므로써 불소함유량을 줄여 리세듀얼 결함 감소 및 결함형성층을 얕게 형성하여 콘택저항을 개선하고 드레인전류 개선하고 시트저항 개선할 수 있는 효과가 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 콘택 형성 방법을 간략히 도시한 공정 단면도,
도 2는 본 발명의 실시예에 따른 반도체소자의 콘택 형성 방법을 도시한 공정 흐름도,
도 3a 내지 도 3d는 도 2에 따른 반도체 소자의 콘택 형성 방법을 도시한 공정 단면도,
도 4a는 49BF2 이온과 30BF 이온을 플러그이온주입한 후의 불소농도프로파일을 도시한 도면,
도 4b는 49BF2 이온과 30BF 이온을 플러그이온주입한 후 활성화 어닐링을 진행한후의 불소농도프로파일을 도시한 도면,
도 5는 플러그이온주입시 30BF 이온을 이용함에 따른 콘택저항 분포를 도시한 도면,
도 6은 플러그이온주입시 30BF 이온을 이용함에 따른 드레인전류(Ids) 특성을 보여주는 도면,
도 7은 플러그이온주입시 30BF 이온을 이용함에 따른 시트저항(Rs) 특성을 보여주는 도면.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 필드산화막
33 : n형 웰 34 : 게이트절연막
35 : 게이트전극 36 : 스페이서
37 : p형 소스/드레인 접합 38 : 식각배리어막
39 : 층간절연막 40 : 콘택홀
41 : 플러그 이온주입 42 : 플러그이온주입영역
43 : 실리사이드 형성용 금속막 44 : 확산방지금속막
45 : 실리사이드막 46 : 금속배선

Claims (9)

  1. 반도체 기판에 p형 소스/드레인접합을 형성하는 단계;
    상기 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 상기 층간절연막을 식각하여 상기 소스/드레인접합의 일부를 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀의 바닥에 노출된 상기 소스/드레인접합에 49BF2 이온에 비해 불소 결합수가 작은 불화붕소 이온을 이온주입하여 플러그이온주입영역을 형성하는 단계;
    상기 플러그이온주입영역에 주입된 도펀트의 활성화를 위한 어닐링을 진행하는 단계; 및
    상기 콘택홀을 통해 상기 소스/드레인접합과 연결되는 콘택을 형성하는 단계
    를 포함하는 반도체소자의 콘택 형성 방법.
  2. 제1항에 있어서,
    상기 플러그이온주입영역을 형성하는 단계에서,
    49BF2 이온에 비해 불소 결합수가 작은 불화붕소 이온은 질량수가 30인 30 BF 이온인 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  3. 제2항에 있어서,
    상기 30BF 이온은 상기 49BF2 이온 대비 도즈량을 100%∼150%로 조절하여 이온주입하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  4. 제2항에 있어서,
    상기 30BF 이온은, 상기 40BF2 이온의 에너지 대비 30/49 비율로 감소시킨 이온주입에너지로 이온주입하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  5. 제1항에 있어서,
    상기 활성화를 위한 어닐링은,
    급속열처리법을 이용하여 600℃∼800℃의 온도에서 진행하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  6. 반도체 기판에 p형 소스/드레인접합을 형성하는 단계;
    상기 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 상기 층간절연막을 식각하여 상기 소스/드레인접합의 일부를 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀의 바닥에 노출된 상기 소스/드레인접합에 30BF 이온을 이온주입하여 플러그이온주입영역을 형성하는 단계;
    상기 플러그이온주입영역에 주입된 도펀트의 활성화를 위한 어닐링을 진행하는 단계; 및
    상기 콘택홀을 통해 상기 소스/드레인접합과 연결되는 콘택을 형성하는 단계
    를 포함하는 반도체소자의 콘택 형성 방법.
  7. 제5항에 있어서,
    상기 플러그이온주입영역을 형성하는 단계에서,
    상기 30BF 이온은 1×1015ions/cm2∼5×1015ions/cm2 의 도즈량으로 이루어짐을 특징으로 하는 반도체소자의 콘택 형성 방법.
  8. 제5항에 있어서,
    상기 활성화를 위한 어닐링은,
    급속열처리법을 이용하여 600℃∼800℃의 온도에서 진행하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  9. 제7항에 있어서,
    상기 급속열처리법을 이용한 활성화 어닐링은,
    퍼지가스로 질소가스를 1slm∼25slm의 유량으로 흘려주며, 히팅률을 10℃/초∼100℃/초로 하여 진행하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
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