KR101051807B1 - 반도체 소자의 실리사이드층 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 실리사이드층 형성 방법에 관한 것으로, 접합부를 포함하는 반도체 기판 상에 금속층을 형성하고, 이온주입 공정으로 금속층에 소정의 이온을 주입하여 금속층에 포함된 금속 성분의 확산 속도를 조절한 상태에서 실리사이드층을 형성하기 위한 열처리 공정을 실시함으로써, 금속 확산 깊이의 차이를 최소화하여 실리사이드층을 균일한 두께로 형성하고 누설 전류 발생 및 후속 열공정에 의한 면저항 증가를 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
실리사이드층, 두께, 확산속도, 이온주입, 계면 평탄화
Description
도 1은 종래 기술에 따른 반도체 소자의 실리사이드층 형성 과정을 설명하기 위한 소자의 단면도이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 실리사이드층 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 102, 206 : 금속층
102a, 206a : 금속 성분 103 : 금속 성분 확산
104, 209 : 실리사이드층 202 : 게이트 산화막
105, 209a : 실리사이드층 및 반도체 기판의 계면
203 : 게이트 204 : 절연막 스페이서
205 : 소오스/드레인 207 : 캡핑층
208 : 확산 억제 이온
본 발명은 반도체 소자의 실리사이드층 형성 방법에 관한 것으로, 특히 실리사이드층을 균일한 두께로 형성하기 위한 반도체 소자의 실리사이드층 형성 방법에 관한 것이다.
디자인 룰이 낮아지고 소자의 집적도가 증가함에 따라 모든 소자의 선폭이 줄어들고, 트랜지스터의 경우에는 접합 면적이 감소하여 저항 성분이 증가하게 된다. 이로 인하여, 소자의 동작 속도를 포함한 전기적 특성이 저하되는데, 이를 방지하기 위하여 자기 정렬식 실리사이드(Self-Aligned Silicide) 공정으로 접합부에 실리사이드층을 형성한다.
종래의 기술에 따른 자기 정렬식 실리사이드 공정을 설명하면 다음과 같다.
자기 정렬식 실리사이드 공정은 금속층 형성 단계와, 1차 열처리 단계와, 미반응 금속층 제거 단계 및, 2차 열처리 단계를 통해 형성한다. 자기 정렬식 실리사이드 공정을 단계별로 좀더 상세하게 설명하면 다음과 같다.
먼저, 금속층 형성 단계에서는 폴리실리콘층 또는 소오스/드레인 영역과 같은 접합부가 형성된 반도체 기판 상에 금속층을 형성한다. 1차 열처리 단계에서는 접합부에 포함된 실리콘 성분과 금속층의 금속 성분을 반응시켜 실리사이드층을 형성한다. 이때, 실리사이드층은 저항이 높은 모노 실리사이드(Mono silicide)의 형 태로 형성된다. 한편, 실리사이드층을 형성하는 과정에서 산소가 침투하거나 금속 성분의 이상반응을 방지하기 위하여, 금속층 상에 TiN과 같은 물질로 이루어진 캡핑층을 형성한 상태에서 1차 열처리 공정을 실시할 수도 있다. 미반응 금속층 제거 단계에서는, 소자 분리 영역이나 절연막이 형성된 영역에서 반응하지 않고 그대로 잔류하는 금속층을 제거한다. 2차 열처리 단계에서는 모노 실리사이드 형태의 실리사이드층을 저항이 낮은 다이 실리사이드(Di-silicide) 형태의 실리사이드층으로 변화시키기 위하여 다시 한번 열처리를 실시한다.
최근에는, 금속층을 코발트 금속층으로 사용하여 코발트 실리사이드층을 형성하는데, 코발트는 확산 속토가 높기 때문에 접합 영역으로 빠르게 확산되어 Co-Si 결합 반응이 급속하게 이루어진다.
도 1은 종래 기술에 따른 반도체 소자의 실리사이드층 형성 과정을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(101) 상에 금속층(102)이 형성된 상태에서 1차 열처리 공정을 실시하면, 금속층(102)에 포함된 금속 성분(102a)이 반도체 기판(101)의 접합 영역으로 확산(103)되면서 접합 영역의 실리콘 성분과 금성 성분이 반응하여 실리사이드층(104)이 형성된다. 이때, 금속층(102)이 코발트로 이루어진 경우, 코발트가 빠르게 확산되면서 코발트와 실리콘의 결합 반응이 급속하게 이루어진다. 이렇게 결합 반응이 이루어지는 과정에서, 접합 영역에 따른 코발트 확산 속도의 차이에 의해 실리사이드층(104)이 불균일한 두께로 형성된다. 좀 더 상세하게 설명하면, 코발트의 확산 속도가 빠르기 때문에, 확산 속도의 차이가 조금 만 발생되더라도 확산 깊이의 차이가 크게 발생된다. 따라서, 확산 깊이의 차이에 의해 실리사이드층(104)의 두께가 불균일해지고, 실리사이드층(104)과 반도체 기판(101)의 계면에 대한 평탄화 정도가 열악해진다.
이러한 현상은 접합 영역의 누설 전류(Junction leakage current) 특성을 저하시키고, 후속 열공정에 의해 면저항(Sheet of resistance) 특성이 저하(Degradation)될 수 있다. 이로 인해, 고속 논리 소자(High speed logic device)의 RC 지연을 증가시켜 소자의 동작 속도와 전기적 특성이 저하되는 문제점이 발생될 수 있다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 실리사이드층 형성 방법은 접합부를 포함하는 반도체 기판 상에 금속층을 형성하고, 이온주입 공정으로 금속층에 소정의 이온을 주입하여 금속층에 포함된 금속 성분의 확산 속도를 조절한 상태에서 실리사이드층을 형성하기 위한 열처리 공정을 실시함으로써, 금속 확산 깊이의 차이를 최소화하여 실리사이드층을 균일한 두께로 형성하고 누설 전류 발생 및 후속 열공정에 의한 면저항 증가를 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자의 실리사이드층 형성 방법은 실리콘 성분을 포함하는 접합 영역이 정의된 반도체 기판이 제공되는 단계와, 반도체 기판 상에 금속층을 형성하는 단계와, 금속층에 포함된 금속 성분의 확산 속도를 제어하기 위하여, 이온주입 공정으로 금속층에 확산 억제 이온을 주입하는 단계, 및 열처리 공정으로 실리콘 성분과 금속 성분을 반응시켜 접합 영역 상에 실리사이드층을 형성하는 단계를 포함한다.
상기에서, 금속층은 티타늄, 코발트 또는 니켈로 형성될 수 있으며, 상온 내지 550℃의 온도와 1E-7Torr 내지 1E-8Torr의 압력에서 압력을 1E-2Torr 내지 1E-4Torr로 변경한 상태에서 DC 스퍼터, RF 스퍼터 또는 CVD법으로 형성될 수 있다.
금속층을 형성한 후 확산 억제 이온을 주입하기 전에, 열처리 공정 시 산소의 유입이나 이상 산화를 방지하기 위하여 금속층 상에 캡핑층을 형성하는 단계를 더 포함할 수 있다. 캡핑층은 TiN으로 형성될 수 있으며, 상온 내지 400℃의 온도와 1E-7Torr 내지 1E-8Torr의 압력에서 압력을 1E-2Torr 내지 1E-4Torr로 변경한 상태에서 DC 스퍼터, RF 스퍼터 또는 CVD법으로 형성될 수 있다.
확산 억제 이온은 플라즈마 이머젼 방식으로 주입될 수 있으며, 확산 억제 이온의 이온주입 Rp값은 확산 억제 이온이 금속층에 균일하게 주입되도록 10Å 내지 500Å으로 설정하고, 이온주입 Rp의 변화값은 5Å 내지 100Å으로 설정할 수 있다. 확산 억제 이온의 이온주입 에너지가 5KeV 내지 100KeV로 설정될 수 있다.
이러한 확산 억제 이온이 질소가 될 수 있으며, 확산 억제 이온의 주입량은 1E13atoms/cm2 내지 1E16atoms/cm2이 될 수 있다.
열처리 공정은 불활성 가스 분위기에서 430℃ 내지 530℃의 온도로 10초 내지 60초 동안 실시될 수 있다. 한편, 열처리 공정을 실시한 후, 실리사이드층의 저항값을 낮추고 막질을 향상시키기 위하여 후속 열처리 공정을 실시하는 단계를 더 포함할 수 있다. 후속 열처리 공정은 불활성 가스 분위기에서 650℃ 내지 800℃의 온도로 5초 내지 30초 동안 실시될 수 있다.
불활성 가스로 N2, Ar, He 또는 H2 가스가 사용될 수 있으며, 불활성 가스의 공급 유량은 10sccm 내지 1000sccm으로 설정될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 실리사이드층 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a를 참조하면, 접합부가 형성된 반도체 기판(201)이 제공된다. 반도체 기판(201)에는 트랜지스터와 같은 반도체 소자가 형성될 수 있다. 트랜지스터는 게이트 산화막(202), 게이트(203), 절연막 스페이서(204) 및 LDD 구조의 소오스/드레인(205)을 포함하여 이루어지며, 이 경우 접합부는 게이트(203)와 소오스/드레인(205)이 된다.
도 2b를 참조하면, 실리사이드층을 형성하기 위하여 전체 상부에 금속층(206)을 형성한다. 이때, 금속층(206)은 티타늄, 코발트 또는 니켈을 70Å 내지 150Å의 두께로 증착하여 형성할 수 있으며, 코발트를 이용하여 형성하는 것이 바람직하다. 좀 더 구체적으로는, 금속층(206)을 형성하기 전에 상온 내지 550℃의 온도와 1E-7Torr 내지 1E-8Torr의 압력을 유지하고, 압력을 1E-2Torr 내지 1E-4Torr로 변경한 상태에서 DC 스퍼터(DC Sputter), RF 스퍼터(RF Sputter) 또는 CVD법으로 금속층(206)을 형성할 수 있다.
한편, 후속 공정으로 실리사이드층을 형성하기 위하여 열처리를 실시하는 과정에서 실리사이드층으로 산소가 유입되거나 이상산화가 발생되는 것을 방지하기 위하여, 금속층(206) 상에 캡핑층(Capping layer; 207)을 추가로 형성할 수 있다. 캡핑층(207)은 TiN으로 형성할 수 있으며, 100 내지 500Å의 두께로 형성할 수 있다. 좀 더 구체적으로는, 상온 내지 400℃의 온도와 1E-7Torr 내지 1E-8Torr의 압력을 유지하고, 압력을 1E-2Torr 내지 1E-4Torr로 변경한 상태에서 DC 스퍼터(DC Sputter), RF 스퍼터(RF Sputter) 또는 CVD법으로 캡핑층(207)을 형성할 수 있다.
도 2c를 참조하면, 실리사이드층을 형성하기 위한 열처리 공정 시 금속층(206)에 포함된 금속 성분의 확산 속도를 제어하기 위하여 이온 주입 공정으로 금속층(206)에 소정의 이온을 주입한다. 이때, 확산 속도를 제어하기 위한 이온으로 질소(Nitrogen)를 주입할 수 있으며, 이온 주입으로 금속층(206)을 비정질화시키는 방법으로 금속 성분의 확산 속도를 제어할 수 있다. 한편, 이온주입 방식은 통상의 이온 주입 방식이나 플라즈마 이머젼(Plasma Immersion) 방식으로 진행될 수 있다.
좀 더 구체적으로는, 5KeV 내지 100KeV의 이온주입 에너지로 1E13atoms/cm2 내지 1E16atoms/cm2의 이온을 주입할 수 있으며, 이온주입 Rp(Projection range)은 이온이 캡핑층(207)을 통과하여 금속층(206)에 균일하게 주입될 수 있도록 설정하는 것이 바람직하며, 10Å 내지 500Å으로 설정할 수 있다. 그리고, 이온주입 Rp의 변화값은 5Å 내지 100Å이 되도록 설정하는 것이 바람직하다.
도 2d를 참조하면, 이온주입 공정에서 의해 금속 성분의 확산을 억제할 확산 억제 이온(208)이 금속층(206)에 주입된다.
도 2e를 참조하면, 실리사이드층(209)을 형성하기 위하여 1차 열처리 공정을 실시한다. 1차 열처리 공정은 불활성 가스 분위기에서 430℃ 내지 530℃의 온도로 10초 내지 60초 동안 실시할 수 있다. 이때, 불활성 가스로는 N2, Ar, He 또는 H2 가스를 사용할 수 있으며, 공급 유량은 10sccm 내지 1000sccm으로 설정할 수 있다.
1차 열처리 공정을 실시하면, 금속층(206)에 포함된 금속 성분(206a)들이 반도체 기판(201) 쪽으로 확산되면서, 소오스/드레인(205)이나 게이트(203)의 실리콘 성분과 반응하면서 실리사이드층(209)이 형성되기 시작한다. 금속 성분(206a)은 절연막 스페이서(203)로도 확산되지만, 확산량이 적고 실리콘 성분과의 반응도 발생되지 않기 때문에, 절연막 스페이서(203)가 형성된 영역에는 실리사이드층이 형성되지 않는다.
이때, 금속층(206)에 주입된 확산 억제 이온(208)들에 의해 금속 성분(206a)들의 확산 속도가 낮아진다. 따라서, 부분적으로 금속 성분(206a)의 확산 속도 차이가 발생되더라도, 그 차이는 최소화된다. 이로 인하여, 실리사이드층(209)의 두께가 균일해지면서 실리사이드층(209)과 반도체 기판의 계면(209a)도 평탄해진다.
한편, 1차 열처리 공정 시, 금속층(206) 상에 형성된 캡핑층(207)에 의하여 실리사이드층(209)으로 산소가 유입되거나 이상산화가 발생되는 것을 방지할 수 있다.
도 2f를 참조하면, 1차 열처리 공정에 의해 형성된 실리사이드층(209)은 저항이 높은 모노 실리사이드의 형태로 형성된다. 이렇게 저항이 높은 실리사이드층(209)의 저항값을 낮추고 막질을 향상시키기 위하여, 2차 열처리 공정으로 모노 실리사이드 형태의 실리사이드층을 저항이 낮은 다이 실리사이드 형태의 실리사이드층(209)으로 형성한다. 2차 열처리 공정은 불활성 가스 분위기에서 650℃ 내지 800℃의 온도로 5초 내지 30초 동안 실시할 수 있다. 이때, 불활성 가스로 는 N2, Ar, He 또는 H2 가스를 사용할 수 있으며, 공급 유량은 10sccm 내지 1000sccm으로 설정할 수 있다.
한편, 금속층(206)을 니켈로 형성하는 경우에는 1차 열처리 공정만으로도 저항값이 낮은 실리사이드층을 형성할 수 있기 때문에, 2차 열처리 공정을 생략할 수 있다. 그리고, 캡핑층(도 2e의 207)은 1차 열처리 공정을 실시한 후 제거할 수 있으며, 2차 열처리 공정까지 완료한 후 제거할 수도 있다.
이로써, 게이트(203) 또는 소오스/드레인(205)과 같은 접합 영역 상에만 자기 정렬 식으로 균일한 두께의 실리사이드층(209)을 형성할 수 있다.
상술한 바와 같이, 본 발명은 접합부를 포함하는 반도체 기판 상에 금속층을 형성하고, 이온주입 공정으로 금속층에 소정의 이온을 주입하여 금속층에 포함된 금속 성분의 확산 속도를 조절한 상태에서 실리사이드층을 형성하기 위한 열처리 공정을 실시함으로써, 금속 확산 깊이의 차이를 최소화하여 실리사이드층을 균일한 두께로 형성하고 누설 전류 발생 및 후속 열공정에 의한 면저항 증가를 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
Claims (16)
- 실리콘 성분을 포함하는 접합 영역과 게이트가 형성되고, 상기 게이트의 측벽에 절연막 스페이서가 형성된 반도체 기판이 제공되는 단계;상기 반도체 기판 상에 금속층을 형성하는 단계;이온주입 공정으로 상기 금속층에 확산 억제 이온을 주입하는 단계; 및열처리 공정으로 상기 금속층에 포함된 금속 성분을 상기 실리콘 성분이 포함된 접합 영역과 게이트로 확산시켜 상기 접합 영역 및 상기 게이트 상에 실리사이드층을 형성하는 단계;를 포함하며,상기 확산 억제 이온은,상기 확산이 이루어지는 금속층에 주입되어, 상기 금속 성분의 확산 속도를 억제하는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.
- 제 1 항에 있어서,상기 금속층은 티타늄, 코발트 또는 니켈로 형성되는 반도체 소자의 실리사이드층 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 금속층은 상온 내지 550℃의 온도와 1E-7Torr 내지 1E-8Torr의 압력에서 상기 압력을 1E-2Torr 내지 1E-4Torr로 변경한 상태에서 DC 스퍼터, RF 스퍼터 또는 CVD법으로 형성되는 반도체 소자의 실리사이드층 형성 방법.
- 제 1 항에 있어서, 상기 금속층을 형성한 후 상기 확산 억제 이온을 주입하기 전에,상기 열처리 공정 시 산소의 유입이나 이상 산화를 방지하기 위하여 상기 금속층 상에 캡핑층을 형성하는 단계를 더 포함하는 반도체 소자의 실리사이드층 형성 방법.
- 제 4 항에 있어서,상기 캡핑층은 TiN으로 형성되는 반도체 소자의 실리사이드층 형성 방법.
- 제 4 항 또는 제 5 항에 있어서,상기 캡핑층은 상온 내지 400℃의 온도와 1E-7Torr 내지 1E-8Torr의 압력에서 상기 압력을 1E-2Torr 내지 1E-4Torr로 변경한 상태에서 DC 스퍼터, RF 스퍼터 또는 CVD법으로 형성되는 반도체 소자의 실리사이드층 형성 방법.
- 제 1 항에 있어서,상기 확산 억제 이온은 플라즈마 이머젼 방식으로 주입되는 반도체 소자의 실리사이드층 형성 방법.
- 제 1 항에 있어서,상기 확산 억제 이온의 이온주입 Rp값은 상기 확산 억제 이온이 상기 금속층에 균일하게 주입되도록 10Å 내지 500Å으로 설정하고, 이온주입 Rp의 변화값은 5Å 내지 100Å으로 설정하는 반도체 소자의 실리사이드층 형성 방법.
- 제 1 항 또는 제 7 항에 있어서,상기 확산 억제 이온의 이온주입 에너지가 5KeV 내지 100KeV인 반도체 소자의 실리사이드층 형성 방법.
- 제 1 항에 있어서,상기 확산 억제 이온이 질소인 반도체 소자의 실리사이드층 형성 방법.
- 제 10 항에 있어서,상기 확산 억제 이온의 주입량이 1E13atoms/cm2 내지 1E16atoms/cm2인 반도체 소자의 실리사이드층 형성 방법.
- 제 1 항에 있어서,상기 열처리 공정은 불활성 가스 분위기에서 430℃ 내지 530℃의 온도로 10초 내지 60초 동안 실시되는 반도체 소자의 실리사이드층 형성 방법.
- 제 1 항에 있어서, 상기 열처리 공정을 실시한 후,상기 실리사이드층의 저항값을 낮추고 막질을 향상시키기 위하여 후속 열처리 공정을 실시하는 단계를 더 포함하는 반도체 소자의 실리사이드층 형성 방법.
- 제 13 항에 있어서,상기 후속 열처리 공정은 불활성 가스 분위기에서 650℃ 내지 800℃의 온도로 5초 내지 30초 동안 실시되는 반도체 소자의 실리사이드층 형성 방법.
- 제 12 항 또는 제 14 항에 있어서,상기 불활성 가스로 N2, Ar, He 또는 H2 가스가 사용되는 반도체 소자의 실리사이드층 형성 방법.
- 제 12 항 또는 제 14 항에 있어서,상기 불활성 가스의 공급 유량이 10sccm 내지 1000sccm인 반도체 소자의 실리사이드층 형성 방법.
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