CN101587896B - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法。提供一种半导体器件，所述半导体器件包括具有在半导体衬底上方形成的硅化物层的晶体管。每个晶体管的栅电极由多晶硅电极和在其上形成的硅化物层来构成。每个晶体管还具有由低浓度掺杂区域和高浓度掺杂区域构成的源/漏杂质扩散层，以及在源/漏杂质扩散层上方形成的硅化物层。每个硅化物层的表面被定位在半导体衬底的表面上方。硅化物层包括硅化抑制金属，以及具有在从表面到预定深度的范围内的硅化物层的区域上方的硅化抑制金属的浓度分布，如在半导体衬底的深度方向上从每个硅化物层的表面增加浓度。
Description
本申请基于日本专利申请No.2008-135836，其内容通过引用结合于此。
技术领域
本发明涉及一种半导体器件及其制造方法，尤其涉及一种具有硅化物的半导体器件及其制造方法。
背景技术
在诸如MOS晶体管的半导体元件中，为了降低接触电阻，组成的半导体集成电路硅化物层形成在源/漏杂质扩散层上方以及栅电极上方。也可采用钛硅化物、钴硅化物、镍硅化物等作为硅化物层。尤其是近年来，从改善热阻的观点出发，已经使用了Pt掺杂的镍硅化物。可以将日本特开专利公布No.2007-067225作为公知的半导体器件的制造方法的文献的例子。日本特开专利公布No.2007-067225公开了一种形成Er掺杂的镍硅化物的技术。如上所述，作为将硅化物层变薄的结果，传统的半导体器件已经受到结泄漏和电阻率增加的影响。
发明内容
根据本发明，提供了一种半导体器件，包括：半导体衬底；晶体管，其提供在半导体衬底上方；以及 硅化物层，其提供在晶体管的杂质扩散层上方；其中，硅化物层包括硅化抑制金属，在从表面到预定深度的范围内的硅化物层区域内，每个硅化物层中的硅化抑制金属的浓度在半导体衬底的深度方向上从每个硅化物层的表面增加，以及每个硅化物层的表面被定位在半导体衬底的表面上方。根据本发明，还提供一种制造半导体器件的方法，其包括：在半导体衬底的表面部分中形成源和漏杂质扩散层；在所述源和漏杂质扩散层上方形成第一金属膜，用于抑制硅化反应；在第一金属膜上方，形成第二金属膜；通过对半导体衬底进行退火，形成主硅化物层；从半导体衬底去除第一和第二金属膜的未反应部分；以及在主硅化物层上方，生长二次硅化物层。本发明现在可以提供一种半导体器件及其制造方法，能够抑制在源/漏杂质扩散层上方形成的硅化物层的突刺、或者抑制接触的穿透，并且因此减少了结泄漏以及降低硅化物层的电阻率。
附图说明
结合附图，从特定优选实施例的以下描述，使本发明上述和其他的目的、优点和特征更加明显，在其中：图1是示出根据本发明第一实施例的半导体器件的截面图；图2A至3C是示出第一实施例的半导体器件的制造步骤的截面图；图4A和4B是示出第二实施例的半导体器件的制造步骤的截面图；图5A至5C是示出第三实施例的半导体器件的制造步骤的截面图； 图6A至8C是示出第四实施例的半导体器件的制造步骤的截面图；以及图9A至10C是示出传统半导体器件的制造步骤的截面图。
具体实施方式
在描述本发明之前，为了便于理解本发明，将参考图9A至10C，详细解释使用Pt掺杂镍硅化物层作为硅化物层的制造半导体器件的现有技术。
通过公知方法，在半导体衬底60的表面部分中形成器件隔离区域62(浅沟槽隔离；STI)。接下来，在器件形成区域中，形成由热氧化物膜构成的栅绝缘膜(未示出)，以及多晶硅电极66。此后，例如，通过n型杂质的离子注入来形成低浓度掺杂区域64(LDD区域)。
接下来，在整个表面上方形成氧化物膜，并且然后各向异性地进行回蚀刻，以在多晶硅电极66的侧面上形成侧壁68。接下来，注入n型杂质离子，由此形成作为高浓度掺杂区域的源/漏杂质扩散层70(图9A)。
接下来，通过在整个表面上方溅射来形成8nm或8nm左右厚的NiPt合金膜72。NiPt合金膜72中的Pt含量一般大约为5％。
接下来，以375℃对产品进行退火，由此形成一次硅化物层74、76(图9C)。在该处理中形成的硅化物层由Pt掺杂的Ni2Si构成。
然后，通过使用王水的湿法蚀刻来去除NiPt合金膜的未反应部分(图10A)。以此方法，在源/漏杂质扩散层70和多晶硅电极66的表面部分中形成掺杂有大约5％的Pt的硅化物层74、76。
此后，在高达500℃的温度下进行退火，使得硅化物变为Pt掺杂的NiSi。以此方式，形成由Pt掺杂的NiSi构成的多晶硅电极66上方的硅化物层82，以及源/漏杂质扩散层70上方的硅化物层80(图10B)。
然后，通过公知的方法，在整个表面上方形成绝缘夹层84，并且通过干法蚀刻在其中形成接触孔。利用典型地由W等构成的金属膜填充所述接触孔，并且然后通过CMP将所述金属膜平坦化，由此形成接触塞86(图10C)。由此获得传统的半导体器件。在该示例中，一般形成在半导体器件的上层上的多层互连没有被示出。
在由上述方法制造的半导体器件中的硅化物层80中，掺杂的Pt在整个膜中的均匀地分布。
硅化物层80的表面被定位在与半导体衬底60的表面基本相同的水平面上。
近来，随着半导体元件的尺寸收缩的发展，MOS晶体管的源/漏杂质扩散层70的pn结的深度已经正变得更浅。因此，在源/漏杂质扩散层70的表面上方形成的硅化物层也正变得更薄。然而，该情况引起了如下所述的各种问题(图10C)。
硅化物层的这种变薄在晶体管在相邻的栅电极之间具有相对宽的空间的情况下，在减小结泄漏方面是成功的，然而，在如图10C所示的栅极到栅极距离相对窄的情况下，会不利地产生突刺90，并因此可能增加结泄漏。
在用于形成接触孔的干法蚀刻的步骤中，硅化物层的表面被暴露到等离子体中，并且因此被等离子体加热。同样出于该原因，可能在如图10C所示的具有源/漏杂质扩散层70的接触部分下方的区域中产生硅化物的突刺92，并且会再次不期望地增加结泄漏。
在形成接触孔的处理中，硅化物层被期待用作干法蚀刻的蚀刻停止层。
然而，硅化物层向者进一步变薄的趋势使得蚀刻可以进行到穿过源/漏杂质扩散层70的pn结，使接触塞94达到半导体衬底，如图10C中所示。同样出于该原因，所述结泄漏会增加。
硅化物层的变薄可能还会导致硅化物层的电阻率增加。
在此，将参考说明性实施例，对本发明进行描述。本领域的技术人员应了解，使用本发明的教导，可以实现许多可替选的实施例，并且本发明不限于出于说明目的示出的实施例。
下面将参考所附附图，对本发明的优选实施例进行详细描述。注意到，在所有附图中，用相似的附图标记赋予任何相似的组件，并且将不再重复对其的解释。
(第一实施例)
图1是示出第一实施例的半导体器件1的截面图。半导体器件1具有在半导体衬底10上形成的晶体管。每个晶体管的栅电极由多晶硅电极14构成，并且在其上形成硅化物层32。半导体器件1还进一步具有低浓度掺杂区域16、由高浓度掺杂区域构成的源/漏杂质扩散层20以及在源/漏杂质扩散层20上方形成的硅化物层30。每个硅化物层30的表面被定位在半导体衬底10的表面上方。硅化物层30包括硅化抑制金属，并且具有以下浓度分布，即，根据该浓度分布，在从硅化物表面到预定深度范围的每个硅化物层30的区域上，硅化抑制金属的浓度在衬底的深度方向上，从每个硅化物层30的表面增加。
硅化抑制金属的浓度分布是如下形式的：(i)浓度从基准面向上减小，所述基准面限定在衬底表面的水平面处；以及(ii)浓度在衬底的深度方向上从基准面向下减小。
图2A到3C是示出该实施例的半导体器件的制造步骤的截面图。
通过公知的方法，在半导体衬底10的表面部分中，形成器件隔离区域12(浅沟槽隔离；STI)。可以典型地采用硅衬底作为半导体衬底10。接下来，在器件形成区域中，形成由热氧化物膜构成的栅绝缘膜(未示出)以及多晶硅电极14。
此后，以35keV的加速电压，4×1013原子/cm2的剂量以及30°的注入角度将BF2注入，然后，以2keV的加速电压，8×1014原子/cm2的剂量以及0°的注入角度将As注入。
以此方式，形成低浓度掺杂区域16。接下来，在整个表面上方形成氧化物膜，并且然后各向异性地蚀刻氧化物膜，以在多晶硅电极14的侧面上形成侧壁18。
接下来，以5keV的加速电压，2×1015原子/cm2的剂量以及0°的注入角度将As注入，并且然后，以20keV的加速电压，5×1013原子/cm2的剂量以及0°的注入角度将P注入。以此方式，形成源/漏杂质扩散层20作为高浓度掺杂区域(图2A)。
接下来，形成包括硅化抑制金属的第一金属膜22。硅化抑制金属可以是从由Pt、Ir、Tb、Dy、Ho、Er、Tm以及Yb组成的组中选择的至少一种金属。
在该实施例中，Pt被用作硅化抑制金属。典型地，在23℃的温度 下，通过溅射来形成1nm厚的膜(图2B)。
接下来，在整个表面上方形成第二金属膜24。在该实施例中，Ni膜被用作第二金属膜24。典型地，在23℃的温度下，通过溅射来形成7nm厚的膜(图2C)。
接下来，将该产品退火90秒，以便进行硅化反应(图3A)。
接下来，通过使用王水的湿法蚀刻来去除未反应的Ni和Pt。以此方式，在源/漏杂质扩散层20的表面部分和在多晶硅电极14的表面部分中形成一次硅化物层26、28。
在该步骤中形成的一次硅化物层26、28由Pt掺杂的Ni2Si组成，并且具有浓度分布，根据该浓度分布，Pt浓度如同硅化抑制金属那样，在衬底的深度方向上从每个一次硅化物层的表面减小。
接下来，在加热该产品的同时供应含硅气体，以便允许一次硅化物层26、28与含硅气体反应，由此在一次硅化物层26、28的表面上方生长二次硅化物层(图3C)。
典型地，含硅气体可以是甲硅烷、乙硅烷、丙硅烷、二氯硅烷、HDMS(六甲基二硅氮烷)等等。在该示例中，使用甲硅烷。以400℃，10sccm的流量引入甲硅烷10分钟。
根据该实施例的制造方法，每个二次硅化物层的表面被定位在半导体衬底的表面上方(在图3中，由STI的表面的水平面来代表)。在由一次硅化物层26、28以及二次硅化物层构成的硅化物层30、32的整个部分中，具有以下Pt浓度分布，即，根据Pt浓度分布，作为硅化抑制金属的Pt的浓度在衬底的深度方向上从硅化物层30、32的表面增加。
根据该实施例的制造方法，形成源/漏杂质扩散层20，并且在其上侧上形成由硅化抑制金属构成的第一金属膜22。
当允许通过退火来进行硅化反应时，作为硅化抑制金属的Pt可以从第一金属膜22向源/漏杂质扩散层20扩散。
因此，硅化抑制金属的浓度在衬底的深度方向上从基准面向下减小，所述基准面限定在衬底表面的水平面处。
此后，去除Ni和Pt的未反应部分，然后，在加热产品的同时，供应含硅气体，以便允许一次硅化物层与含硅气体反应，由此在一次硅化物层26的表面上方生长二次硅化物层。
在该处理中，残留在衬底表面的水平面处限定的基准面附近的硅化抑制金属扩散到生长的二次硅化物层中，并且在衬底的深度方向上从基准面向下扩散到一次硅化物层中。
因此，硅化抑制金属的浓度在衬底表面的水平面处限定的基准面附近变为最大，硅化抑制金属的浓度向硅化物层的表面减小，并且在衬底的深度方向上也类似地向下减小。
然后，通过公知的方法，在整个表面上方形成绝缘夹层34，并且通过干法蚀刻在其中形成接触孔。
此后，利用典型由W等构成的金属膜填充接触孔，并且然后通过CMP对金属膜进行平坦化，由此形成接触塞36(图1)。由此获得该实施例的半导体器件。在该示例中，通常形成在半导体器件的上层上的多层互连没有被示出。
下面将说明该实施例的效果。
由于该实施例的半导体器件包含硅化物层中作为硅化抑制金属的Pt，并且其的浓度分布为：(i)浓度从在衬底的表面的水平面处限定的基准面向上减小；以及(ii)浓度在衬底的深度方向上从基准面向下减小，使得在衬底的深度方向上抑制硅化反应的进行，并且使得可以抑制硅化物突刺。
在硅化物层30和源/漏杂质扩散层之间界面处的Pt浓度可以被调整为硅化物层30的表面部分中Pt浓度的1.05到100倍，优选为1.05到10倍。以此方式，可以借助作为硅化抑制金属的Pt来抑制在衬底的深度方向上的硅化物突刺。
因此，即使在栅极到栅极距离较小的情况下，以及对于在用于形成接触孔的干法蚀刻的处理中，硅化物层的表面暴露在等离子体中，并且因此用等离子体加热的情况下，诸如穿透源/漏杂质扩散层20的pn结的硅化物突刺也是可避免的。因此，可以减少结泄漏。
在该实施例的半导体器件中，每个硅化物层的表面被定位在半导体衬底的表面上方。因此，即使在源/漏杂质扩散层20薄的情况下，每个硅化物层也可以保证足够的厚度。在用于形成接触孔的干法蚀刻的处理中，硅化物层还可以用作蚀刻停止层。因此，可以减少结泄漏。
该实施例的构造能够保证硅化物层的足够厚度，也起到降低硅化物层的电阻率的效果。相反，日本特开专利公布No.2005-142422描述了在利用硅化抑制杂质离子对源/漏杂质扩散层进行注入之后，或者覆盖有用于抑制硅化的绝缘膜之后，形成钴硅化物层。
日本特开专利公布No.2005-142422在抑制硅化物突刺方面可能是成功的，但是因为它们减小的厚度而使硅化物层的电阻率增加。另外，因为在用于形成接触孔的蚀刻处理中，硅化物层的厚度作为蚀刻停止层是不足够的，所以存在由接触塞导致的穿透的担忧。(第二实施例)
直到形成一次硅化物层26、28的步骤，以及去除Ni和Pt的未反应部分的步骤，根据第二实施例的半导体器件的制造方法与第一实施例的半导体器件的制造方法相同(图2A)。
该实施例与第一实施例的不同，仅仅在于，在将Ni和Pt的未反应部分去除之后，如图4A中所示，通过溅射形成二次硅化物层。
更具体地，将Ni和Pt的未反应部分去除，并且在室温下，通过溅射，在整个表面上方形成硅膜40(图4A)。在该处理中，硅膜40也形成在侧壁18和STI 12上方。
接下来，以500℃对该产品退火30秒，以便允许Ni和Pt从一次硅化物层26、28向硅膜40扩散，由此形成二次硅化物层。然后，通过使用氨-过氧化氢混合溶液(APM)的清洗，将硅化物膜的未反应部分去除(图4B)。
由一次硅化物层和二次硅化物层构成的硅化物层30、32的整个部分具有以下Pt浓度分布，即，根据Pt浓度分布，作为硅化抑制金属的Pt的浓度在衬底的深度方向上从硅化物层30、32的表面增加。
与第一实施例中描述相类似地形成绝缘夹层和接触塞。
通过第二实施例的半导体器件也可以获得与第一实施例中的效果 相似的效果。
在该实施例中，如图4A所示，也在侧壁18的表面上通过溅射形成硅膜40。
因此，在此后的退火处理中，因为可以通过从多晶硅电极14上方的一次硅化物层28的扩散，或者从源/漏杂质扩散层20上方的一次硅化物层的扩散来提供Ni和Pt，所以期望可以在退火的处理中硅化侧壁18的表面上方的硅膜40。
如果硅化物层形成在侧壁的表面上方，则担心的是栅极和源/漏杂质扩散层20会被低电阻率的一次硅化物层26短路。然而，因为通过溅射在侧壁18上方形成的硅膜固有地免除由干法蚀刻导致的碳污染，并且具有无定形的结构，所以可以抑制硅膜的非均匀硅化。
因此，硅化反应可以在侧壁18表面上方形成的硅膜40中均匀地进行，使得该处理可以控制成避免在栅极和漏/源杂质扩散层20之间的电短路。(第三实施例)
因为二次硅化物层是通过溅射形成的，所以第三实施例的半导体器件与第二实施例的半导体器件相同。
然而，第三实施例与第二实施例的不同在于，侧壁被制成具有如图5A至5C所示的几乎垂直的形状，以便避免在侧壁表面的上方沉积硅膜。
将参考图5A至5C解释根据该实施例的制造方法。
与第一实施例描述的相似，源/漏杂质扩散层20被形成为高浓度掺杂区域。注意的是，将侧壁42形成为几乎垂直的形状。根据半导体器件最近的向尺寸进一步收缩的趋势，侧壁42的宽(参见图5A)在45nm代工艺中为25到30nm，在32nm代工艺中为20nm或者更窄。
更具体地，侧壁42被形成为具有几乎垂直的形状。如果硅膜40通过溅射形成在具有这样形状的侧壁42的衬底上方，则侧壁42的几乎垂直的侧面不具有在其上沉积的硅，如图5B所示。
通过溅射形成硅膜之后的、包括用于形成二次硅化物层的退火(图5B)和通过使用APM的清洗来去除硅膜的未反应部分(图5C)的一系列步骤，与第二实施例中的一样。
如上所述的，该实施例的半导体器件成功地避免了通过硅化物层的栅电极和源/漏杂质扩散层20之间的电短路。换句话说，通过硅化物层的、在栅电极和源/漏杂质扩散层20之间的电短路可以被可靠地防止。
通过第三实施例的半导体器件也可以获得与第一实施例中的效果相似的效果。(第四实施例)
因为通过溅射形成二次硅化物层，所以第四实施例的半导体器件与第二实施例的相同。在该实施例的半导体器件中，如图6C所示，每个侧壁由覆盖每个多晶硅电极的侧面和每个源/漏杂质扩散层20的部分表面的SiO2膜(第一绝缘膜50)和覆盖SiO2膜表面的SiN膜(第二绝缘膜52)来构成。
另外，如图6C中的虚线圈a1和a2所示，SiO2膜(第一绝缘膜 50)的边缘具有从SiN膜(第二绝缘膜52)的边缘凹进的凹口几何形状。
以下将参考图6A至8C说明该实施例的制造方法。直到在衬底中或者在衬底上方形成器件隔离区域、栅绝缘膜(未示出)、多晶硅电极以及低浓度掺杂区域(LDD区域)的处理可以与其他实施例中所述的处理相类似地执行。接下来，通过CVD(420℃)形成10nm厚的SiO2膜，并且然后通过ALCVD(400℃)将SiN膜形成为10nm厚。
然后通过干法蚀刻对SiO2膜和SiN膜进行处理，以产生由这两种膜构成的侧壁(图6A)。
接下来，与第一实施例描述的相类似，将源/漏杂质扩散层20形成为高浓度掺杂区域(图6B)。然后，使用稀释的氢氟酸溶液对产品进行处理(图6C)。
因为在该处理中，使用稀释的氢氟酸溶液的SiO2膜的蚀刻速率比SiN膜的蚀刻速率更大，使得可以获得图6C中的虚线圈所示的凹口几何形状。
接下来，与第一实施例中描述相类似，通过溅射形成作为硅化抑制金属的Pt膜，以作为第一金属膜22(图7A)，并且然后，通过溅射形成Ni膜来作为第二金属膜24(图7B)。
接下来，与第一实施例中描述相类似，通过退火进行硅化反应(图7C)，并且通过湿法蚀刻去除Ni和Pt的未反应部分(图8A)，以在源/漏杂质扩散层20的表面和多晶硅电极14的表面上形成一次硅化物层26、28。
在该处理中形成的一次硅化物层26、28由Pt掺杂的Ni2Si构成，并且示出浓度分布，根据该浓度分布，作为硅化抑制金属的Pt在衬底的深度方向上从一次硅化物层26、28的表面减小。
接下来，在室温下通过溅射，在整个表面上形成硅膜40(图8B)。在该处理中，在侧壁和STI上方也形成硅膜40。在由虚线圈b1包围的区域中的凹槽上方，在栅电极上方以及在侧壁上方形成的硅膜可以是连续统一体。
另一方面，应注意到，在由虚线圈b2围绕的区域中的凹口范围内，由于凹口的几何形状，在侧壁上方形成的硅膜40和在源/漏杂质扩散层20上方形成的硅膜40是不连续的。
通过该构造，即使在通过退火进行硅化之后，也可以可靠地防止栅电极和源/漏杂质扩散层20的电短路。
接下来，在500℃下对产品退火90秒，以便允许Ni和Pt从一次硅化物层26、28扩散到硅膜40，由此形成二次硅化物层。然后，通过使用氨-过氧化氢混合溶液(APM)的清洗来去除硅膜的未反应部分。(图8C)。
由一次硅化物层和二次硅化物层构成的硅化物层30、32的整个部分具有以下Pt浓度分布，即，根据Pt浓度分布，作为硅化抑制金属的Pt的浓度在衬底的深度方向上从硅化物层30、32增加。与第一实施例中所描述的相类似，形成绝缘夹层和接触塞。
通过该实施例的半导体器件也可以获得与第一实施例中的效果相似的效果。
本发明的半导体器件不限于上述实施例中所示的半导体器件，而是允许各种修改。例如，虽然在上述实施例中示例出N-MOS晶体管，但是当采用到P-MOS晶体管时，本发明的构造也可以获得相类似的效果。
另外，虽然在第二、第三和第四实施例中通过使用APM的清洗将在STI上和在侧壁上保留的硅膜的未反应部分去除，但是也可以将其氧化。显然，本发明不限于以上的实施例，并且在不脱离本发明的范围和精神的情况下，可以对其进行修改和改变。
Claims (18)
1.一种半导体器件，包括：
半导体衬底；
晶体管，提供在所述半导体衬底上方；以及
硅化物层，提供在所述晶体管的杂质扩散层上方；
其中，所述硅化物层包含硅化抑制金属，
在所述硅化物层的从表面到预定深度的范围的区域上，所述硅化物层中的所述硅化抑制金属的浓度在所述半导体衬底的深度方向上从所述硅化物层的表面增加，以及
每个硅化物层的表面被定位在所述半导体衬底的表面上方。
2.根据权利要求1所述的半导体器件，
其中，所述硅化抑制金属是从由Pt、Ir、Tb、Dy、Ho、Er、Tm、和Yb组成的组中选择的至少一种金属。
3.根据权利要求1所述的半导体器件，
其中，所述硅化物层由镍硅化物组成。
4.根据权利要求3所述的半导体器件，
其中，所述硅化抑制金属是Pt。
5.根据权利要求1所述的半导体器件，进一步包括：
侧壁，提供在所述晶体管的栅电极的侧面上，所述侧壁中的每个包括第一绝缘膜，其覆盖所述栅电极的侧面和所述杂质扩散层的部分表面；以及第二绝缘膜，其覆盖所述第一绝缘膜，其中所述杂质扩散层是源和漏杂质扩散层，
其中，所述第一绝缘膜的边缘具有从所述第二绝缘膜的边缘凹进的凹口几何形状。
6.一种半导体器件，包括：
半导体衬底；
晶体管，提供在所述半导体衬底上方；以及
硅化物层，提供在所述晶体管的杂质扩散层上方；
其中，所述硅化物层包含硅化抑制金属，以及
在所述硅化物层的从表面到预定深度的范围的区域上，每个硅化物层中的所述硅化抑制金属的浓度从在所述半导体衬底的表面的水平处限定的基准面向上减小，并且在所述半导体衬底的深度方向上从所述基准面向下减小。
7.根据权利要求6所述的半导体器件，
其中，所述硅化抑制金属是从由Pt、Ir、Tb、Dy、Ho、Er、Tm、和Yb组成的组中选择的至少一种金属。
8.根据权利要求6所述的半导体器件，
其中，所述硅化物层由镍硅化物组成。
9.根据权利要求8所述的半导体器件，
其中，所述硅化抑制金属是Pt。
10.根据权利要求6所述的半导体器件，进一步包括：
侧壁，提供在所述晶体管的栅电极的侧面上，所述侧壁中的每个包括第一绝缘膜，其覆盖所述栅电极的侧面和所述杂质扩散层的部分表面；以及第二绝缘膜，其覆盖所述第一绝缘膜，其中所述杂质扩散层是源和漏杂质扩散层，
其中，所述第一绝缘膜的边缘具有从所述第二绝缘膜的边缘凹进的凹口几何形状。
11.一种半导体器件的制造方法，包括：
在半导体衬底的表面部分中形成源和漏杂质扩散层；
在所述源和漏杂质扩散层上方形成用于抑制硅化反应的第一金属膜；
在所述第一金属膜上方形成第二金属膜；
通过对所述半导体衬底进行退火，形成一次硅化物层；
将所述第一和第二金属膜的未反应部分从所述半导体衬底去除；以及
在所述一次硅化物层上方生长二次硅化物层。
12.根据权利要求11所述的半导体器件的制造方法，
其中，形成所述二次硅化物层的所述步骤包括加热所述半导体衬底并且在所述半导体衬底的表面上方供应含硅气体。
13.根据权利要求12所述的半导体器件的制造方法，
其中，所述含硅气体是从由甲硅烷、乙硅烷、丙硅烷、二氯硅烷、六甲基二硅氮烷组成的组中选择的气体。
14.根据权利要求11所述的半导体器件的制造方法，
其中，生长所述二次硅化物层的所述步骤进一步包括：
通过溅射，在所述半导体衬底上方形成硅膜；以及
对所述半导体衬底进行退火。
15.根据权利要求11所述的半导体器件的制造方法，
其中，所述第二金属膜是镍膜。
16.根据权利要求11所述的半导体器件的制造方法，
在所述半导体衬底的表面部分中形成所述源和漏杂质扩散层的所述步骤之前，进一步包括：
在所述半导体衬底上方形成栅电极；以及
在所述栅电极的侧面上形成侧壁，每个侧壁包括第一绝缘膜，其覆盖所述栅电极的每个侧面和部分所述源和漏杂质扩散层；以及第二绝缘膜，其覆盖所述第一绝缘膜的表面，以及
在所述半导体衬底的表面部分中形成所述源和漏杂质扩散层的所述步骤以及在所述源和漏杂质扩散层上方形成所述第一金属膜的所述步骤之间，进一步包括：
使用保证在所述第一绝缘膜和所述第二绝缘膜之间有选择性的蚀刻溶液来蚀刻所述第一绝缘膜，以便使所述第一绝缘膜的边缘具有从所述第二绝缘膜的边缘凹进的凹口几何形状。
17.根据权利要求16所述的半导体器件的制造方法，
其中，所述第一绝缘膜由二氧化硅构成，以及
所述第二绝缘膜由氮化硅构成。
18.根据权利要求17所述的半导体器件的制造方法，
其中，所述蚀刻溶液是稀释的氢氟酸溶液。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: HU NAN QIU ZEYOU PATENT STRATEGIC PLANNING CO., LT Free format text: FORMER OWNER: QIU ZEYOU Effective date: 20101101 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 410011 28/F, SHUNTIANCHENG, NO.59, SECTION 2 OF FURONG MIDDLE ROAD, CHANGSHA CITY, HU NAN PROVINCE TO: 410205 JUXING INDUSTRY BASE, NO.8, LUJING ROAD, CHANGSHA HIGH-TECH. DEVELOPMENT ZONE, YUELU DISTRICT, CHANGSHA CITY, HU NAN PROVINCE |
|
| TA01 | Transfer of patent application right |
Effective date of registration: 20101109 Address after: Kanagawa, Japan Applicant after: Renesas Electronics Corporation Address before: Kanagawa, Japan Applicant before: NEC Corp. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110622 Termination date: 20140525 |