JP5547877B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP5547877B2 JP5547877B2 JP2008135836A JP2008135836A JP5547877B2 JP 5547877 B2 JP5547877 B2 JP 5547877B2 JP 2008135836 A JP2008135836 A JP 2008135836A JP 2008135836 A JP2008135836 A JP 2008135836A JP 5547877 B2 JP5547877 B2 JP 5547877B2
- Authority
- JP
- Japan
- Prior art keywords
- silicide layer
- semiconductor device
- metal
- forming
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 125
- 238000004519 manufacturing process Methods 0.000 title claims description 47
- 229910021332 silicide Inorganic materials 0.000 claims description 144
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 144
- 239000000758 substrate Substances 0.000 claims description 83
- 229910052751 metal Inorganic materials 0.000 claims description 76
- 239000002184 metal Substances 0.000 claims description 76
- 238000009792 diffusion process Methods 0.000 claims description 54
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 35
- 229910052710 silicon Inorganic materials 0.000 claims description 35
- 239000010703 silicon Substances 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 25
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 21
- 238000004544 sputter deposition Methods 0.000 claims description 16
- 238000010438 heat treatment Methods 0.000 claims description 15
- 229910052697 platinum Inorganic materials 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 14
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 8
- 229910021334 nickel silicide Inorganic materials 0.000 claims description 7
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052692 Dysprosium Inorganic materials 0.000 claims description 6
- 229910052691 Erbium Inorganic materials 0.000 claims description 6
- 229910052689 Holmium Inorganic materials 0.000 claims description 6
- 229910052771 Terbium Inorganic materials 0.000 claims description 6
- 229910052775 Thulium Inorganic materials 0.000 claims description 6
- 229910052769 Ytterbium Inorganic materials 0.000 claims description 6
- 229910052741 iridium Inorganic materials 0.000 claims description 6
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 claims description 3
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 claims description 3
- VEDJZFSRVVQBIL-UHFFFAOYSA-N trisilane Chemical compound [SiH3][SiH2][SiH3] VEDJZFSRVVQBIL-UHFFFAOYSA-N 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- 235000012239 silicon dioxide Nutrition 0.000 claims description 2
- 239000000377 silicon dioxide Substances 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 162
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- 229910052759 nickel Inorganic materials 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 9
- 239000007789 gas Substances 0.000 description 8
- 238000002955 isolation Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 230000001629 suppression Effects 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- 229910005883 NiSi Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 2
- SWXQKHHHCFXQJF-UHFFFAOYSA-N azane;hydrogen peroxide Chemical compound [NH4+].[O-]O SWXQKHHHCFXQJF-UHFFFAOYSA-N 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000010306 acid treatment Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000000277 atomic layer chemical vapour deposition Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 238000009827 uniform distribution Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
さらに、シリサイド層の薄膜化は、シリサイド層の高抵抗化ももたらす。
(第1実施形態)
(i)基板表面の基準面から上方に向かって、低くなるとともに、
(ii) 基板表面の基準面から基板側に向かって、低くなる
濃度分布となる。
これに対して、特許文献2にはソース/ドレイン拡散層にシリサイド反応抑制用不純物をイオン注入するか、シリサイド反応抑制用絶縁膜で覆ってから、コバルトシリサイドの形成を行っている。
(第2実施形態)
(第3実施形態)
すなわち、本実施形態の半導体装置においては、ゲート電極とソース/ドレイン拡散層20との間のシリサイド層による電気的ショートを確実に防止することができる。
(第4実施形態)
半導体基板の上に素子分離領域、ゲート絶縁膜(不図示)、ポリシリコン電極、および低濃度ドーピング領域(LDD領域)を形成するまでは、他の実施形態と同様の方法により形成される。次に、CVD法(420℃)により、SiO2を10nm成膜し、続いてALCVD法(400℃)により、SiNを10nm成膜する。
以下、参考形態の例を付記する。
1.半導体基板と、
前記半導体基板上に設けられたトランジスタと、
前記トランジスタの拡散層上に設けられたシリサイド層と、
を備え、
前記シリサイド層は、シリサイド化反応抑制金属を含み、
前記シリサイド層の表面から所定の深さに至る領域において、前記シリサイド化反応抑制金属の濃度が、前記シリサイド層の表面から基板側へ向かって増大しており、
前記シリサイド層の表面は、前記半導体基板の表面よりも上方に位置している、
ことを特徴とする半導体装置。
2.半導体基板と、
前記半導体基板上に設けられたトランジスタと、
前記トランジスタの拡散層上に設けられたシリサイド層と、
を備え、
前記シリサイド層はシリサイド化反応抑制金属を含み、
前記シリサイド層の表面から所定の深さに至る領域において、前記シリサイド化反応抑制金属の濃度が、
基板表面の基準面から上方に向かって、低くなるとともに、
基板表面の基準面から基板側に向かって、低くなる
ことを特徴とする半導体装置。
3.1.または2.に記載の半導体装置において、
前記シリサイド化反応抑制金属は、Pt、Ir、Tb、Dy、Ho、Er、Tm、Ybからなる群から選択される少なくとも一つの金属であることを特徴とする半導体装置。
4.1.乃至3.いずれかに記載の半導体装置において、
前記シリサイド層はニッケルシリサイドである半導体装置。
5.4.に記載の半導体装置において、
前記シリサイド化反応抑制金属はPtである半導体装置。
6.1.乃至5.いずれかに記載の半導体装置において、
前記トランジスタのゲート電極の側壁にはサイドウォールをさらに備え、
前記サイドウォールは前記ゲート電極の側壁、およびソースおよびドレイン拡散層表面の一部を覆う第1の絶縁膜と、前記第1の絶縁膜の表面を覆う第2の絶縁膜からなり、
前記第1の絶縁膜の端部は、前記第2の絶縁膜の端部より内側へ入り込んだノッチ形状を有することを特徴とする半導体装置。
7.半導体基板上にソースおよびドレイン拡散層を形成する工程と、
前記ソースおよびドレイン拡散層上にシリサイド化反応を抑制する第1の金属膜を形成する工程と、
前記第1の金属膜の上に、第2の金属膜を形成する工程と、
前記基板を熱処理することにより、1次シリサイド層を形成する工程と、
前記半導体基板上から未反応の前記第1および第2の金属膜を除去する工程と、
前記1次シリサイド層の上に2次シリサイド層を成長する工程と、
を含む半導体装置の製造方法。
8.7.に記載の半導体装置の製造方法において、
2次シリサイド層を成長する前記工程は、前記半導体基板を加熱して前記半導体基板の表面にシリコン含有ガスを流すことを特徴とする半導体装置の製造方法。
9.8.に記載の半導体装置の製造方法において、
前記シリコン含有ガスは、モノシラン、ジシラン、トリシラン、ジクロロシラン、ヘキサメチルジンラザンからなる群から選択されたガスであることを特徴とする半導体装置の製造方法。
10.9.に記載の半導体装置の製造方法において、
2次シリサイド層を成長する前記工程は、前記半導体基板の上にシリコンをスパッタ法により成膜する工程と、前記半導体基板を加熱する工程と、からなることを特徴とする半導体装置の製造方法。
11.7.乃至10.いずれかに記載の半導体装置の製造方法において、
前記第2の金属膜は、ニッケル膜である半導体装置の製造方法。
12.7.乃至11.いずれかに記載の半導体装置の製造方法において、
半導体基板上にソースおよびドレイン拡散層を形成する前記工程の前に、
前記半導体基板上にゲート電極を形成する工程と、
前記ゲート電極の側壁上に前記ゲート電極の側壁、および前記ソースおよびドレイン拡散層表面の一部を覆う第1の絶縁膜と、前記第1の絶縁膜の表面を覆う第2の絶縁膜からなるサイドウォールを形成する工程と、を備え、
半導体基板上にソースおよびドレイン拡散層を形成する前記工程と前記ソースおよびドレイン拡散層上に第1の金属膜を形成する前記工程との間に、
前記第1の絶縁膜と前記2の絶縁膜とのエッチング選択比を有するエッチング液でエッチングすることにより、前記第1の絶縁膜の端部が前記第2の絶縁膜の端部より内側へ入り込んだノッチ形状を形成する工程を備えること、を特徴とする半導体装置の製造方法。
13.12.に記載の半導体装置の製造方法において、
前記第1の絶縁膜は二酸化シリコンであり、前記第2の絶縁膜は窒化シリコンである半導体装置の製造方法。
14.13.に記載の半導体装置の製造方法において、
前記エッチング液は希フッ酸である半導体装置の製造方法。
10 半導体基板
12 素子分離領域(STI)
14 ポリシリコン電極
16 低濃度ドーピング領域
18 サイドウォール
20 ソース/ドレイン拡散層(高濃度ドーピング領域)
22 第1の金属膜
24 第2の金属膜
26 1次シリサイド層
28 1次シリサイド層
30 シリサイド層
32 シリサイド層
34 層間絶縁膜
36 コンタクトプラグ
40 シリコン膜
42 サイドウォール
50 第1の絶縁膜
52 第2の絶縁膜
60 半導体基板
62 素子分離領域(STI)
64 低濃度ドーピング領域
66 ポリシリコン電極
68 サイドウォール
70 ソース/ドレイン拡散層
72 NiPt合金膜
74 1次シリサイド層
76 1次シリサイド層
80 シリサイド層
82 シリサイド層
84 層間絶縁膜
86 コンタクトプラグ
90 スパイク
92 スパイク
94 コンタクトプラグ
Claims (10)
- 半導体基板と、
前記半導体基板上に設けられたトランジスタと、
前記トランジスタの拡散層上に設けられたシリサイド層と、
を備え、
前記シリサイド層は、シリサイド化反応抑制金属を含み、
前記シリサイド層の表面から所定の深さに至る領域において、前記シリサイド化反応抑制金属の濃度が、前記シリサイド層の表面から基板側へ向かって増大しており、
前記シリサイド層の表面は、前記半導体基板の表面よりも上方に位置しており、
前記シリサイド化反応抑制金属は、Pt、Ir、Tb、Dy、Ho、Er、Tm、Ybからなる群から選択される少なくとも一つの金属であり、
前記シリサイド層はニッケルシリサイドであり、
前記シリサイド層は、前記シリサイド層の表面よりも前記所定の深さにおいてNiの濃度が高い半導体装置。 - 半導体基板と、
前記半導体基板上に設けられたトランジスタと、
前記トランジスタの拡散層上に設けられたシリサイド層と、
を備え、
前記シリサイド層はシリサイド化反応抑制金属を含み、
前記シリサイド層の表面から所定の深さに至る領域において、前記シリサイド化反応抑制金属の濃度が、
基板表面の基準面から上方に向かって、低くなるとともに、
基板表面の基準面から基板側に向かって、低くなり、
前記シリサイド化反応抑制金属は、Pt、Ir、Tb、Dy、Ho、Er、Tm、Ybからなる群から選択される少なくとも一つの金属であり、
前記シリサイド層はニッケルシリサイドであり、
前記シリサイド層は、前記シリサイド層の表面よりも前記基準面においてNiの濃度が高い半導体装置。 - 請求項1または2に記載の半導体装置において、
前記シリサイド化反応抑制金属はPtである半導体装置。 - 請求項1乃至3いずれかに記載の半導体装置において、
前記トランジスタのゲート電極の側壁にはサイドウォールをさらに備え、
前記サイドウォールは前記ゲート電極の側壁、およびソースおよびドレイン拡散層表面の一部を覆う第1の絶縁膜と、前記第1の絶縁膜の表面を覆う第2の絶縁膜からなり、
前記第1の絶縁膜の端部は、前記第2の絶縁膜の端部より内側へ入り込んだノッチ形状を有することを特徴とする半導体装置。 - 半導体基板上にソースおよびドレイン拡散層を形成する工程と、
前記ソースおよびドレイン拡散層上にシリサイド化反応を抑制する第1の金属膜を形成する工程と、
前記第1の金属膜の上に、第2の金属膜を形成する工程と、
前記基板を熱処理することにより、1次シリサイド層を形成する工程と、
前記半導体基板上から未反応の前記第1および第2の金属膜を除去する工程と、
前記1次シリサイド層の上に2次シリサイド層を成長する工程と、
を含み、
前記第1の金属膜は、Pt、Ir、Tb、Dy、Ho、Er、Tm、Ybからなる群から選択される少なくとも一つの金属により構成され、
前記第2の金属膜はNiにより構成され、
2次シリサイド層を成長する前記工程は、前記半導体基板を加熱して前記半導体基板の表面にシリコン含有ガスを流す半導体装置の製造方法。 - 請求項5に記載の半導体装置の製造方法において、
前記シリコン含有ガスは、モノシラン、ジシラン、トリシラン、ジクロロシラン、ヘキサメチルジンラザンからなる群から選択されたガスであることを特徴とする半導体装置の製造方法。 - 半導体基板上にソースおよびドレイン拡散層を形成する工程と、
前記ソースおよびドレイン拡散層上にシリサイド化反応を抑制する第1の金属膜を形成する工程と、
前記第1の金属膜の上に、第2の金属膜を形成する工程と、
前記基板を熱処理することにより、1次シリサイド層を形成する工程と、
前記半導体基板上から未反応の前記第1および第2の金属膜を除去する工程と、
前記1次シリサイド層の上に2次シリサイド層を成長する工程と、
を含み、
前記第1の金属膜は、Pt、Ir、Tb、Dy、Ho、Er、Tm、Ybからなる群から選択される少なくとも一つの金属により構成され、
前記第2の金属膜はNiにより構成され、
2次シリサイド層を成長する前記工程は、前記半導体基板の上にシリコンをスパッタ法により成膜する工程と、前記半導体基板を加熱する工程と、からなることを特徴とする半導体装置の製造方法。 - 請求項5乃至7いずれかに記載の半導体装置の製造方法において、
半導体基板上にソースおよびドレイン拡散層を形成する前記工程の前に、
前記半導体基板上にゲート電極を形成する工程と、
前記ゲート電極の側壁上に前記ゲート電極の側壁、および前記ソースおよびドレイン拡散層表面の一部を覆う第1の絶縁膜と、前記第1の絶縁膜の表面を覆う第2の絶縁膜からなるサイドウォールを形成する工程と、を備え、
半導体基板上にソースおよびドレイン拡散層を形成する前記工程と前記ソースおよびドレイン拡散層上に第1の金属膜を形成する前記工程との間に、
前記第1の絶縁膜と前記2の絶縁膜とのエッチング選択比を有するエッチング液でエッチングすることにより、前記第1の絶縁膜の端部が前記第2の絶縁膜の端部より内側へ入り込んだノッチ形状を形成する工程を備えること、を特徴とする半導体装置の製造方法。 - 請求項8に記載の半導体装置の製造方法において、
前記第1の絶縁膜は二酸化シリコンであり、前記第2の絶縁膜は窒化シリコンである半導体装置の製造方法。 - 請求項9に記載の半導体装置の製造方法において、
前記エッチング液は希フッ酸である半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008135836A JP5547877B2 (ja) | 2008-05-23 | 2008-05-23 | 半導体装置およびその製造方法 |
US12/385,960 US8044470B2 (en) | 2008-05-23 | 2009-04-24 | Semiconductor device and method of fabricating the same |
DE102009020348.6A DE102009020348B4 (de) | 2008-05-23 | 2009-05-07 | Halbleitervorrichtung und Verfahren zur Herstellung derselben |
CN2009101417247A CN101587896B (zh) | 2008-05-23 | 2009-05-25 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008135836A JP5547877B2 (ja) | 2008-05-23 | 2008-05-23 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009283780A JP2009283780A (ja) | 2009-12-03 |
JP5547877B2 true JP5547877B2 (ja) | 2014-07-16 |
Family
ID=41341435
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008135836A Expired - Fee Related JP5547877B2 (ja) | 2008-05-23 | 2008-05-23 | 半導体装置およびその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8044470B2 (ja) |
JP (1) | JP5547877B2 (ja) |
CN (1) | CN101587896B (ja) |
DE (1) | DE102009020348B4 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011222857A (ja) * | 2010-04-13 | 2011-11-04 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
US8470700B2 (en) * | 2010-07-22 | 2013-06-25 | Globalfoundries Singapore Pte. Ltd. | Semiconductor device with reduced contact resistance and method of manufacturing thereof |
JP5663278B2 (ja) * | 2010-11-19 | 2015-02-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
CN102593174B (zh) * | 2011-01-18 | 2015-08-05 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
CN102593173B (zh) * | 2011-01-18 | 2015-08-05 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
JP6101141B2 (ja) * | 2013-04-18 | 2017-03-22 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
CN104299984A (zh) * | 2013-07-19 | 2015-01-21 | 北大方正集团有限公司 | 一种半导体器件及其制造方法 |
CN109950202B (zh) * | 2017-12-21 | 2021-05-04 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07283168A (ja) * | 1994-04-15 | 1995-10-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH11111975A (ja) * | 1997-09-30 | 1999-04-23 | Nec Corp | 半導体装置及びその製造方法 |
JP2001189284A (ja) * | 1999-12-27 | 2001-07-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US20020031909A1 (en) | 2000-05-11 | 2002-03-14 | Cyril Cabral | Self-aligned silicone process for low resistivity contacts to thin film silicon-on-insulator mosfets |
JP2002299282A (ja) * | 2001-03-29 | 2002-10-11 | Toshiba Corp | 半導体装置の製造方法 |
US6468901B1 (en) * | 2001-05-02 | 2002-10-22 | Sharp Laboratories Of America, Inc. | Nickel silicide including iridium for use in ultra-shallow junctions with high thermal stability and method of manufacturing the same |
KR100398874B1 (ko) * | 2001-11-21 | 2003-09-19 | 삼성전자주식회사 | 티자형의 게이트 전극을 갖는 모스 트랜지스터 및 그 제조방법 |
JP2005005369A (ja) * | 2003-06-10 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
KR100763898B1 (ko) * | 2003-08-02 | 2007-10-05 | 삼성전자주식회사 | 반도체 소자 제조방법 및 이에 의하여 제조된 반도체 소자 |
JP4308625B2 (ja) | 2003-11-07 | 2009-08-05 | パナソニック株式会社 | メモリ混載半導体装置及びその製造方法 |
JP2006060045A (ja) * | 2004-08-20 | 2006-03-02 | Toshiba Corp | 半導体装置 |
JP2007067225A (ja) * | 2005-08-31 | 2007-03-15 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2007109913A (ja) * | 2005-10-14 | 2007-04-26 | Renesas Technology Corp | 半導体装置及びその製造方法 |
JP4674165B2 (ja) * | 2006-01-17 | 2011-04-20 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
JP4864498B2 (ja) * | 2006-03-15 | 2012-02-01 | 株式会社東芝 | 半導体装置およびその製造方法 |
US20070224808A1 (en) | 2006-03-23 | 2007-09-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicided gates for CMOS devices |
KR100722936B1 (ko) * | 2006-05-04 | 2007-05-30 | 삼성전자주식회사 | 모스 전계효과 트랜지스터 및 그 제조방법 |
JP4838692B2 (ja) | 2006-11-27 | 2011-12-14 | キヤノン株式会社 | 画像形成システム、画像形成装置及びその制御方法、並びにプログラム |
US7994038B2 (en) * | 2009-02-05 | 2011-08-09 | Globalfoundries Inc. | Method to reduce MOL damage on NiSi |
-
2008
- 2008-05-23 JP JP2008135836A patent/JP5547877B2/ja not_active Expired - Fee Related
-
2009
- 2009-04-24 US US12/385,960 patent/US8044470B2/en not_active Expired - Fee Related
- 2009-05-07 DE DE102009020348.6A patent/DE102009020348B4/de not_active Expired - Fee Related
- 2009-05-25 CN CN2009101417247A patent/CN101587896B/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN101587896B (zh) | 2011-06-22 |
DE102009020348B4 (de) | 2018-02-01 |
US20090289285A1 (en) | 2009-11-26 |
CN101587896A (zh) | 2009-11-25 |
DE102009020348A1 (de) | 2010-01-21 |
JP2009283780A (ja) | 2009-12-03 |
US8044470B2 (en) | 2011-10-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5547877B2 (ja) | 半導体装置およびその製造方法 | |
US7253049B2 (en) | Method for fabricating dual work function metal gates | |
JP3873771B2 (ja) | 半導体装置の製造方法 | |
US7745320B2 (en) | Method for reducing silicide defects in integrated circuits | |
US11387323B2 (en) | Extended drain MOS with dual well isolation | |
JP2004071959A (ja) | 半導体装置 | |
US6667204B2 (en) | Semiconductor device and method of forming the same | |
JPH11284179A (ja) | 半導体装置およびその製造方法 | |
US20090075477A1 (en) | Method of manufacturing semiconductor device | |
US20050253204A1 (en) | Method of forming silicided gate structure | |
JP4745187B2 (ja) | 半導体装置の製造方法 | |
JP2009238877A (ja) | 半導体装置の製造方法 | |
JP4417808B2 (ja) | 半導体装置の製造方法 | |
JP2007184420A (ja) | 半導体装置の製造方法 | |
KR100685898B1 (ko) | 반도체 소자의 제조방법 | |
US20110001197A1 (en) | Method for manufacturing semiconductor device and semiconductor device | |
US7989300B2 (en) | Method of manufacturing semiconductor device | |
US20060057853A1 (en) | Thermal oxidation for improved silicide formation | |
US9023725B2 (en) | Filament free silicide formation | |
US6770552B2 (en) | Method of forming a semiconductor device having T-shaped gate structure | |
JP2008159834A (ja) | 半導体装置の製造方法および半導体装置 | |
JP3778065B2 (ja) | 半導体装置の製造方法 | |
JP2000315791A (ja) | 半導体装置およびその製造方法 | |
KR100613345B1 (ko) | 반도체 소자의 제조 방법 | |
KR101079873B1 (ko) | 반도체 소자의 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110308 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130523 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130528 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130709 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140304 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140422 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140513 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140516 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5547877 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |