JPH07283168A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH07283168A JPH07283168A JP7724694A JP7724694A JPH07283168A JP H07283168 A JPH07283168 A JP H07283168A JP 7724694 A JP7724694 A JP 7724694A JP 7724694 A JP7724694 A JP 7724694A JP H07283168 A JPH07283168 A JP H07283168A
- Authority
- JP
- Japan
- Prior art keywords
- film
- metal silicide
- semiconductor device
- heat treatment
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 接合破壊が防止されたサリサイド構造の半導
体装置を、容易に製造する。 【構成】 半導体装置の製造におけるサリサイド工程に
おいて、Ｃｏ膜８形成後、第１の熱処理により、露出し
たシリコン部分上にＣｏリッチな金属シリサイド膜９を
形成し、次いで未反応のＣｏ膜９を除去した後、ＳｉＨ
4雰囲気１３で第２の熱処理を施してＳｉリッチな金属
シリサイド層１４を形成する。
体装置を、容易に製造する。 【構成】 半導体装置の製造におけるサリサイド工程に
おいて、Ｃｏ膜８形成後、第１の熱処理により、露出し
たシリコン部分上にＣｏリッチな金属シリサイド膜９を
形成し、次いで未反応のＣｏ膜９を除去した後、ＳｉＨ
4雰囲気１３で第２の熱処理を施してＳｉリッチな金属
シリサイド層１４を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し特に露出したシリコン部分上に、シリ
サイド層を形成するものに関する。
の製造方法に関し特に露出したシリコン部分上に、シリ
サイド層を形成するものに関する。
【０００２】
【従来の技術】近年、ＬＳＩの高集積化に伴って、配線
層と拡散層との接続部のコンタクト抵抗の低減や、低抵
抗のゲート、ソース、ドレイン形成のため、露出したシ
リコン部分上にシリサイド層を自己整合的に形成するサ
リサイド技術は、重要な技術の一つである。
層と拡散層との接続部のコンタクト抵抗の低減や、低抵
抗のゲート、ソース、ドレイン形成のため、露出したシ
リコン部分上にシリサイド層を自己整合的に形成するサ
リサイド技術は、重要な技術の一つである。
【０００３】図５は従来のサリサイド構造の半導体装置
の製造方法である。まず、Ｐ型の単結晶シリコンから成
る半導体基板１（以下、基板と称す）に、素子分離用絶
縁膜としての素子分離用シリコン酸化膜２を形成後、ゲ
ート酸化膜３を例えば１０〜２０ｎｍの膜厚に形成し、
その上にゲート電極４となるポリシリコン膜を堆積し
て、ゲート酸化膜３およびその上のゲート電極４をパタ
ーニングする。続いてイオン注入法により、例えばＰ濃
度が１０18／ｃｍ3程度の低濃度にドープされたｎ-拡散
領域５（以下、ＬＤＤ領域と称す）を、ゲート電極４下
の両側の基板１に形成し、次いで、ゲート電極４側壁に
絶縁膜サイドウォールとしてのシリコン酸化膜から成る
サイドウォール６を例えば０．２〜０．３μｍの幅に形
成後、再びイオン注入法により、例えば、Ａｓ濃度が１
０20／ｃｍ3程度の高濃度にドープされたｎ+拡散領域７
（以下、ソース・ドレイン領域と称す）を０．１μｍ程
度の深さに形成する（図５（ａ））。
の製造方法である。まず、Ｐ型の単結晶シリコンから成
る半導体基板１（以下、基板と称す）に、素子分離用絶
縁膜としての素子分離用シリコン酸化膜２を形成後、ゲ
ート酸化膜３を例えば１０〜２０ｎｍの膜厚に形成し、
その上にゲート電極４となるポリシリコン膜を堆積し
て、ゲート酸化膜３およびその上のゲート電極４をパタ
ーニングする。続いてイオン注入法により、例えばＰ濃
度が１０18／ｃｍ3程度の低濃度にドープされたｎ-拡散
領域５（以下、ＬＤＤ領域と称す）を、ゲート電極４下
の両側の基板１に形成し、次いで、ゲート電極４側壁に
絶縁膜サイドウォールとしてのシリコン酸化膜から成る
サイドウォール６を例えば０．２〜０．３μｍの幅に形
成後、再びイオン注入法により、例えば、Ａｓ濃度が１
０20／ｃｍ3程度の高濃度にドープされたｎ+拡散領域７
（以下、ソース・ドレイン領域と称す）を０．１μｍ程
度の深さに形成する（図５（ａ））。
【０００４】次に、基板１上の全面に、スパッタ法によ
り金属膜としてのＣｏ膜８を２０〜５０ｎｍの膜厚に堆
積する（図５（ｂ））。次に、ランプアニール法によ
り、アニール温度を４００〜５００℃、処理時間を数十
秒、ＡｒまたはＮ2雰囲気中で、基板１に第１の熱処理
を行う。これにより、Ｃｏ膜８のＣｏと基板１のＳｉと
が反応してゲート電極４およびソース・ドレイン領域７
上にのみ、Ｃｏ2ＳｉのようなＣｏリッチな金属シリサ
イド膜９が形成される。このとき反応に使われるＳｉの
厚さはせいぜいＣｏ膜８の膜厚と同程度である（図５
（ｃ））。
り金属膜としてのＣｏ膜８を２０〜５０ｎｍの膜厚に堆
積する（図５（ｂ））。次に、ランプアニール法によ
り、アニール温度を４００〜５００℃、処理時間を数十
秒、ＡｒまたはＮ2雰囲気中で、基板１に第１の熱処理
を行う。これにより、Ｃｏ膜８のＣｏと基板１のＳｉと
が反応してゲート電極４およびソース・ドレイン領域７
上にのみ、Ｃｏ2ＳｉのようなＣｏリッチな金属シリサ
イド膜９が形成される。このとき反応に使われるＳｉの
厚さはせいぜいＣｏ膜８の膜厚と同程度である（図５
（ｃ））。
【０００５】次に、未反応のＣｏ膜８を例えば、塩酸と
過酸化水素水の混合液等によりエッチング除去する（図
５（ｄ））。次に、再びランプアニール法により、アニ
ール温度を６５０℃以上、例えば７００℃、処理時間を
数十秒として基板１に第２の熱処理を行う。これによ
り、第１の熱処理で形成されたＣｏリッチな金属シリサ
イド膜９が変化し、低抵抗なＣｏＳｉ2などの金属シリ
サイド層１０を形成する（図５（ｅ））。この後、所定
の処理を施して半導体装置を完成する。
過酸化水素水の混合液等によりエッチング除去する（図
５（ｄ））。次に、再びランプアニール法により、アニ
ール温度を６５０℃以上、例えば７００℃、処理時間を
数十秒として基板１に第２の熱処理を行う。これによ
り、第１の熱処理で形成されたＣｏリッチな金属シリサ
イド膜９が変化し、低抵抗なＣｏＳｉ2などの金属シリ
サイド層１０を形成する（図５（ｅ））。この後、所定
の処理を施して半導体装置を完成する。
【０００６】上記の様に、第１および第２の２回の熱処
理によって金属シリサイド層１０を形成するが、その理
由については特公平３−６７３３４号公報に示される様
に、最初から６５０℃以上の高温で熱処理を施すと、拡
散領域５、７中のＳｉが、サイドウォール６をはい上が
ってゲート電極４と拡散領域５、７をつなげてショート
する為である。
理によって金属シリサイド層１０を形成するが、その理
由については特公平３−６７３３４号公報に示される様
に、最初から６５０℃以上の高温で熱処理を施すと、拡
散領域５、７中のＳｉが、サイドウォール６をはい上が
ってゲート電極４と拡散領域５、７をつなげてショート
する為である。
【０００７】
【発明が解決しようとする課題】上記の様な従来の方法
では、金属シリサイド層１０形成のためのＳｉは全て基
板１から消費される。第１の熱処理の際、Ｓｉの消費量
はＣｏ膜８の膜厚（２０〜５０ｎｍ）と同程度の厚さで
あるが、第２の熱処理ではＳｉの消費量が多く、また金
属シリサイド層１０の膜厚の変動が大きいため、図６に
示すＡの様に、ソース・ドレイン領域７が侵食されて薄
くなり、０．０１μｍ以下となることもあった。このた
め接合部での耐圧がなくなりリーク電流が増大する等接
合が破壊されるという問題があった。
では、金属シリサイド層１０形成のためのＳｉは全て基
板１から消費される。第１の熱処理の際、Ｓｉの消費量
はＣｏ膜８の膜厚（２０〜５０ｎｍ）と同程度の厚さで
あるが、第２の熱処理ではＳｉの消費量が多く、また金
属シリサイド層１０の膜厚の変動が大きいため、図６に
示すＡの様に、ソース・ドレイン領域７が侵食されて薄
くなり、０．０１μｍ以下となることもあった。このた
め接合部での耐圧がなくなりリーク電流が増大する等接
合が破壊されるという問題があった。
【０００８】このような接合破壊の問題を回避する為、
予め接合深さをより深く形成する事はショートチャネル
効果が生じる為、望ましくない。浅い接合のまま、接合
破壊を回避する方法は、従来から以下に示すものが考え
られており、図７を用いて説明する。特開昭６４−４７
０５０号公報に示す様に、先に示した第１の熱処理後、
未反応のＣｏ膜８を除去し（図５（ａ）〜図５（ｄ）参
照）、次いで、基板１上の全面にポリシリコン膜１１を
堆積し（図７（ａ））、続いて再び熱処理を施すことに
より、第１の熱処理で形成されたＣｏリッチな金属シリ
サイド膜９が変化し、低抵抗なＣｏＳｉ2などの金属シ
リサイド層１２を形成する。このとき反応に使われるＳ
ｉは下層の基板１と、上層のポリシリコン膜１１との両
方から供給される（図７（ｂ））。その後、未反応のポ
リシリコン膜１１をドライエッチングにより除去し（図
７（ｃ））、所定の処理を施して半導体装置を完成す
る。
予め接合深さをより深く形成する事はショートチャネル
効果が生じる為、望ましくない。浅い接合のまま、接合
破壊を回避する方法は、従来から以下に示すものが考え
られており、図７を用いて説明する。特開昭６４−４７
０５０号公報に示す様に、先に示した第１の熱処理後、
未反応のＣｏ膜８を除去し（図５（ａ）〜図５（ｄ）参
照）、次いで、基板１上の全面にポリシリコン膜１１を
堆積し（図７（ａ））、続いて再び熱処理を施すことに
より、第１の熱処理で形成されたＣｏリッチな金属シリ
サイド膜９が変化し、低抵抗なＣｏＳｉ2などの金属シ
リサイド層１２を形成する。このとき反応に使われるＳ
ｉは下層の基板１と、上層のポリシリコン膜１１との両
方から供給される（図７（ｂ））。その後、未反応のポ
リシリコン膜１１をドライエッチングにより除去し（図
７（ｃ））、所定の処理を施して半導体装置を完成す
る。
【０００９】この様な製造方法では、金属シリサイド層
１２形成のためのＳｉは、２回目の熱処理時にポリシリ
コン膜１１からも供給され、基板１側のＳｉの消費量は
その分低減する。このためソース・ドレイン領域７にお
ける接合破壊の防止には効果のあるものである。
１２形成のためのＳｉは、２回目の熱処理時にポリシリ
コン膜１１からも供給され、基板１側のＳｉの消費量は
その分低減する。このためソース・ドレイン領域７にお
ける接合破壊の防止には効果のあるものである。
【００１０】しかしながら、後工程で未反応のものを除
去するポリシリコン膜１１を形成する為、工程が繁雑と
なる。また、ポリシリコン膜１１を除去する際に、下層
の金属シリサイド層１２とのエッチングの選択比が小さ
くオーバーエッチングになり易い等製造上の問題があっ
た。
去するポリシリコン膜１１を形成する為、工程が繁雑と
なる。また、ポリシリコン膜１１を除去する際に、下層
の金属シリサイド層１２とのエッチングの選択比が小さ
くオーバーエッチングになり易い等製造上の問題があっ
た。
【００１１】この発明は上記の様な問題点を解決する為
になされたもので、サリサイド構造の半導体装置を、接
合を破壊することなく、容易に信頼性良く製造すること
を目的とする。更に、配線抵抗の安定した信頼性の高い
半導体装置を得ることを目的とする。
になされたもので、サリサイド構造の半導体装置を、接
合を破壊することなく、容易に信頼性良く製造すること
を目的とする。更に、配線抵抗の安定した信頼性の高い
半導体装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置の製造方法は、露出したシリコン部分
を含む半導体基板上の全面に金属膜を堆積する工程と、
次いで第１の熱処理を行い、上記露出したシリコン部分
上に上記金属膜を反応させた金属リッチな金属シリサイ
ド膜を形成する工程と、次いで未反応の上記金属膜を除
去する工程と、次いでシラン系ガス雰囲気において第２
の熱処理を行い、上記金属リッチな金属シリサイド膜を
シリコンリッチな金属シリサイド層に変成させる工程と
を含むものである。
記載の半導体装置の製造方法は、露出したシリコン部分
を含む半導体基板上の全面に金属膜を堆積する工程と、
次いで第１の熱処理を行い、上記露出したシリコン部分
上に上記金属膜を反応させた金属リッチな金属シリサイ
ド膜を形成する工程と、次いで未反応の上記金属膜を除
去する工程と、次いでシラン系ガス雰囲気において第２
の熱処理を行い、上記金属リッチな金属シリサイド膜を
シリコンリッチな金属シリサイド層に変成させる工程と
を含むものである。
【００１３】この発明に係る請求項２記載の半導体装置
の製造方法は、第２の熱処理を、第１の熱処理よりも高
い温度で、かつ半導体基板に形成された絶縁膜上にポリ
シリコン膜が形成されない温度で行うものである。
の製造方法は、第２の熱処理を、第１の熱処理よりも高
い温度で、かつ半導体基板に形成された絶縁膜上にポリ
シリコン膜が形成されない温度で行うものである。
【００１４】この発明に係る請求項３記載の半導体装置
の製造方法は、第２の熱処理を、シラン系ガス雰囲気に
塩素を含むガスを導入して行うものである。
の製造方法は、第２の熱処理を、シラン系ガス雰囲気に
塩素を含むガスを導入して行うものである。
【００１５】この発明に係る請求項４記載の半導体装置
の製造方法は、第２の熱処理の後、更に第３の熱処理
を、第２の熱処理よりも高温で短時間行い、金属シリサ
イド層を更に低抵抗化させるものである。
の製造方法は、第２の熱処理の後、更に第３の熱処理
を、第２の熱処理よりも高温で短時間行い、金属シリサ
イド層を更に低抵抗化させるものである。
【００１６】この発明に係る請求項５記載の半導体装置
の製造方法は、露出したシリコン部分を含む半導体基板
上の全面に金属膜を堆積する工程と、次いで第１の熱処
理を行い、上記露出したシリコン部分上に上記金属膜を
反応させた金属リッチな金属シリサイド膜を形成する工
程と、次いで未反応の上記金属膜を除去する工程と、次
いで全面に上記金属膜とは異なる種類の金属によるシリ
コンリッチな第２の金属シリサイド膜を形成する工程
と、次いで第２の熱処理を行い上記金属リッチな金属シ
リサイド膜をシリコンリッチな金属シリサイド層に変成
させる工程と、次いで不要な第２の金属シリサイド膜を
除去する工程とを含むものである。
の製造方法は、露出したシリコン部分を含む半導体基板
上の全面に金属膜を堆積する工程と、次いで第１の熱処
理を行い、上記露出したシリコン部分上に上記金属膜を
反応させた金属リッチな金属シリサイド膜を形成する工
程と、次いで未反応の上記金属膜を除去する工程と、次
いで全面に上記金属膜とは異なる種類の金属によるシリ
コンリッチな第２の金属シリサイド膜を形成する工程
と、次いで第２の熱処理を行い上記金属リッチな金属シ
リサイド膜をシリコンリッチな金属シリサイド層に変成
させる工程と、次いで不要な第２の金属シリサイド膜を
除去する工程とを含むものである。
【００１７】この発明に係る請求項６記載の半導体装置
の製造方法は、第２の熱処理後、第２の金属シリサイド
膜をパターニングして金属シリサイド配線層を形成する
工程を含むものである。
の製造方法は、第２の熱処理後、第２の金属シリサイド
膜をパターニングして金属シリサイド配線層を形成する
工程を含むものである。
【００１８】この発明に係る請求項７記載の半導体装置
の製造方法は、半導体基板上に、素子分離用絶縁膜、ゲ
ート酸化膜、ゲート電極、ＬＤＤ領域、絶縁膜サイドウ
ォールおよびソース・ドレイン領域を順次形成する工程
と、その後上記ソース・ドレイン領域上または、上記ソ
ース・ドレイン領域上とゲート電極上とに自己整合的に
金属シリサイド層を形成する工程とを含むものである。
の製造方法は、半導体基板上に、素子分離用絶縁膜、ゲ
ート酸化膜、ゲート電極、ＬＤＤ領域、絶縁膜サイドウ
ォールおよびソース・ドレイン領域を順次形成する工程
と、その後上記ソース・ドレイン領域上または、上記ソ
ース・ドレイン領域上とゲート電極上とに自己整合的に
金属シリサイド層を形成する工程とを含むものである。
【００１９】この発明に係る請求項８記載の半導体装置
の製造方法は、半導体基板上に、素子分離用絶縁膜を形
成後、コレクタ、ベース、エミッタとなるそれぞれの拡
散層およびそれらの電極取り出し部を形成する工程と、
その後上記電極取り出し部上に自己整合的に金属シリサ
イド層を形成する工程とを含むものである。
の製造方法は、半導体基板上に、素子分離用絶縁膜を形
成後、コレクタ、ベース、エミッタとなるそれぞれの拡
散層およびそれらの電極取り出し部を形成する工程と、
その後上記電極取り出し部上に自己整合的に金属シリサ
イド層を形成する工程とを含むものである。
【００２０】この発明に係る請求項９記載の半導体装置
は、金属シリサイド層とは異なる種類の金属による金属
シリサイド配線層が、局部配線として上記金属シリサイ
ド層に接続され、しかもこの金属シリサイド配線層中の
Ｓｉの量が化学量論組成とほぼ等しいものである。
は、金属シリサイド層とは異なる種類の金属による金属
シリサイド配線層が、局部配線として上記金属シリサイ
ド層に接続され、しかもこの金属シリサイド配線層中の
Ｓｉの量が化学量論組成とほぼ等しいものである。
【００２１】この発明に係る請求項１０記載の半導体装
置は、ソース・ドレイン領域上、または、上記ソース・
ドレイン領域上とゲート電極上とに金属シリサイド層が
形成されたものである。
置は、ソース・ドレイン領域上、または、上記ソース・
ドレイン領域上とゲート電極上とに金属シリサイド層が
形成されたものである。
【００２２】この発明に係る請求項１１記載の半導体装
置は、半導体基板上にコレクタ、ベース、エミッタとな
るそれぞれの拡散層およびそれらの電極取り出し部を有
し、この電極取り出し部上に金属シリサイド層が形成さ
れたものである。
置は、半導体基板上にコレクタ、ベース、エミッタとな
るそれぞれの拡散層およびそれらの電極取り出し部を有
し、この電極取り出し部上に金属シリサイド層が形成さ
れたものである。
【００２３】
【作用】上記の様にこの発明によると、第１の熱処理を
行って金属リッチな金属シリサイド膜を形成し、未反応
の金属膜を除去した後、第２の熱処理をシラン系ガス雰
囲気で行う。この第２の熱処理により上記金属リッチな
金属シリサイド膜がシリコンリッチな金属シリサイド層
に変化するが、その反応に消費されるＳｉは、金属シリ
サイド膜下層の基板からだけでなくシラン系ガスからも
供給される。このためＳｉの消費による基板の侵食が低
減し接合破壊が防止される。また、第２の熱処理前後に
膜の形成や除去等の繁雑な工程を必要とせず容易に信頼
性良く、自己整合的に金属シリサイド層が形成できる。
行って金属リッチな金属シリサイド膜を形成し、未反応
の金属膜を除去した後、第２の熱処理をシラン系ガス雰
囲気で行う。この第２の熱処理により上記金属リッチな
金属シリサイド膜がシリコンリッチな金属シリサイド層
に変化するが、その反応に消費されるＳｉは、金属シリ
サイド膜下層の基板からだけでなくシラン系ガスからも
供給される。このためＳｉの消費による基板の侵食が低
減し接合破壊が防止される。また、第２の熱処理前後に
膜の形成や除去等の繁雑な工程を必要とせず容易に信頼
性良く、自己整合的に金属シリサイド層が形成できる。
【００２４】また、第２の熱処理を、第１の熱処理より
も高い温度で、かつ絶縁膜上にポリシリコン膜が形成さ
れない温度で行うため、シラン系ガス雰囲気での熱処理
であっても、絶縁膜上にポリシリコン膜が形成されて絶
縁性を劣化させたりすることなく、シラン系ガスは金属
シリサイド膜上のみで反応し、自己整合的に金属シリサ
イド層を形成する。
も高い温度で、かつ絶縁膜上にポリシリコン膜が形成さ
れない温度で行うため、シラン系ガス雰囲気での熱処理
であっても、絶縁膜上にポリシリコン膜が形成されて絶
縁性を劣化させたりすることなく、シラン系ガスは金属
シリサイド膜上のみで反応し、自己整合的に金属シリサ
イド層を形成する。
【００２５】また、第２の熱処理を、シラン系ガス雰囲
気に塩素を含むガスを導入して行うため、塩素の働きに
より絶縁膜上にポリシリコン膜が形成されるのを防止
し、熱処理条件等のプロセスのマージンが広がり信頼性
が向上する。
気に塩素を含むガスを導入して行うため、塩素の働きに
より絶縁膜上にポリシリコン膜が形成されるのを防止
し、熱処理条件等のプロセスのマージンが広がり信頼性
が向上する。
【００２６】また、第２の熱処理の後、さらに第３の熱
処理を行うことにより、金属シリサイド層を更に低抵抗
で安定なものにする。この第３の熱処理では、第２の熱
処理のようにポリシリコン膜形成の可能性がないため、
高温で短時間の処理で十分効果がある。
処理を行うことにより、金属シリサイド層を更に低抵抗
で安定なものにする。この第３の熱処理では、第２の熱
処理のようにポリシリコン膜形成の可能性がないため、
高温で短時間の処理で十分効果がある。
【００２７】さらに、この発明によると、第１の熱処理
を行って金属リッチな金属シリサイド膜を形成し、未反
応の金属膜を除去した後、全面に、上記金属膜とは異な
る種類の金属によるシリコンリッチな第２の金属シリサ
イド膜を形成して第２の熱処理を行う。この第２の熱処
理により上記金属リッチな金属シリサイド膜がシリコン
リッチな金属シリサイド層に変化するが、その反応に消
費されるＳｉは、金属シリサイド膜下層の基板からだけ
でなく、上層の第２の金属シリサイド膜からも供給され
る。このためＳｉの消費による基板の侵食が低減し接合
破壊が防止される。また反応に用いられた第２の金属シ
リサイド膜は、後工程で除去する際、下地の金属シリサ
イド層とのエッチング選択比が大きいため、オーバーエ
ッチング等の問題がなく製造工程が容易で信頼性が向上
する。
を行って金属リッチな金属シリサイド膜を形成し、未反
応の金属膜を除去した後、全面に、上記金属膜とは異な
る種類の金属によるシリコンリッチな第２の金属シリサ
イド膜を形成して第２の熱処理を行う。この第２の熱処
理により上記金属リッチな金属シリサイド膜がシリコン
リッチな金属シリサイド層に変化するが、その反応に消
費されるＳｉは、金属シリサイド膜下層の基板からだけ
でなく、上層の第２の金属シリサイド膜からも供給され
る。このためＳｉの消費による基板の侵食が低減し接合
破壊が防止される。また反応に用いられた第２の金属シ
リサイド膜は、後工程で除去する際、下地の金属シリサ
イド層とのエッチング選択比が大きいため、オーバーエ
ッチング等の問題がなく製造工程が容易で信頼性が向上
する。
【００２８】また、第２の熱処理の反応に用いられた第
２の金属シリサイド膜を、パターニングして金属シリサ
イド配線層として用いるため、製造工程が簡便で容易で
あるとともに、第２の金属シリサイド膜は第２の熱処理
の際にＳｉを供給しているために化学量論組成を越える
余分なＳｉがほとんどなく、金属シリサイド配線層中の
Ｓｉ析出の発生が防止され、配線の信頼性が向上する。
２の金属シリサイド膜を、パターニングして金属シリサ
イド配線層として用いるため、製造工程が簡便で容易で
あるとともに、第２の金属シリサイド膜は第２の熱処理
の際にＳｉを供給しているために化学量論組成を越える
余分なＳｉがほとんどなく、金属シリサイド配線層中の
Ｓｉ析出の発生が防止され、配線の信頼性が向上する。
【００２９】さらにまた、この発明による金属シリサイ
ド層形成の方法をＭＯＳ型半導体装置に適用するため、
サリサイド構造のＭＯＳ型半導体装置の接合破壊を防止
して、容易に信頼性良く製造できる。
ド層形成の方法をＭＯＳ型半導体装置に適用するため、
サリサイド構造のＭＯＳ型半導体装置の接合破壊を防止
して、容易に信頼性良く製造できる。
【００３０】また、この発明による金属シリサイド層形
成の方法をＢｉｐ型半導体装置に適用するため、サリサ
イド構造のＢｉｐ型半導体装置の接合破壊を防止して、
容易に信頼性良く製造できる。
成の方法をＢｉｐ型半導体装置に適用するため、サリサ
イド構造のＢｉｐ型半導体装置の接合破壊を防止して、
容易に信頼性良く製造できる。
【００３１】また、この発明によると、局部配線として
形成された金属シリサイド配線層中のＳｉの量が化学量
論組成とほぼ等しいため、金属シリサイド配線層中に余
分なＳｉがなくＳｉ析出の発生が防止されて配線抵抗の
安定した信頼性の高い半導体装置が得られる。
形成された金属シリサイド配線層中のＳｉの量が化学量
論組成とほぼ等しいため、金属シリサイド配線層中に余
分なＳｉがなくＳｉ析出の発生が防止されて配線抵抗の
安定した信頼性の高い半導体装置が得られる。
【００３２】また、この発明による金属シリサイド配線
層を、サリサイド構造のＭＯＳ型半導体装置に適用する
ため、金属シリサイド配線層中のＳｉ析出が防止され、
配線抵抗の安定した信頼性の高い、サリサイド構造のＭ
ＯＳ型半導体装置が得られる。
層を、サリサイド構造のＭＯＳ型半導体装置に適用する
ため、金属シリサイド配線層中のＳｉ析出が防止され、
配線抵抗の安定した信頼性の高い、サリサイド構造のＭ
ＯＳ型半導体装置が得られる。
【００３３】また、この発明による金属シリサイド配線
層を、サリサイド構造のＢｉｐ型半導体装置に適用する
ため、金属シリサイド配線層中のＳｉ析出が防止され、
配線抵抗の安定した信頼性の高い、サリサイド構造のＢ
ｉｐ型半導体装置が得られる。
層を、サリサイド構造のＢｉｐ型半導体装置に適用する
ため、金属シリサイド配線層中のＳｉ析出が防止され、
配線抵抗の安定した信頼性の高い、サリサイド構造のＢ
ｉｐ型半導体装置が得られる。
【００３４】
実施例１．以下、この発明の実施例を図について説明す
る。なお、従来の技術と重複する箇所は適宜その説明を
省略する。図１は、この発明の実施例１による半導体装
置の製造方法を示す断面図である。まず、従来のものと
同様に、基板１に素子分離用シリコン酸化膜２を形成
後、ゲート酸化膜３、ゲート電極４、ＬＤＤ領域５、サ
イドウォール６およびソース・ドレイン領域７を順次形
成し、この後、全面にＣｏ膜８を堆積後、従来のものと
同様に第１の熱処理を施してＣｏリッチな金属シリサイ
ド膜９を形成し、未反応のＣｏ膜８を除去する（図５
（ａ）〜図５（ｄ）参照）。
る。なお、従来の技術と重複する箇所は適宜その説明を
省略する。図１は、この発明の実施例１による半導体装
置の製造方法を示す断面図である。まず、従来のものと
同様に、基板１に素子分離用シリコン酸化膜２を形成
後、ゲート酸化膜３、ゲート電極４、ＬＤＤ領域５、サ
イドウォール６およびソース・ドレイン領域７を順次形
成し、この後、全面にＣｏ膜８を堆積後、従来のものと
同様に第１の熱処理を施してＣｏリッチな金属シリサイ
ド膜９を形成し、未反応のＣｏ膜８を除去する（図５
（ａ）〜図５（ｄ）参照）。
【００３５】次に、ランプアニール法により、基板１に
第２の熱処理をシラン系ガス雰囲気としてのＳｉＨ4雰
囲気１３中で行う。処理条件は、アニール温度を５６０
〜６００℃、ＳｉＨ4流量を数百ｓｃｃｍ（例えば２０
０ｓｃｃｍ）、Ａｒ流量を数ｓｌｍ（例えば４ｓｌ
ｍ）、圧力を数〜数十Ｔｏｒｒ（例えば５Ｔｏｒｒ）、
処理時間を約１時間に設定する（図１（ａ））。これに
より、第１の熱処理で形成されたＣｏリッチな金属シリ
サイド膜９が変化し、低抵抗なＣｏＳｉ2などのＳｉリ
ッチな金属シリサイド層１４をゲート電極４およびソー
ス・ドレイン領域７上に形成する（図１（ｂ））。この
後、所定の処理を施して半導体装置を完成する。
第２の熱処理をシラン系ガス雰囲気としてのＳｉＨ4雰
囲気１３中で行う。処理条件は、アニール温度を５６０
〜６００℃、ＳｉＨ4流量を数百ｓｃｃｍ（例えば２０
０ｓｃｃｍ）、Ａｒ流量を数ｓｌｍ（例えば４ｓｌ
ｍ）、圧力を数〜数十Ｔｏｒｒ（例えば５Ｔｏｒｒ）、
処理時間を約１時間に設定する（図１（ａ））。これに
より、第１の熱処理で形成されたＣｏリッチな金属シリ
サイド膜９が変化し、低抵抗なＣｏＳｉ2などのＳｉリ
ッチな金属シリサイド層１４をゲート電極４およびソー
ス・ドレイン領域７上に形成する（図１（ｂ））。この
後、所定の処理を施して半導体装置を完成する。
【００３６】上記実施例１では第２の熱処理をＳｉＨ4
雰囲気１３中で行うため、シリサイド層１４形成に必要
なＳｉは、下層の基板１からだけでなく、ＳｉＨ4ガス
からも供給される。例えば、「吸着」慶伊富長著、共立
全書ｐ５８〜に示す様に、金属、特に遷移金属表面に
は、一般に触媒作用があり、すなわち、気体分子を化学
吸着し、分子を分解する作用がある。このため、上記実
施例１の第２の熱処理において、Ｃｏリッチな金属シリ
サイド膜９上でＳｉＨ4は吸着しかつ分解し易く、従っ
て金属シリサイド膜９はＳｉとさらに反応する。一方、
シリコン酸化膜２およびサイドウォール６上では、金属
表面のような触媒作用はないが、６５０℃程度以上とな
るとこれらの表面にポリシリコン膜が形成され易く絶縁
性が劣化するため、ポリシリコン膜が形成されない低温
で、金属シリサイド層１４の低抵抗値が減少して安定化
するのに十分な時間（１時間程度）、熱処理を行う。
雰囲気１３中で行うため、シリサイド層１４形成に必要
なＳｉは、下層の基板１からだけでなく、ＳｉＨ4ガス
からも供給される。例えば、「吸着」慶伊富長著、共立
全書ｐ５８〜に示す様に、金属、特に遷移金属表面に
は、一般に触媒作用があり、すなわち、気体分子を化学
吸着し、分子を分解する作用がある。このため、上記実
施例１の第２の熱処理において、Ｃｏリッチな金属シリ
サイド膜９上でＳｉＨ4は吸着しかつ分解し易く、従っ
て金属シリサイド膜９はＳｉとさらに反応する。一方、
シリコン酸化膜２およびサイドウォール６上では、金属
表面のような触媒作用はないが、６５０℃程度以上とな
るとこれらの表面にポリシリコン膜が形成され易く絶縁
性が劣化するため、ポリシリコン膜が形成されない低温
で、金属シリサイド層１４の低抵抗値が減少して安定化
するのに十分な時間（１時間程度）、熱処理を行う。
【００３７】この第２の熱処理において、金属シリサイ
ド層１４形成のためのＳｉ消費量は、基板１とＳｉＨ4
ガスとでほぼ同量であり、例えば、形成時のＣｏ膜８の
膜厚を約２０ｎｍとすると、基板１から約２５ｎｍの厚
さでＳｉが消費される。前工程の第１の熱処理での基板
１のＳｉ消費量はＣｏ膜８の膜厚と同程度であるため、
基板１の侵食は４５ｎｍ程度となり約０．１μｍの深さ
に形成されたソース・ドレイン領域７での接合は破壊さ
れない。このとき金属シリサイド層１４は約７０ｎｍの
厚さとなる。この様に、第２の熱処理をＳｉＨ4雰囲気
１３中で行うため、Ｃｏリッチな金属シリサイド膜９か
らシリコンリッチで低抵抗な金属シリサイド層１４への
反応に必要なＳｉは、ＳｉＨ4ガスと基板１との双方か
ら供給され、基板１のＳｉ消費量は低減され、接合破壊
は防止される。
ド層１４形成のためのＳｉ消費量は、基板１とＳｉＨ4
ガスとでほぼ同量であり、例えば、形成時のＣｏ膜８の
膜厚を約２０ｎｍとすると、基板１から約２５ｎｍの厚
さでＳｉが消費される。前工程の第１の熱処理での基板
１のＳｉ消費量はＣｏ膜８の膜厚と同程度であるため、
基板１の侵食は４５ｎｍ程度となり約０．１μｍの深さ
に形成されたソース・ドレイン領域７での接合は破壊さ
れない。このとき金属シリサイド層１４は約７０ｎｍの
厚さとなる。この様に、第２の熱処理をＳｉＨ4雰囲気
１３中で行うため、Ｃｏリッチな金属シリサイド膜９か
らシリコンリッチで低抵抗な金属シリサイド層１４への
反応に必要なＳｉは、ＳｉＨ4ガスと基板１との双方か
ら供給され、基板１のＳｉ消費量は低減され、接合破壊
は防止される。
【００３８】また、ポリシリコン膜１１を金属シリサイ
ド膜９上に形成して第２の熱処理を行い、更に未反応の
ポリシリコン膜１１を除去する。従来の接合破壊回避方
法の様な繁雑な工程を含まず、容易に信頼性良くサリサ
イド構造の半導体装置を得ることができる。
ド膜９上に形成して第２の熱処理を行い、更に未反応の
ポリシリコン膜１１を除去する。従来の接合破壊回避方
法の様な繁雑な工程を含まず、容易に信頼性良くサリサ
イド構造の半導体装置を得ることができる。
【００３９】なお、上記実施例１では金属シリサイド層
１４形成の為２回の熱処理を施したが、ＳｉＨ4雰囲気
１３中の第２の熱処理の後、続いてＡｒまたはＮ2雰囲
気中で６５０℃以上（例えば７００℃）で数十秒のラン
プアニール法による第３の熱処理を施しても良い。これ
により、金属シリサイド層１４の抵抗値は更に減少して
安定化する。この第３の熱処理では、ポリシリコン膜形
成等の問題がないため、第２の熱処理よりも高温に短時
間で処理できる。
１４形成の為２回の熱処理を施したが、ＳｉＨ4雰囲気
１３中の第２の熱処理の後、続いてＡｒまたはＮ2雰囲
気中で６５０℃以上（例えば７００℃）で数十秒のラン
プアニール法による第３の熱処理を施しても良い。これ
により、金属シリサイド層１４の抵抗値は更に減少して
安定化する。この第３の熱処理では、ポリシリコン膜形
成等の問題がないため、第２の熱処理よりも高温に短時
間で処理できる。
【００４０】また、上記実施例１では第２の熱処理にＳ
ｉＨ4ガスを用いたが、Ｓｉ2Ｈ6等の高次シランや、Ｓ
ｉＨ2Ｃｌ2、ＳｉＨＦ3等のシリコンと水素又はシリコ
ンと水素とハロゲンとの化合物ガス、又はこれらの混合
ガス、例えばＳｉＨ4とＳｉＨ2Ｃｌ2との混合ガスでも
同様の効果が得られる。さらに、上記の様なシラン系ガ
スにシランの数％の量の塩素を含むガスを混合させても
良い。シリコン酸化膜２やサイドウォール６上に塩素が
付着することにより、これらの上にポリシリコン膜が形
成されるのを防止するため、温度や圧力等のプロセスマ
ージンが広がり、プロセスの信頼性が向上する。
ｉＨ4ガスを用いたが、Ｓｉ2Ｈ6等の高次シランや、Ｓ
ｉＨ2Ｃｌ2、ＳｉＨＦ3等のシリコンと水素又はシリコ
ンと水素とハロゲンとの化合物ガス、又はこれらの混合
ガス、例えばＳｉＨ4とＳｉＨ2Ｃｌ2との混合ガスでも
同様の効果が得られる。さらに、上記の様なシラン系ガ
スにシランの数％の量の塩素を含むガスを混合させても
良い。シリコン酸化膜２やサイドウォール６上に塩素が
付着することにより、これらの上にポリシリコン膜が形
成されるのを防止するため、温度や圧力等のプロセスマ
ージンが広がり、プロセスの信頼性が向上する。
【００４１】また、上記実施例１では、金属膜としてＣ
ｏ膜８の例を示したが、その他、Ｎｉ、Ｐｔ、Ｗ、Ｍ
ｏ、Ｔｉ、Ｔａ等の遷移金属、または、これらの組み合
わせから成る合金や積層膜であっても良い。
ｏ膜８の例を示したが、その他、Ｎｉ、Ｐｔ、Ｗ、Ｍ
ｏ、Ｔｉ、Ｔａ等の遷移金属、または、これらの組み合
わせから成る合金や積層膜であっても良い。
【００４２】実施例２．次に、この発明の実施例２によ
る半導体装置の製造方法を図２に基づいて以下に示す。
まず、上記従来のものおよび実施例１のものと同様に、
ＬＤＤ構造のｎＭＯＳトランジスタを形成後、全面にＣ
ｏ膜８を堆積して第１の熱処理を施し、Ｃｏリッチな金
属シリサイド膜９を形成後、未反応のＣｏ膜８を除去す
る（図５（ａ）〜図５（ｄ）参照）。
る半導体装置の製造方法を図２に基づいて以下に示す。
まず、上記従来のものおよび実施例１のものと同様に、
ＬＤＤ構造のｎＭＯＳトランジスタを形成後、全面にＣ
ｏ膜８を堆積して第１の熱処理を施し、Ｃｏリッチな金
属シリサイド膜９を形成後、未反応のＣｏ膜８を除去す
る（図５（ａ）〜図５（ｄ）参照）。
【００４３】次に、基板１上の全面に、例えばＣＶＤ法
によりＣｏ膜８とは異なる金属の第２の金属シリサイド
膜としてＴｉシリサイド膜１５を０．０３〜０．１μｍ
程度の膜厚に形成する。このとき用いるＴｉシリサイド
膜１５はアモルファス状態で、Ｔｉ原子１ヶに対してＳ
ｉ原子１〜３ヶのＳｉリッチな組成とする（図２
（ａ））。次に、ランプアニール法により、アニール温
度を６５０℃以上、例えば９００℃、処理時間数十秒
で、基板１に第２の熱処理を施す。これによりＣｏリッ
チな金属シリサイド膜９は、上層のＳｉリッチなＴｉシ
リサイド膜１５と下層の基板１との双方からＳｉの供給
を受けて変化し、ＣｏＳｉ2などの低抵抗でＳｉリッチ
な金属シリサイド層１６をゲート電極４およびソース・
ドレイン領域７上に形成する。このときＴｉシリサイド
膜１５はアモルファス状態から反応を進め低抵抗なＴｉ
Ｓｉ2となる（図２（ｂ））。次にＴｉシリサイド膜１
５をパターニングして金属シリサイド配線層としてのＴ
ｉＳｉ2配線層１５ａを形成する（図２（ｃ））。この
後、所定の処理を施して半導体装置を得る。
によりＣｏ膜８とは異なる金属の第２の金属シリサイド
膜としてＴｉシリサイド膜１５を０．０３〜０．１μｍ
程度の膜厚に形成する。このとき用いるＴｉシリサイド
膜１５はアモルファス状態で、Ｔｉ原子１ヶに対してＳ
ｉ原子１〜３ヶのＳｉリッチな組成とする（図２
（ａ））。次に、ランプアニール法により、アニール温
度を６５０℃以上、例えば９００℃、処理時間数十秒
で、基板１に第２の熱処理を施す。これによりＣｏリッ
チな金属シリサイド膜９は、上層のＳｉリッチなＴｉシ
リサイド膜１５と下層の基板１との双方からＳｉの供給
を受けて変化し、ＣｏＳｉ2などの低抵抗でＳｉリッチ
な金属シリサイド層１６をゲート電極４およびソース・
ドレイン領域７上に形成する。このときＴｉシリサイド
膜１５はアモルファス状態から反応を進め低抵抗なＴｉ
Ｓｉ2となる（図２（ｂ））。次にＴｉシリサイド膜１
５をパターニングして金属シリサイド配線層としてのＴ
ｉＳｉ2配線層１５ａを形成する（図２（ｃ））。この
後、所定の処理を施して半導体装置を得る。
【００４４】この第２の熱処理において、金属シリサイ
ド層１６形成のためのＳｉ消費量は下層の基板１と上層
のＴｉシリサイド膜１５とでほぼ同量であり、上記実施
例１と同様に、基板１の侵食による接合破壊は防止され
る。またＴｉシリサイド膜１５は低抵抗なＴｉＳｉ2と
なりＴｉＳｉ2配線層１５ａに用いることができるとい
う利便性がある。ところで、通常ＣＶＤ法やスパッタ法
で金属シリサイド配線膜を形成する場合、膜のストレス
によるはがれを防止するため、膜中に化学量論組成を越
えるＳｉを含むように形成する。これにより、その後の
熱処理等で膜中にＳｉ析出の発生を生じさせた。これに
対し上記実施例２におけるＴｉＳｉ2配線層１５ａは金
属シリサイド層１６形成の為にＳｉを供給したために化
学量論組成を越える余分なＳｉがほとんどなく、配線層
中にＳｉ析出が生じて配線抵抗が上昇する等の問題が防
止される。
ド層１６形成のためのＳｉ消費量は下層の基板１と上層
のＴｉシリサイド膜１５とでほぼ同量であり、上記実施
例１と同様に、基板１の侵食による接合破壊は防止され
る。またＴｉシリサイド膜１５は低抵抗なＴｉＳｉ2と
なりＴｉＳｉ2配線層１５ａに用いることができるとい
う利便性がある。ところで、通常ＣＶＤ法やスパッタ法
で金属シリサイド配線膜を形成する場合、膜のストレス
によるはがれを防止するため、膜中に化学量論組成を越
えるＳｉを含むように形成する。これにより、その後の
熱処理等で膜中にＳｉ析出の発生を生じさせた。これに
対し上記実施例２におけるＴｉＳｉ2配線層１５ａは金
属シリサイド層１６形成の為にＳｉを供給したために化
学量論組成を越える余分なＳｉがほとんどなく、配線層
中にＳｉ析出が生じて配線抵抗が上昇する等の問題が防
止される。
【００４５】なお、上記実施例２のＴｉＳｉ2配線層１
５ａのように、金属シリサイド配線層を、配線層中のＳ
ｉの量が化学量論組成とほぼ等しいように構成すれば、
上記の様な形成方法に限るものではなく、配線層中のＳ
ｉ析出の発生が防止された半導体装置が得られる。
５ａのように、金属シリサイド配線層を、配線層中のＳ
ｉの量が化学量論組成とほぼ等しいように構成すれば、
上記の様な形成方法に限るものではなく、配線層中のＳ
ｉ析出の発生が防止された半導体装置が得られる。
【００４６】なお、上記実施例２では、第２の熱処理後
にＴｉシリサイド膜１５をパターニングしてＴｉＳｉ2
配線層１５ａを形成したが、全面エッチングにより除去
しても良い。従来のポリシリコン膜１１を用いる接合破
壊回避方法に比べ、Ｔｉシリサイド膜を除去する際、下
地の金属シリサイド層１６とは金属の種類が違うためエ
ッチングの選択比が大きい。例えば塩素系エッチングガ
スを用いた場合、ＴｉＳｉｘとポリシリコンとでは選択
比が最高１．５程度であるのに対しＴｉＳｉｘとＣｏＳ
ｉｘとでは選択比が最高２０程度である。このためオー
バーエッチング等の問題が無く信頼性が向上する。
にＴｉシリサイド膜１５をパターニングしてＴｉＳｉ2
配線層１５ａを形成したが、全面エッチングにより除去
しても良い。従来のポリシリコン膜１１を用いる接合破
壊回避方法に比べ、Ｔｉシリサイド膜を除去する際、下
地の金属シリサイド層１６とは金属の種類が違うためエ
ッチングの選択比が大きい。例えば塩素系エッチングガ
スを用いた場合、ＴｉＳｉｘとポリシリコンとでは選択
比が最高１．５程度であるのに対しＴｉＳｉｘとＣｏＳ
ｉｘとでは選択比が最高２０程度である。このためオー
バーエッチング等の問題が無く信頼性が向上する。
【００４７】また、上記実施例２では、Ｃｏのシリサイ
ド膜９上にＴｉシリサイド膜１５を形成したが、Ｃｏや
Ｔｉの金属に限らず、２つのシリサイド膜９、１５の金
属の種類が異なるものであれば良く、双方共、他のＮ
ｉ、Ｐｔ、Ｗ、Ｍｏ、Ｔｉ、Ｔａ、Ｃｒ等の遷移金属や
これらの複数の組み合わせから成る合金や積層膜のシリ
サイドが適用できる。
ド膜９上にＴｉシリサイド膜１５を形成したが、Ｃｏや
Ｔｉの金属に限らず、２つのシリサイド膜９、１５の金
属の種類が異なるものであれば良く、双方共、他のＮ
ｉ、Ｐｔ、Ｗ、Ｍｏ、Ｔｉ、Ｔａ、Ｃｒ等の遷移金属や
これらの複数の組み合わせから成る合金や積層膜のシリ
サイドが適用できる。
【００４８】実施例３．上記実施例１および実施例２で
は、ＮＭＯＳトランジスタのゲート電極４およびソース
・ドレイン領域７がサリサイド構造のものを示したが、
ＰＭＯＳトランジスタについても同様に適用できるのは
言うまでもなく、またソース・ドレイン領域７のみをサ
リサイド構造としても良く、図３に基づいて以下に示
す。まず、Ｐ型基板１に素子分離用シリコン酸化膜２を
形成後、基板１上の全面にゲート酸化膜３、ゲート電極
４となるポリシリコン膜、例えばＴｉＳｉ2等の金属シ
リサイド膜１７およびシリコン酸化膜１８を順次形成す
る。次に、ゲート酸化膜３、ゲート電極４、電極シリサ
イド膜１７およびシリコン酸化膜１８をパターニングし
た後、イオン注入法によりＬＤＤ領域５を形成する。次
いでシリコン酸化膜から成るサイドウォール６を形成
後、再びイオン注入法によりソース・ドレイン領域７を
形成する（図３（ａ））。
は、ＮＭＯＳトランジスタのゲート電極４およびソース
・ドレイン領域７がサリサイド構造のものを示したが、
ＰＭＯＳトランジスタについても同様に適用できるのは
言うまでもなく、またソース・ドレイン領域７のみをサ
リサイド構造としても良く、図３に基づいて以下に示
す。まず、Ｐ型基板１に素子分離用シリコン酸化膜２を
形成後、基板１上の全面にゲート酸化膜３、ゲート電極
４となるポリシリコン膜、例えばＴｉＳｉ2等の金属シ
リサイド膜１７およびシリコン酸化膜１８を順次形成す
る。次に、ゲート酸化膜３、ゲート電極４、電極シリサ
イド膜１７およびシリコン酸化膜１８をパターニングし
た後、イオン注入法によりＬＤＤ領域５を形成する。次
いでシリコン酸化膜から成るサイドウォール６を形成
後、再びイオン注入法によりソース・ドレイン領域７を
形成する（図３（ａ））。
【００４９】この後、上記実施例２に従って、ソース・
ドレイン領域７のみをサリサイド構造にする。まず、基
板１上の全面にＣｏ膜８を堆積し（図３（ｂ））、第１
の熱処理を施してＣｏリッチな金属シリサイド膜９をソ
ース・ドレイン領域７上に形成し（図３（ｃ））、その
後未反応のＣｏ膜８を除去する（図３（ｄ））。次に、
基板１上の全面にＳｉリッチなＴｉシリサイド膜１５を
形成し（図３（ｅ））、第２の熱処理を施してＣｏリッ
チな金属シリサイド膜９をＳｉリッチな金属シリサイド
層１６に変成させ、同時にＴｉシリサイド膜１５を低抵
抗なＴｉＳｉ2とする（図３（ｆ））。この後必要に応
じてＴｉシリサイド膜をパターニングしてＴｉＳｉ2配
線層１５ａを形成し（図３（ｇ））、所定の処理を施し
て半導体装置を得る。
ドレイン領域７のみをサリサイド構造にする。まず、基
板１上の全面にＣｏ膜８を堆積し（図３（ｂ））、第１
の熱処理を施してＣｏリッチな金属シリサイド膜９をソ
ース・ドレイン領域７上に形成し（図３（ｃ））、その
後未反応のＣｏ膜８を除去する（図３（ｄ））。次に、
基板１上の全面にＳｉリッチなＴｉシリサイド膜１５を
形成し（図３（ｅ））、第２の熱処理を施してＣｏリッ
チな金属シリサイド膜９をＳｉリッチな金属シリサイド
層１６に変成させ、同時にＴｉシリサイド膜１５を低抵
抗なＴｉＳｉ2とする（図３（ｆ））。この後必要に応
じてＴｉシリサイド膜をパターニングしてＴｉＳｉ2配
線層１５ａを形成し（図３（ｇ））、所定の処理を施し
て半導体装置を得る。
【００５０】なお、上記実施例３では、ゲート電極４上
には金属シリサイド膜１７を介してシリコン酸化膜１８
が形成されているため、金属膜が露出されておらず、ソ
ース・ドレイン領域７上にのみ自己整合的に金属シリサ
イド層１６が形成され、ゲート電極４の絶縁性の高い半
導体装置が得られる。金属シリサイド層１６形成に関し
ては、上記実施例２と全く同様の効果が得られる。
には金属シリサイド膜１７を介してシリコン酸化膜１８
が形成されているため、金属膜が露出されておらず、ソ
ース・ドレイン領域７上にのみ自己整合的に金属シリサ
イド層１６が形成され、ゲート電極４の絶縁性の高い半
導体装置が得られる。金属シリサイド層１６形成に関し
ては、上記実施例２と全く同様の効果が得られる。
【００５１】また、上記実施例３では、ソース・ドレイ
ン領域７をサリサイド構造とするのに上記実施例２の方
法に従ったが、上記実施例１の方法に従って、第１の熱
処理後未反応のＣｏ膜８を除去し、シラン系ガス雰囲気
において第２の熱処理を施しても良い。この場合も、上
記実施例１と同様の効果がある。
ン領域７をサリサイド構造とするのに上記実施例２の方
法に従ったが、上記実施例１の方法に従って、第１の熱
処理後未反応のＣｏ膜８を除去し、シラン系ガス雰囲気
において第２の熱処理を施しても良い。この場合も、上
記実施例１と同様の効果がある。
【００５２】実施例４．次に、上記実施例２のサリサイ
ド構造の形成方法をバイポーラトランジスタに適用した
例を、図４に基づいて以下に示す。まず、公知の方法に
より図４（ａ）に示すバイポーラトランジスタを形成す
る。図において、１はＰ型基板、２は素子分離用シリコ
ン酸化膜、１９はコレクタとなるｎ+拡散層、１９ａは
コレクタ電極取り出し部、２０はｎ-拡散層、２１はベ
ースとなるＰ-拡散層、２２はベース２１の電極取り出
し部としての電極取り出し層となるＰ+拡散層、２３は
エミッタとなるｎ+拡散層、２４はエミッタ電極取り出
し部としてのエミッタ電極である。各々の拡散層の組成
と濃度は、イオン注入により形成されたものについて
は、コレクタ１９が１０18〜１０19／ｃｍ3のＡｓ、ｎ-
拡散層２０が１０15〜１０16／ｃｍ3のＡｓ、ベース２
１は１０17〜１０18／ｃｍ3のＢ、ベース電極取り出し
層２２は１０18〜１０19／ｃｍ3のＢである。また、エ
ミッタ２３はエミッタ電極２４をポリシリコンで形成
し、そこからの不純物拡散により形成する。
ド構造の形成方法をバイポーラトランジスタに適用した
例を、図４に基づいて以下に示す。まず、公知の方法に
より図４（ａ）に示すバイポーラトランジスタを形成す
る。図において、１はＰ型基板、２は素子分離用シリコ
ン酸化膜、１９はコレクタとなるｎ+拡散層、１９ａは
コレクタ電極取り出し部、２０はｎ-拡散層、２１はベ
ースとなるＰ-拡散層、２２はベース２１の電極取り出
し部としての電極取り出し層となるＰ+拡散層、２３は
エミッタとなるｎ+拡散層、２４はエミッタ電極取り出
し部としてのエミッタ電極である。各々の拡散層の組成
と濃度は、イオン注入により形成されたものについて
は、コレクタ１９が１０18〜１０19／ｃｍ3のＡｓ、ｎ-
拡散層２０が１０15〜１０16／ｃｍ3のＡｓ、ベース２
１は１０17〜１０18／ｃｍ3のＢ、ベース電極取り出し
層２２は１０18〜１０19／ｃｍ3のＢである。また、エ
ミッタ２３はエミッタ電極２４をポリシリコンで形成
し、そこからの不純物拡散により形成する。
【００５３】次に、上記実施例２と同様の方法で、コレ
クタ電極取り出し部１９ａ、ベース電極取り出し層２２
およびエミッタ電極２４の上に自己整合的にシリサイド
層を形成するサリサイド工程を説明する。まず、図４
（ａ）に示すバイポーラトランジスタが形成された基板
１上の全面にＣｏ膜８を堆積し（図４（ｂ））、第１の
熱処理を施してＣｏリッチな金属シリサイド膜９をコレ
クタ電極取り出し部１９ａ、ベース電極取り出し層２
２、およびエミッタ電極２４上に形成し（図４
（ｃ））、その後未反応のＣｏ膜８を除去する（図４
（ｄ））。次に、基板１上の全面にＳｉリッチなＴｉシ
リサイド膜１５を形成し（図４（ｅ））、第２の熱処理
を施してＣｏリッチな金属シリサイド膜９をＳｉリッチ
な金属シリサイド層１６に変成させ、同時にＴｉシリサ
イド膜１５を低抵抗なＴｉＳｉ2とする（図４
（ｆ））。この後、必要に応じてＴｉシリサイド膜１５
をパターニングしてＴｉＳｉ2配線層１５ａを形成し
（図４（ｇ））、所定の処理を施して半導体装置を得
る。
クタ電極取り出し部１９ａ、ベース電極取り出し層２２
およびエミッタ電極２４の上に自己整合的にシリサイド
層を形成するサリサイド工程を説明する。まず、図４
（ａ）に示すバイポーラトランジスタが形成された基板
１上の全面にＣｏ膜８を堆積し（図４（ｂ））、第１の
熱処理を施してＣｏリッチな金属シリサイド膜９をコレ
クタ電極取り出し部１９ａ、ベース電極取り出し層２
２、およびエミッタ電極２４上に形成し（図４
（ｃ））、その後未反応のＣｏ膜８を除去する（図４
（ｄ））。次に、基板１上の全面にＳｉリッチなＴｉシ
リサイド膜１５を形成し（図４（ｅ））、第２の熱処理
を施してＣｏリッチな金属シリサイド膜９をＳｉリッチ
な金属シリサイド層１６に変成させ、同時にＴｉシリサ
イド膜１５を低抵抗なＴｉＳｉ2とする（図４
（ｆ））。この後、必要に応じてＴｉシリサイド膜１５
をパターニングしてＴｉＳｉ2配線層１５ａを形成し
（図４（ｇ））、所定の処理を施して半導体装置を得
る。
【００５４】なお、上記実施例４では、サリサイド工程
を上記実施例２の方法に従って行ったが、上記実施例１
の方法に従って行っても良い。また、上記実施例４では
ｎｐｎトランジスタについて示したが、もちろんｐｎｐ
トランジスタについても同様に適用できる。
を上記実施例２の方法に従って行ったが、上記実施例１
の方法に従って行っても良い。また、上記実施例４では
ｎｐｎトランジスタについて示したが、もちろんｐｎｐ
トランジスタについても同様に適用できる。
【００５５】
【発明の効果】以上の様に、この発明によれば、第２の
熱処理をシラン系ガス雰囲気で行うために、基板の侵食
を低減して接合破壊の防止された信頼性の高いサリサイ
ド構造の半導体装置が得られる。また繁雑な工程を含ま
ずサリサイド構造の半導体装置の製造が容易で簡略とな
る。
熱処理をシラン系ガス雰囲気で行うために、基板の侵食
を低減して接合破壊の防止された信頼性の高いサリサイ
ド構造の半導体装置が得られる。また繁雑な工程を含ま
ずサリサイド構造の半導体装置の製造が容易で簡略とな
る。
【００５６】また、ポリシリコン膜が絶縁膜上に形成さ
れない温度で第２の熱処理を行うため、絶縁膜の絶縁性
を劣化させることなく、信頼性の高いサリサイド構造の
半導体装置が得られる。
れない温度で第２の熱処理を行うため、絶縁膜の絶縁性
を劣化させることなく、信頼性の高いサリサイド構造の
半導体装置が得られる。
【００５７】また、シラン系ガス雰囲気に塩素を含むガ
スを導入するため、絶縁膜上にポリシリコン膜が形成さ
れるのを防止し、信頼性が向上する。
スを導入するため、絶縁膜上にポリシリコン膜が形成さ
れるのを防止し、信頼性が向上する。
【００５８】また、第２の熱処理後更に第３の熱処理を
行うことにより、金属シリサイド層を更に低抵抗で安定
なものにできる。
行うことにより、金属シリサイド層を更に低抵抗で安定
なものにできる。
【００５９】また、この発明によれば、全面に第２の金
属シリサイド膜を形成後第２の熱処理を行い、その後不
要な第２の金属シリサイド膜を除去するため、基板の侵
食を低減して接合破壊の防止された信頼性の高いサリサ
イド構造の半導体装置が得られる。また第２の金属シリ
サイド膜をエッチング除去する際、オーバーエッチング
等の問題がなく容易に除去できるため、サリサイド構造
の半導体装置の製造が容易で信頼性が向上する。
属シリサイド膜を形成後第２の熱処理を行い、その後不
要な第２の金属シリサイド膜を除去するため、基板の侵
食を低減して接合破壊の防止された信頼性の高いサリサ
イド構造の半導体装置が得られる。また第２の金属シリ
サイド膜をエッチング除去する際、オーバーエッチング
等の問題がなく容易に除去できるため、サリサイド構造
の半導体装置の製造が容易で信頼性が向上する。
【００６０】また、第２の金属シリサイド膜を金属シリ
サイド配線層に利用するため、製造が簡便で容易であ
る。さらにＳｉ析出の発生が防止された信頼性の高い金
属シリサイド配線層が得られる。
サイド配線層に利用するため、製造が簡便で容易であ
る。さらにＳｉ析出の発生が防止された信頼性の高い金
属シリサイド配線層が得られる。
【００６１】さらに、この発明によればサリサイド構造
のＭＯＳ型半導体装置およびＢｉｐ型半導体装置のいず
れについても、接合破壊を防止して容易に信頼性の高い
装置を製造できる。
のＭＯＳ型半導体装置およびＢｉｐ型半導体装置のいず
れについても、接合破壊を防止して容易に信頼性の高い
装置を製造できる。
【００６２】また、この発明によれば、金属シリサイド
配線層を、配線層中のＳｉの量が化学量論組成とほぼ等
しくなるように構成したため、金属シリサイド配線層中
のＳｉ析出の発生が防止されて配線抵抗の安定した信頼
性の高いサリサイド構造の半導体装置が得られる。
配線層を、配線層中のＳｉの量が化学量論組成とほぼ等
しくなるように構成したため、金属シリサイド配線層中
のＳｉ析出の発生が防止されて配線抵抗の安定した信頼
性の高いサリサイド構造の半導体装置が得られる。
【００６３】さらに、この発明によれば、サリサイド構
造のＭＯＳ型半導体装置およびＢｉｐ型半導体装置のい
ずれについても、金属シリサイド配線層中のＳｉ析出の
発生が防止されて配線抵抗の安定した信頼性の高いもの
が得られる。
造のＭＯＳ型半導体装置およびＢｉｐ型半導体装置のい
ずれについても、金属シリサイド配線層中のＳｉ析出の
発生が防止されて配線抵抗の安定した信頼性の高いもの
が得られる。
【図１】 この発明の実施例１による半導体装置および
その製造方法を示す断面図である。
その製造方法を示す断面図である。
【図２】 この発明の実施例２による半導体装置および
その製造方法を示す断面図である。
その製造方法を示す断面図である。
【図３】 この発明の実施例３による半導体装置および
その製造方法を示す断面図である。
その製造方法を示す断面図である。
【図４】 この発明の実施例４による半導体装置および
その製造方法を示す断面図である。
その製造方法を示す断面図である。
【図５】 従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図６】 従来の半導体装置の製造方法の問題点を説明
する断面図である。
する断面図である。
【図７】 従来の別例による半導体装置の製造方法を示
す断面図である。
す断面図である。
１ 半導体基板、２ 素子分離用絶縁膜としての素子分
離用シリコン酸化膜、３ ゲート酸化膜、４ ゲート電
極、５ ＬＤＤ領域、６ 絶縁膜サイドウォールとして
のサイドウォール、７ ソース・ドレイン領域、８ 金
属膜としてのＣｏ膜、９ 金属シリサイド膜、１３ シ
ラン系ガス雰囲気としてのＳｉＨ4雰囲気、１４ 金属
シリサイド層、１５ 第２の金属シリサイド膜としての
Ｔｉシリサイド膜、１５ａ 金属シリサイド配線層とし
てのＴｉＳｉ2配線層、１６ 金属シリサイド層、１９
コレクタ、１９ａ コレクタ電極取り出し部、２１
ベース、２２ ベース電極取り出し部としてのベース電
極取り出し層、２３ エミッタ、２４ エミッタ電極取
り出し部としてのエミッタ電極。
離用シリコン酸化膜、３ ゲート酸化膜、４ ゲート電
極、５ ＬＤＤ領域、６ 絶縁膜サイドウォールとして
のサイドウォール、７ ソース・ドレイン領域、８ 金
属膜としてのＣｏ膜、９ 金属シリサイド膜、１３ シ
ラン系ガス雰囲気としてのＳｉＨ4雰囲気、１４ 金属
シリサイド層、１５ 第２の金属シリサイド膜としての
Ｔｉシリサイド膜、１５ａ 金属シリサイド配線層とし
てのＴｉＳｉ2配線層、１６ 金属シリサイド層、１９
コレクタ、１９ａ コレクタ電極取り出し部、２１
ベース、２２ ベース電極取り出し部としてのベース電
極取り出し層、２３ エミッタ、２４ エミッタ電極取
り出し部としてのエミッタ電極。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 21/336
Claims (11)
- 【請求項１】 半導体基板上に選択的に形成された絶縁
膜から露出したシリコン部分上に自己整合的に金属シリ
サイド層を形成して成る半導体装置の製造方法におい
て、上記露出したシリコン部分を含む半導体基板上の全
面に金属膜を堆積する工程と、次いで第１の熱処理を行
い、上記露出したシリコン部分上に上記金属膜を反応さ
せた金属リッチな金属シリサイド膜を形成する工程と、
次いで未反応の上記金属膜を除去する工程と、次いでシ
ラン系ガス雰囲気において第２の熱処理を行い、上記金
属リッチな金属シリサイド膜をシリコンリッチな金属シ
リサイド層に変成させる工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項２】 第２の熱処理を、第１の熱処理よりも高
い温度で、かつ半導体基板に形成された絶縁膜上にポリ
シリコン膜が形成されない温度で行うことを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】 第２の熱処理を、シラン系ガス雰囲気に
塩素を含むガスを導入して行うことを特徴とする請求項
１または請求項２記載の半導体装置の製造方法。 - 【請求項４】 第２の熱処理の後、更に第３の熱処理
を、第２の熱処理よりも高温で短時間行い、金属シリサ
イド層を更に低抵抗化させることを特徴とする請求項１
ないし請求項３のいずれかに記載の半導体装置の製造方
法。 - 【請求項５】 半導体基板上に選択的に形成された絶縁
膜から露出したシリコン部分上に自己整合的に金属シリ
サイド層を形成して成る半導体装置の製造方法におい
て、上記露出したシリコン部分を含む半導体基板上の全
面に金属膜を堆積する工程と、次いで第１の熱処理を行
い、上記露出したシリコン部分上に上記金属膜を反応さ
せた金属リッチな金属シリサイド膜を形成する工程と、
次いで未反応の上記金属膜を除去する工程と、次いで全
面に上記金属膜とは異なる種類の金属によるシリコンリ
ッチな第２の金属シリサイド膜を形成する工程と、次い
で第２の熱処理を行い上記金属リッチな金属シリサイド
膜をシリコンリッチな金属シリサイド層に変成させる工
程と、次いで不要な第２の金属シリサイド膜を除去する
工程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項６】 第２の熱処理後、第２の金属シリサイド
膜をパターニングして金属シリサイド配線層を形成する
工程を含むことを特徴とする請求項５記載の半導体装置
の製造方法。 - 【請求項７】 半導体基板上に、素子分離用絶縁膜、ゲ
ート酸化膜、ゲート電極、ＬＤＤ領域、絶縁膜サイドウ
ォールおよびソース・ドレイン領域を順次形成する工程
と、その後上記ソース・ドレイン領域上または、上記ソ
ース・ドレイン領域上とゲート電極上とに自己整合的に
金属シリサイド層を形成する工程とを含むことを特徴と
する請求項１ないし請求項６のいずれかに記載の半導体
装置の製造方法。 - 【請求項８】 半導体基板上に、素子分離用絶縁膜を形
成後、コレクタ、ベース、エミッタとなるそれぞれの拡
散層およびそれらの電極取り出し部を形成する工程と、
その後上記電極取り出し部上に自己整合的に金属シリサ
イド層を形成する工程とを含むことを特徴とする請求項
１ないし請求項６記載のいずれかに記載の半導体装置の
製造方法。 - 【請求項９】 半導体基板上に選択的に形成された絶縁
膜から露出したシリコン部分上に自己整合的に金属シリ
サイド層を形成して成る半導体装置において、上記金属
シリサイド層とは異なる種類の金属による金属シリサイ
ド配線層が、局部配線として上記金属シリサイド層に接
続され、しかもこの金属シリサイド配線層中のＳｉの量
が化学量論組成とほぼ等しいことを特徴とする半導体装
置。 - 【請求項１０】 半導体基板上にゲート電極およびソー
ス・ドレイン領域を有し、上記ソース・ドレイン領域上
または、上記ソース・ドレイン領域上と上記ゲート電極
上とに金属シリサイド層が形成されたことを特徴とする
請求項９記載の半導体装置。 - 【請求項１１】 半導体基板上にコレクタ、ベース、エ
ミッタとなるそれぞれの拡散層およびそれらの電極取り
出し部を有し、この電極取り出し部上に金属シリサイド
層が形成されたことを特徴とする請求項９記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7724694A JPH07283168A (ja) | 1994-04-15 | 1994-04-15 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7724694A JPH07283168A (ja) | 1994-04-15 | 1994-04-15 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07283168A true JPH07283168A (ja) | 1995-10-27 |
Family
ID=13628509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7724694A Pending JPH07283168A (ja) | 1994-04-15 | 1994-04-15 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07283168A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0935282A2 (en) * | 1998-02-04 | 1999-08-11 | Nec Corporation | Semiconductor device with a Silicon-rich silicide contact layer and method for manufacturing the same |
| EP0936664A2 (en) * | 1998-02-13 | 1999-08-18 | Sharp Kabushiki Kaisha | Partial silicidation method to form shallow source/drain junctions |
| KR20010060156A (ko) * | 1999-12-27 | 2001-07-06 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 장치 및 그 제조 방법 |
| US6316362B1 (en) | 1998-10-02 | 2001-11-13 | Nec Corporation | Method for manufacturing semiconductor device |
| US6809039B2 (en) | 2000-08-29 | 2004-10-26 | Nec Electronics Corporation | Method for forming a silicide layer |
| JP2007194277A (ja) * | 2006-01-17 | 2007-08-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2007194278A (ja) * | 2006-01-17 | 2007-08-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2007258743A (ja) * | 1998-12-29 | 2007-10-04 | Hynix Semiconductor Inc | 半導体素子のゲート電極形成方法 |
| JP2008135635A (ja) * | 2006-11-29 | 2008-06-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2009246381A (ja) * | 2009-07-16 | 2009-10-22 | Renesas Technology Corp | 半導体装置の製造方法及びｍｉｓトランジスタ |
| JP2009283780A (ja) * | 2008-05-23 | 2009-12-03 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2020522138A (ja) * | 2017-05-26 | 2020-07-27 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 金属シリサイドの選択的堆積 |
| CN113394294A (zh) * | 2021-06-09 | 2021-09-14 | 武汉新芯集成电路制造有限公司 | 半导体装置及形成方法 |
-
1994
- 1994-04-15 JP JP7724694A patent/JPH07283168A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0935282A2 (en) * | 1998-02-04 | 1999-08-11 | Nec Corporation | Semiconductor device with a Silicon-rich silicide contact layer and method for manufacturing the same |
| JPH11224863A (ja) * | 1998-02-04 | 1999-08-17 | Nec Corp | 半導体装置及びその製造方法 |
| EP0935282A3 (en) * | 1998-02-04 | 2000-04-05 | Nec Corporation | Semiconductor device with a Silicon-rich silicide contact layer and method for manufacturing the same |
| US6492264B2 (en) | 1998-02-04 | 2002-12-10 | Nec Corporation | Semiconductor device having a silicide layer with silicon-rich region and method for making the same |
| US6288430B1 (en) | 1998-02-04 | 2001-09-11 | Nec Corporation | Semiconductor device having silicide layer with siliconrich region and method for making the same |
| EP0936664A2 (en) * | 1998-02-13 | 1999-08-18 | Sharp Kabushiki Kaisha | Partial silicidation method to form shallow source/drain junctions |
| EP0936664A3 (en) * | 1998-02-13 | 2000-04-19 | Sharp Kabushiki Kaisha | Partial silicidation method to form shallow source/drain junctions |
| US6218249B1 (en) | 1998-02-13 | 2001-04-17 | Sharp Laboratories Of America, Inc. | MOS transistor having shallow source/drain junctions and low leakage current |
| US6316362B1 (en) | 1998-10-02 | 2001-11-13 | Nec Corporation | Method for manufacturing semiconductor device |
| JP2007258743A (ja) * | 1998-12-29 | 2007-10-04 | Hynix Semiconductor Inc | 半導体素子のゲート電極形成方法 |
| KR20010060156A (ko) * | 1999-12-27 | 2001-07-06 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 장치 및 그 제조 방법 |
| US6809039B2 (en) | 2000-08-29 | 2004-10-26 | Nec Electronics Corporation | Method for forming a silicide layer |
| JP2007194277A (ja) * | 2006-01-17 | 2007-08-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2007194278A (ja) * | 2006-01-17 | 2007-08-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2008135635A (ja) * | 2006-11-29 | 2008-06-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2009283780A (ja) * | 2008-05-23 | 2009-12-03 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2009246381A (ja) * | 2009-07-16 | 2009-10-22 | Renesas Technology Corp | 半導体装置の製造方法及びｍｉｓトランジスタ |
| JP2020522138A (ja) * | 2017-05-26 | 2020-07-27 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 金属シリサイドの選択的堆積 |
| CN113394294A (zh) * | 2021-06-09 | 2021-09-14 | 武汉新芯集成电路制造有限公司 | 半导体装置及形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0870053A (ja) | 半導体装置の製造方法 | |
| JP3626773B2 (ja) | 半導体デバイスの導電層、ｍｏｓｆｅｔ及びそれらの製造方法 | |
| JPH07283168A (ja) | 半導体装置およびその製造方法 | |
| JP3199015B2 (ja) | 半導体装置及びその製造方法 | |
| JPH09320990A (ja) | 半導体装置の製造方法 | |
| JPH05304108A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP3376158B2 (ja) | 半導体装置の製造方法 | |
| JPH10335265A (ja) | 半導体装置の製造方法 | |
| JP3420104B2 (ja) | 抵抗素子の製造方法 | |
| JP3616122B2 (ja) | 半導体装置の製造方法 | |
| JPH08204188A (ja) | 半導体装置およびその製造方法 | |
| JP3185235B2 (ja) | 半導体装置の製造方法 | |
| JP3729368B2 (ja) | 半導体装置の製造方法 | |
| JPH09115860A (ja) | 電子装置およびその製造方法 | |
| JP2886174B2 (ja) | 半導体装置の製造方法 | |
| JP3033521B2 (ja) | 半導体装置及びその製造方法 | |
| JP3094914B2 (ja) | 半導体装置の製造方法 | |
| JPH07106566A (ja) | 半導体装置の製造方法 | |
| JP2675076B2 (ja) | 半導体装置の製造方法 | |
| JP3640079B2 (ja) | Ｃｍｏｓトランジスタの製造方法 | |
| JP2636787B2 (ja) | 半導体装置の製造方法 | |
| JPH08130196A (ja) | シリサイド層の製造方法 | |
| JPH05136398A (ja) | 半導体装置の製造方法 | |
| JPH1050636A (ja) | 半導体装置の製造方法 | |
| JPH07161940A (ja) | 半導体装置の製造方法 |